JPH11150471A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH11150471A JPH11150471A JP9317862A JP31786297A JPH11150471A JP H11150471 A JPH11150471 A JP H11150471A JP 9317862 A JP9317862 A JP 9317862A JP 31786297 A JP31786297 A JP 31786297A JP H11150471 A JPH11150471 A JP H11150471A
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Abstract
(57)【要約】
【課題】 プロセス的原因、電源電位変動等の影響を受
けることなく、入力信号の増幅を行う。 【解決手段】 差動入力部としてのＰチャネルＭＯＳト
ランジスタ１、２のドレインにそれぞれ第１のカレント
ミラー回路ＣＭ１を構成するＮチャネルＭＯＳトランジ
スタのドレインを接続して第１の増幅回路Ｄ１を構成
し、差動入力部としてのＮチャネルＭＯＳトランジスタ
５、６のドレインにそれぞれ第２のカレントミラー回路
ＣＭ２を構成するＰチャネルＭＯＳトランジスタのドレ
インを接続して第２の増幅回路Ｄ２を構成する。第１、
第２の差動増幅回路Ｄ１、Ｄ２によって互いに周期の一
致した第１、第２の信号をその動作点電位にかかわら
ず、それらのデューティはそのままに増幅できる。さら
に、これら２つの出力を結合して１つの出力とすること
により、出力の動作点電位がプロセス的な原因、発振動
作による電源電位の変動等によって変動することを抑え
る。
けることなく、入力信号の増幅を行う。 【解決手段】 差動入力部としてのＰチャネルＭＯＳト
ランジスタ１、２のドレインにそれぞれ第１のカレント
ミラー回路ＣＭ１を構成するＮチャネルＭＯＳトランジ
スタのドレインを接続して第１の増幅回路Ｄ１を構成
し、差動入力部としてのＮチャネルＭＯＳトランジスタ
５、６のドレインにそれぞれ第２のカレントミラー回路
ＣＭ２を構成するＰチャネルＭＯＳトランジスタのドレ
インを接続して第２の増幅回路Ｄ２を構成する。第１、
第２の差動増幅回路Ｄ１、Ｄ２によって互いに周期の一
致した第１、第２の信号をその動作点電位にかかわら
ず、それらのデューティはそのままに増幅できる。さら
に、これら２つの出力を結合して１つの出力とすること
により、出力の動作点電位がプロセス的な原因、発振動
作による電源電位の変動等によって変動することを抑え
る。
Description
【０００１】
【発明の技術分野】本発明はＣＭＯＳ集積回路における
増幅回路に関するものであり、特に差動増幅回路に関す
るものである。
増幅回路に関するものであり、特に差動増幅回路に関す
るものである。
【０００２】
【従来の技術】現在、ＣＭＯＳ集積回路では通常ＣＭＯ
Ｓインバータを用いて交番信号の増幅を行っている。例
えば、図９に示すような水晶発振回路では、水晶振動子
Ｘ’ｔを入出力端子間に接続する初段のＣＭＯＳインバ
ータＸ１の発振出力を、バッファ回路としてのＣＭＯＳ
インバータＸ２によりさらに増幅して後段に送ってい
る。
Ｓインバータを用いて交番信号の増幅を行っている。例
えば、図９に示すような水晶発振回路では、水晶振動子
Ｘ’ｔを入出力端子間に接続する初段のＣＭＯＳインバ
ータＸ１の発振出力を、バッファ回路としてのＣＭＯＳ
インバータＸ２によりさらに増幅して後段に送ってい
る。
【０００３】このようなＣＭＯＳインバータＸ１の発振
出力の動作点電位はプロセス的な原因、発振動作による
電源電位の変動等により変動し、予め定められたＣＭＯ
ＳインバータＸ２のしきい値とずれるため、発振出力の
デューティを１／２に設定することは難しく、ある程度
の許容範囲に収めていた。
出力の動作点電位はプロセス的な原因、発振動作による
電源電位の変動等により変動し、予め定められたＣＭＯ
ＳインバータＸ２のしきい値とずれるため、発振出力の
デューティを１／２に設定することは難しく、ある程度
の許容範囲に収めていた。
【０００４】
【発明が解決しようとする課題】しかしながら、低消費
電力化のため、ＣＭＯＳインバータＸ１に供給する電流
値を制限するものがあるが、そのようなものでは、発振
出力の電圧振幅が小さくなり、デューティに対する動作
点電位変動の影響は無視できなくなっている。
電力化のため、ＣＭＯＳインバータＸ１に供給する電流
値を制限するものがあるが、そのようなものでは、発振
出力の電圧振幅が小さくなり、デューティに対する動作
点電位変動の影響は無視できなくなっている。
【０００５】
【課題を解決するための手段】そこで、本発明では、第
１、第２の差動増幅回路によって第１、第２の信号をそ
れらの動作点電位にかかわらず、それらのデューティは
そのままに増幅し、これら２つの出力を結合して１つの
出力とすることにより、出力の動作点電位がプロセス的
な原因、発振動作による電源電位の変動等によって変動
することを抑える。
１、第２の差動増幅回路によって第１、第２の信号をそ
れらの動作点電位にかかわらず、それらのデューティは
そのままに増幅し、これら２つの出力を結合して１つの
出力とすることにより、出力の動作点電位がプロセス的
な原因、発振動作による電源電位の変動等によって変動
することを抑える。
【０００６】第１の差動増幅回路として、第１、第２の
ＭＯＳトランジスタにて構成された差動入力部と、これ
ら第１、第２のＭＯＳトランジスタのそれぞれのドレイ
ンにそれぞれドレインを接続した第３、第４のＭＯＳト
ランジスタからなる第１のカレントミラー回路とからな
るものを用い、第２の差動増幅回路として、第５、第６
のＭＯＳトランジスタを用いにて構成された差動入力部
と、これら第５、第６のＭＯＳトランジスタのそれぞれ
のドレインにそれぞれドレインを接続した第７、第８の
ＭＯＳトランジスタからなる第１のカレントミラー回路
とからなるものを用い、上記第４のＭＯＳトランジスタ
のドレインに発生する信号および上記第８のＭＯＳトラ
ンジスタのドレインに発生する信号に基づいた出力信号
を発生する出力バッファ回路とを設ける。
ＭＯＳトランジスタにて構成された差動入力部と、これ
ら第１、第２のＭＯＳトランジスタのそれぞれのドレイ
ンにそれぞれドレインを接続した第３、第４のＭＯＳト
ランジスタからなる第１のカレントミラー回路とからな
るものを用い、第２の差動増幅回路として、第５、第６
のＭＯＳトランジスタを用いにて構成された差動入力部
と、これら第５、第６のＭＯＳトランジスタのそれぞれ
のドレインにそれぞれドレインを接続した第７、第８の
ＭＯＳトランジスタからなる第１のカレントミラー回路
とからなるものを用い、上記第４のＭＯＳトランジスタ
のドレインに発生する信号および上記第８のＭＯＳトラ
ンジスタのドレインに発生する信号に基づいた出力信号
を発生する出力バッファ回路とを設ける。
【０００７】こここで、特に、上記第１、第２のカレン
トミラー回路を構成するＭＯＳトランジスタのゲートを
全て接続し、上記第４のＭＯＳトランジスタのドレイン
と上記第８のＭＯＳトランジスタのドレインとを接続し
て上記出力バッファとしてのＣＭＯＳインバータの入力
とすることとすれば、応答性を向上させる。また、上記
第１、第２、第７、第８のＭＯＳトランジスタのソース
と第１の電位供給源との間を共通して結ぶとともに流れ
る電流を制御する第１の電流制御回路と、上記第３、第
４、第５、第６のＭＯＳトランジスタのソースと第２の
電位供給源との間を共通に結ぶとともに流れる電流を制
御する第２の電流制御回路との何れか一方または両方を
設けることにより、低消費電力化を一層進める。
トミラー回路を構成するＭＯＳトランジスタのゲートを
全て接続し、上記第４のＭＯＳトランジスタのドレイン
と上記第８のＭＯＳトランジスタのドレインとを接続し
て上記出力バッファとしてのＣＭＯＳインバータの入力
とすることとすれば、応答性を向上させる。また、上記
第１、第２、第７、第８のＭＯＳトランジスタのソース
と第１の電位供給源との間を共通して結ぶとともに流れ
る電流を制御する第１の電流制御回路と、上記第３、第
４、第５、第６のＭＯＳトランジスタのソースと第２の
電位供給源との間を共通に結ぶとともに流れる電流を制
御する第２の電流制御回路との何れか一方または両方を
設けることにより、低消費電力化を一層進める。
【０００８】また、上記第１、第２のＭＯＳトランジス
タのソースと第１の電位供給源との間を共通して結ぶと
ともに流れる電流を制御する第１の電流制御回路と、上
記第５、第６のＭＯＳトランジスタのソースと第２の電
位供給源との間を共通に結ぶとともに流れる電流を制御
する第２の制御回路とを設け、上記出力バッファとし
て、第４のＭＯＳトランジスタのドレインをゲートに接
続した第１導電型の第９のＭＯＳトランジスタと、第８
のＭＯＳトランジスタのドレインをゲートに接続した第
２導電型の第１０のＭＯＳトランジスタとを有し、上記
第９、第１０のＭＯＳトランジスタの互いのドレイン同
士を接続し、この接続点に出力信号を発生するものを用
いれば、上記出力バッファでの貫通電流を抑えて低消費
電力化を進めることが可能となる。
タのソースと第１の電位供給源との間を共通して結ぶと
ともに流れる電流を制御する第１の電流制御回路と、上
記第５、第６のＭＯＳトランジスタのソースと第２の電
位供給源との間を共通に結ぶとともに流れる電流を制御
する第２の制御回路とを設け、上記出力バッファとし
て、第４のＭＯＳトランジスタのドレインをゲートに接
続した第１導電型の第９のＭＯＳトランジスタと、第８
のＭＯＳトランジスタのドレインをゲートに接続した第
２導電型の第１０のＭＯＳトランジスタとを有し、上記
第９、第１０のＭＯＳトランジスタの互いのドレイン同
士を接続し、この接続点に出力信号を発生するものを用
いれば、上記出力バッファでの貫通電流を抑えて低消費
電力化を進めることが可能となる。
【０００９】
【発明の実施の形態】第１導電型のＭＯＳトランジスタ
対からなる差動入力部を有する第１の差動増幅回路と、
第２導電型のＭＯＳトランジスタ対からなる差動入力部
を有する第２の差動増幅回路とを有し、上記第１、第２
の差動増幅回路にともに第１の信号と、この第１の信号
と周期の一致した第２の信号とを入力して上記第１、第
２の信号に基づく差動増幅出力を発生せしめ、上記第
１、第２の差動増幅回路のそれぞれの差動増幅出力を結
合して出力とする差動増幅回路を構成する。
対からなる差動入力部を有する第１の差動増幅回路と、
第２導電型のＭＯＳトランジスタ対からなる差動入力部
を有する第２の差動増幅回路とを有し、上記第１、第２
の差動増幅回路にともに第１の信号と、この第１の信号
と周期の一致した第２の信号とを入力して上記第１、第
２の信号に基づく差動増幅出力を発生せしめ、上記第
１、第２の差動増幅回路のそれぞれの差動増幅出力を結
合して出力とする差動増幅回路を構成する。
【００１０】第１の信号をゲートに受ける第１導電型の
第１のＭＯＳトランジスタと、上記第１の信号と周期の
一致した第２の信号をゲートに受ける第１導電型の第２
のＭＯＳトランジスタと、上記第１、第２のＭＯＳトラ
ンジスタのドレインにそれぞれ第２導電型の第３、第４
のＭＯＳトランジスタのドレインを接続し、これら第
３、第４のＭＯＳトランジスタの互いのゲート同士を接
続するとともに、上記第３のＭＯＳトランジスタのゲー
トとドレインとを接続してなる第１のカレントミラー回
路と、第１の信号をゲートに受ける第２導電型の第５の
ＭＯＳトランジスタと、第２の信号をゲートに受ける第
２導電型の第６のＭＯＳトランジスタと、上記第５、第
６のＭＯＳトランジスタのドレインにそれぞれ第１導電
型の第７、第８のＭＯＳトランジスタのドレインを接続
し、これら第７、第８のＭＯＳトランジスタの互いのゲ
ート同士を接続するとともに、上記第７のＭＯＳトラン
ジスタのゲートとドレインとを接続してなる第２のカレ
ントミラー回路と、上記第４のＭＯＳトランジスタのド
レインに発生する信号および第８のＭＯＳトランジスタ
のドレインに発生する信号に基づいた出力信号を発生す
る出力バッファ回路とから差動増幅回路を構成しても良
い。
第１のＭＯＳトランジスタと、上記第１の信号と周期の
一致した第２の信号をゲートに受ける第１導電型の第２
のＭＯＳトランジスタと、上記第１、第２のＭＯＳトラ
ンジスタのドレインにそれぞれ第２導電型の第３、第４
のＭＯＳトランジスタのドレインを接続し、これら第
３、第４のＭＯＳトランジスタの互いのゲート同士を接
続するとともに、上記第３のＭＯＳトランジスタのゲー
トとドレインとを接続してなる第１のカレントミラー回
路と、第１の信号をゲートに受ける第２導電型の第５の
ＭＯＳトランジスタと、第２の信号をゲートに受ける第
２導電型の第６のＭＯＳトランジスタと、上記第５、第
６のＭＯＳトランジスタのドレインにそれぞれ第１導電
型の第７、第８のＭＯＳトランジスタのドレインを接続
し、これら第７、第８のＭＯＳトランジスタの互いのゲ
ート同士を接続するとともに、上記第７のＭＯＳトラン
ジスタのゲートとドレインとを接続してなる第２のカレ
ントミラー回路と、上記第４のＭＯＳトランジスタのド
レインに発生する信号および第８のＭＯＳトランジスタ
のドレインに発生する信号に基づいた出力信号を発生す
る出力バッファ回路とから差動増幅回路を構成しても良
い。
【００１１】ここで、上記第３、第４のＭＯＳトランジ
スタのゲートと上記第７、第８のＭＯＳトランジスタの
ゲートとを接続してあり、上記出力バッファ回路は、上
記第４のＭＯＳトランジスタのドレインと上記第８のＭ
ＯＳトランジスタのドレインとの接続点を入力端子に接
続したＣＭＯＳインバータであることも好ましい。
スタのゲートと上記第７、第８のＭＯＳトランジスタの
ゲートとを接続してあり、上記出力バッファ回路は、上
記第４のＭＯＳトランジスタのドレインと上記第８のＭ
ＯＳトランジスタのドレインとの接続点を入力端子に接
続したＣＭＯＳインバータであることも好ましい。
【００１２】また、上記出力バッファ回路は、上記第４
のＭＯＳトランジスタのドレインをゲートに接続した第
２導電型の第９のＭＯＳトランジスタと、上記第８のＭ
ＯＳトランジスタのドレインをゲートに接続した第１導
電型の第１０のＭＯＳトランジスタとを有し、上記第
９、第１０のＭＯＳトランジスタの互いのドレイン同士
を接続し、この接続点に出力信号を発生することも好ま
しい。
のＭＯＳトランジスタのドレインをゲートに接続した第
２導電型の第９のＭＯＳトランジスタと、上記第８のＭ
ＯＳトランジスタのドレインをゲートに接続した第１導
電型の第１０のＭＯＳトランジスタとを有し、上記第
９、第１０のＭＯＳトランジスタの互いのドレイン同士
を接続し、この接続点に出力信号を発生することも好ま
しい。
【００１３】また、上記第１、第２、第７、第８のＭＯ
Ｓトランジスタのソースと第１の電位供給源との間を共
通して結ぶとともに流れる電流を制御する第１の電流制
御回路と、上記第３、第４、第５、第６のＭＯＳトラン
ジスタのソースと上記第２の電位供給源との間を共通に
結ぶとともに流れる電流を制御する第２の電流制御回路
の何れか一方または両方を設けることも好ましい。
Ｓトランジスタのソースと第１の電位供給源との間を共
通して結ぶとともに流れる電流を制御する第１の電流制
御回路と、上記第３、第４、第５、第６のＭＯＳトラン
ジスタのソースと上記第２の電位供給源との間を共通に
結ぶとともに流れる電流を制御する第２の電流制御回路
の何れか一方または両方を設けることも好ましい。
【００１４】
【実施例】次に本発明の第一実施例の差動増幅回路につ
いて説明する。
いて説明する。
【００１５】まず、本例の構成について図１を参照しな
がら説明する。同図において、１、２は、それぞれ第
１、第２のＭＯＳトランジスタとしてのＰチャネルＭＯ
Ｓトランジスタである。３、４はそれぞれ第３、第４の
ＭＯＳトランジスタとしてのＮチャネルＭＯＳトランジ
スタである。ＮチャネルＭＯＳトランジスタ３はそのド
レインとゲートとを接続してあり、このＮチャネルＭＯ
Ｓトランジスタ３とＮチャネルＭＯＳトランジスタ４の
互いのゲート同士を接続することにより第１のカレント
ミラー回路ＣＭ１が構成されている。また、Ｎチャネル
ＭＯＳトランジスタ３、４のドレインをそれぞれＰチャ
ネルＭＯＳトランジスタ１、２のドレインに接続するこ
とにより、ＰチャネルＭＯＳトランジスタ１、２のゲー
トに受ける信号を差動入力とし、Ｐ、ＮチャネルＭＯＳ
トランジスタ２、４の接続点である端子ｏｕｔｐに差動
出力を発生する第１の差動回路Ｄ１を構成してある。
がら説明する。同図において、１、２は、それぞれ第
１、第２のＭＯＳトランジスタとしてのＰチャネルＭＯ
Ｓトランジスタである。３、４はそれぞれ第３、第４の
ＭＯＳトランジスタとしてのＮチャネルＭＯＳトランジ
スタである。ＮチャネルＭＯＳトランジスタ３はそのド
レインとゲートとを接続してあり、このＮチャネルＭＯ
Ｓトランジスタ３とＮチャネルＭＯＳトランジスタ４の
互いのゲート同士を接続することにより第１のカレント
ミラー回路ＣＭ１が構成されている。また、Ｎチャネル
ＭＯＳトランジスタ３、４のドレインをそれぞれＰチャ
ネルＭＯＳトランジスタ１、２のドレインに接続するこ
とにより、ＰチャネルＭＯＳトランジスタ１、２のゲー
トに受ける信号を差動入力とし、Ｐ、ＮチャネルＭＯＳ
トランジスタ２、４の接続点である端子ｏｕｔｐに差動
出力を発生する第１の差動回路Ｄ１を構成してある。
【００１６】５、６は、それぞれ第５、第６のＭＯＳト
ランジスタとしてのＮチャネルＭＯＳトランジスタであ
る。７、８はそれぞれ第７、第８のＭＯＳトランジスタ
としてのＰチャネルＭＯＳトランジスタである。Ｐチャ
ネルＭＯＳトランジスタ７はそのドレインとゲートとを
接続してあり、このＰチャネルＭＯＳトランジスタ７と
ＰチャネルＭＯＳトランジスタ８の互いのゲート同士を
接続することにより第２のカレントミラー回路ＣＭ２が
構成されている。また、ＰチャネルＭＯＳトランジスタ
７、８のドレインをそれぞれＮチャネルＭＯＳトランジ
スタ５、６のドレインに接続することにより、Ｎチャネ
ルＭＯＳトランジスタ５、６のゲートに受ける信号を差
動入力とし、Ｎ、ＰチャネルＭＯＳトランジスタ６、８
の接続点である端子ｏｕｔｎに差動出力を発生する第２
の差動回路Ｄ２を構成してある。
ランジスタとしてのＮチャネルＭＯＳトランジスタであ
る。７、８はそれぞれ第７、第８のＭＯＳトランジスタ
としてのＰチャネルＭＯＳトランジスタである。Ｐチャ
ネルＭＯＳトランジスタ７はそのドレインとゲートとを
接続してあり、このＰチャネルＭＯＳトランジスタ７と
ＰチャネルＭＯＳトランジスタ８の互いのゲート同士を
接続することにより第２のカレントミラー回路ＣＭ２が
構成されている。また、ＰチャネルＭＯＳトランジスタ
７、８のドレインをそれぞれＮチャネルＭＯＳトランジ
スタ５、６のドレインに接続することにより、Ｎチャネ
ルＭＯＳトランジスタ５、６のゲートに受ける信号を差
動入力とし、Ｎ、ＰチャネルＭＯＳトランジスタ６、８
の接続点である端子ｏｕｔｎに差動出力を発生する第２
の差動回路Ｄ２を構成してある。
【００１７】ＰチャネルＭＯＳトランジスタ１およびＮ
チャネルＭＯＳトランジスタ５のゲートは共通の端子Ｘ
Ｔに接続してあり、第１の信号を受ける。ＰチャネルＭ
ＯＳトランジスタ２およびＮチャネルＭＯＳトランジス
タ６のゲートは共通の端子ＸＴＮに接続してあり、第２
の信号を受ける。本例は、水晶発振回路の発振出力を増
幅するものであり、例えば、図９に示したＣＭＯＳイン
バータＸ１の入力端子における信号を第１の信号とし、
出力端子における信号を第２の信号としてある。これら
第１、第２の信号に対する差動出力を発生する端子ｏｕ
ｔｐ、ｏｕｔｎを共通の端子ｏｕｔｐｎに接続してあ
る。また、ＮチャネルＭＯＳトランジスタ３、４のゲー
トおよびＰチャネルＭＯＳトランジスタ７、８のゲート
は共通の端子ｂｉａｓｐｎに接続してある。
チャネルＭＯＳトランジスタ５のゲートは共通の端子Ｘ
Ｔに接続してあり、第１の信号を受ける。ＰチャネルＭ
ＯＳトランジスタ２およびＮチャネルＭＯＳトランジス
タ６のゲートは共通の端子ＸＴＮに接続してあり、第２
の信号を受ける。本例は、水晶発振回路の発振出力を増
幅するものであり、例えば、図９に示したＣＭＯＳイン
バータＸ１の入力端子における信号を第１の信号とし、
出力端子における信号を第２の信号としてある。これら
第１、第２の信号に対する差動出力を発生する端子ｏｕ
ｔｐ、ｏｕｔｎを共通の端子ｏｕｔｐｎに接続してあ
る。また、ＮチャネルＭＯＳトランジスタ３、４のゲー
トおよびＰチャネルＭＯＳトランジスタ７、８のゲート
は共通の端子ｂｉａｓｐｎに接続してある。
【００１８】Ａは出力バッファとしてのＣＭＯＳインバ
ータであり、端子ｏｕｔｐｎの信号により駆動され、出
力端子ｏｕｔより第１、第２の信号に対する差動出力を
発生する。
ータであり、端子ｏｕｔｐｎの信号により駆動され、出
力端子ｏｕｔより第１、第２の信号に対する差動出力を
発生する。
【００１９】次に本例の動作について図２の波形図を参
照ながら説明する。同図は電源端子ＶＳＳ（０Ｖ）、電
源端子ＶＤＤ（５Ｖ）として、電源端子ＶＳＳを基準と
した各端子の電圧波形を示してあり、以降に述べる各波
形図においても特に断らない限り同様の条件のものとす
る。
照ながら説明する。同図は電源端子ＶＳＳ（０Ｖ）、電
源端子ＶＤＤ（５Ｖ）として、電源端子ＶＳＳを基準と
した各端子の電圧波形を示してあり、以降に述べる各波
形図においても特に断らない限り同様の条件のものとす
る。
【００２０】端子ＸＴ、ＸＴＮにはそれぞれ図２（ａ）
のＸＴ、ＸＴＮに示すような電圧波形の第１、第２の信
号が印加される。これにより、端子ｂｉａｓｐｎに図２
（ｂ）に示すような電圧波形があらわれ、端子ｏｕｔｐ
ｎに図２（ｃ）に示す電圧波形が現れる。このような端
子ｏｕｔｐｎの信号は、ＣＭＯＳインバータＡを介して
図２（ｄ）に示すような電圧波形の信号として出力され
る。
のＸＴ、ＸＴＮに示すような電圧波形の第１、第２の信
号が印加される。これにより、端子ｂｉａｓｐｎに図２
（ｂ）に示すような電圧波形があらわれ、端子ｏｕｔｐ
ｎに図２（ｃ）に示す電圧波形が現れる。このような端
子ｏｕｔｐｎの信号は、ＣＭＯＳインバータＡを介して
図２（ｄ）に示すような電圧波形の信号として出力され
る。
【００２１】電源端子ＶＤＤ、ＶＳＳの電源電位の変
動、製造工程に起因する各素子の特性の変動があった場
合、第１、第２の差動増幅回路Ｄ１、Ｄ２では、これら
を構成する各ＭＯＳトランジスタの導電型が互いに逆に
なっていることから、互いの変動による影響を相殺し、
端子ｂｉａｓｐｎおよび端子ｏｕｔｐｎの信号の動作点
電位を電源端子ＶＤＤ、ＶＳＳ間の中間電位とする。こ
れにより端子ｏｕｔｐｎからは、第１の信号、第２の信
号の動作点電位に関わらず、これらの信号をデューティ
はそのままに増幅したものであり、かつ、動作点電位が
中間電位に一致した出力が得られる。ここで、ＣＭＯＳ
インバータＡのしきい値を予め定めた中間電位と一致さ
せてあるため、通常ＣＭＯＳインバータＡの出力のデュ
ーティは１／２となる。また、電源電位が変動しても、
端子ｏｕｔｐｎの出力はその動作点電位の変動幅に対し
て十分に大きな振幅を有する信号となっており、これを
受けるＣＭＯＳインバータＡの出力のデューティの変動
は抑えられたものとなる。
動、製造工程に起因する各素子の特性の変動があった場
合、第１、第２の差動増幅回路Ｄ１、Ｄ２では、これら
を構成する各ＭＯＳトランジスタの導電型が互いに逆に
なっていることから、互いの変動による影響を相殺し、
端子ｂｉａｓｐｎおよび端子ｏｕｔｐｎの信号の動作点
電位を電源端子ＶＤＤ、ＶＳＳ間の中間電位とする。こ
れにより端子ｏｕｔｐｎからは、第１の信号、第２の信
号の動作点電位に関わらず、これらの信号をデューティ
はそのままに増幅したものであり、かつ、動作点電位が
中間電位に一致した出力が得られる。ここで、ＣＭＯＳ
インバータＡのしきい値を予め定めた中間電位と一致さ
せてあるため、通常ＣＭＯＳインバータＡの出力のデュ
ーティは１／２となる。また、電源電位が変動しても、
端子ｏｕｔｐｎの出力はその動作点電位の変動幅に対し
て十分に大きな振幅を有する信号となっており、これを
受けるＣＭＯＳインバータＡの出力のデューティの変動
は抑えられたものとなる。
【００２２】また、端子ｂｉａｓｐｎにて第１、第２の
カレントミラー回路ＣＭ１、ＣＭ２を構成するＭＯＳト
ランジスタのゲートを接続してあるため、これらのゲー
トが中間電位付近にバイアスされることとなり、端子ｂ
ｉａｓｐｎによる接続が無い場合に比べて入力信号に対
する応答速度が向上する。
カレントミラー回路ＣＭ１、ＣＭ２を構成するＭＯＳト
ランジスタのゲートを接続してあるため、これらのゲー
トが中間電位付近にバイアスされることとなり、端子ｂ
ｉａｓｐｎによる接続が無い場合に比べて入力信号に対
する応答速度が向上する。
【００２３】さて、次に本発明の第二実施例について図
３を参照しながら述べる。
３を参照しながら述べる。
【００２４】図１の差動増幅回路は、第１、第２の信号
の電圧振幅が小さい場合、各端子の動作は、図３に示す
回路のものとほぼ同じとなる。図３において、図１に示
したものと同じ符号は同じ構成要素を示してあり、以下
に述べる各図においても同様である。図３の回路では、
破線にて示す端子ｂｉａｓｐｎ、ｏｕｔｐｎを図１の回
路から廃し、端子ｏｕｔｐ、ｏｕｔｎをそれぞれＮチャ
ネルＭＯＳトランジスタ９のゲート、ＰチャネルＭＯＳ
トランジスタ１０のゲートに接続したものとなってい
る。Ｎ、ＰチャネルＭＯＳトランジスタ９、１０は出力
バッファＢを構成する。
の電圧振幅が小さい場合、各端子の動作は、図３に示す
回路のものとほぼ同じとなる。図３において、図１に示
したものと同じ符号は同じ構成要素を示してあり、以下
に述べる各図においても同様である。図３の回路では、
破線にて示す端子ｂｉａｓｐｎ、ｏｕｔｐｎを図１の回
路から廃し、端子ｏｕｔｐ、ｏｕｔｎをそれぞれＮチャ
ネルＭＯＳトランジスタ９のゲート、ＰチャネルＭＯＳ
トランジスタ１０のゲートに接続したものとなってい
る。Ｎ、ＰチャネルＭＯＳトランジスタ９、１０は出力
バッファＢを構成する。
【００２５】図３の差動増幅回の各端子の電圧波形は図
４に示すようになる。図４（ａ）には端子ＸＴ、ＸＴＮ
の電圧波形を示してある。図４（ｂ）は端子ｂｉａｓ
ｐ、ｂｉａｓｎの電圧波形を示してあり、電源端子ＶＤ
Ｄ側の波形が端子ｂｉａｓｐの電圧波形である。図４
（ｃ）は端子ｏｕｔｐ、ｏｕｔｎの電圧波形を示してあ
り、電源端子ＶＤＤ側の波形が端子ｏｕｔｐの電圧波形
である。図４（ｄ）は端子の電圧波形を示してある。図
４に示されるように、第１、第２の差動増幅回路Ｄ１、
Ｄ２の出力、すなわち、端子ｏｕｔｐ、ｏｕｔｎの信号
の特性は、前者が立ち上がりの応答性に優れ、後者が立
ち下がりの応答性に優れる。このような第１、第２の差
動増幅回路の効果は、図１の差動増幅回路では、端子ｂ
ｉａｓｐｎ、ｏｕｔｐｎの接続によって結合されてい
る。これに対し、図３の差動増幅回路では、端子ｏｕｔ
ｐ、ｏｕｔｎの信号により、それぞれＮ、ＰチャネルＭ
ＯＳトランジスタ９、１０を駆動することにより、第
１、第２の差動増幅回路Ｄ１、Ｄ２の優れた点を結合し
ている。すなわち、この構成によってＮ、ＰチャネルＭ
ＯＳトランジスタ９、１０を同時に相補的にオン、オフ
させることができ、出力バッファＢから１／２のデュー
ティの出力が得られるのである。このような出力も、図
１のものと同様、プロセス的な原因、発振動作による電
源電位の変動等の影響が抑えられたものとなる。しか
も、出力バッファＢでは、以下に述べる第三実施例の回
路構成とすることにより図１のＣＭＯＳインバータＡに
生じるような貫通電流を大幅に減らすことが可能であ
る。
４に示すようになる。図４（ａ）には端子ＸＴ、ＸＴＮ
の電圧波形を示してある。図４（ｂ）は端子ｂｉａｓ
ｐ、ｂｉａｓｎの電圧波形を示してあり、電源端子ＶＤ
Ｄ側の波形が端子ｂｉａｓｐの電圧波形である。図４
（ｃ）は端子ｏｕｔｐ、ｏｕｔｎの電圧波形を示してあ
り、電源端子ＶＤＤ側の波形が端子ｏｕｔｐの電圧波形
である。図４（ｄ）は端子の電圧波形を示してある。図
４に示されるように、第１、第２の差動増幅回路Ｄ１、
Ｄ２の出力、すなわち、端子ｏｕｔｐ、ｏｕｔｎの信号
の特性は、前者が立ち上がりの応答性に優れ、後者が立
ち下がりの応答性に優れる。このような第１、第２の差
動増幅回路の効果は、図１の差動増幅回路では、端子ｂ
ｉａｓｐｎ、ｏｕｔｐｎの接続によって結合されてい
る。これに対し、図３の差動増幅回路では、端子ｏｕｔ
ｐ、ｏｕｔｎの信号により、それぞれＮ、ＰチャネルＭ
ＯＳトランジスタ９、１０を駆動することにより、第
１、第２の差動増幅回路Ｄ１、Ｄ２の優れた点を結合し
ている。すなわち、この構成によってＮ、ＰチャネルＭ
ＯＳトランジスタ９、１０を同時に相補的にオン、オフ
させることができ、出力バッファＢから１／２のデュー
ティの出力が得られるのである。このような出力も、図
１のものと同様、プロセス的な原因、発振動作による電
源電位の変動等の影響が抑えられたものとなる。しか
も、出力バッファＢでは、以下に述べる第三実施例の回
路構成とすることにより図１のＣＭＯＳインバータＡに
生じるような貫通電流を大幅に減らすことが可能であ
る。
【００２６】次に第三実施例について説明する。
【００２７】本例は図３に示した差動増幅回路におい
て、さらに低消費電力化を進めたものである。図５に示
す差動増幅回路では、ＰチャネルＭＯＳトランジスタ
１、２のソースと電源端子ＶＤＤとの間に第１の電流制
御回路としてＰチャネルＭＯＳトランジスタ１１を設
け、ＮチャネルＭＯＳトランジスタ５、６のソースと電
源端子ＶＳＳとの間に第２の電流制御回路としてＮチャ
ネルＭＯＳトランジスタ１２を設けてある。ここで、
Ｐ、ＮチャネルＭＯＳトランジスタ１１、１２のゲート
はそれぞれ“Ｌ”、“Ｈ”とされることにより、電流供
給を行い差動増幅回路を動作状態とする。また、それぞ
れ“Ｈ”、“Ｌ”とされることにより電流供給を停止し
て差動増幅回路をスタンバイ状態とする。なお、これら
に変えて定電流回路を設けても良い。
て、さらに低消費電力化を進めたものである。図５に示
す差動増幅回路では、ＰチャネルＭＯＳトランジスタ
１、２のソースと電源端子ＶＤＤとの間に第１の電流制
御回路としてＰチャネルＭＯＳトランジスタ１１を設
け、ＮチャネルＭＯＳトランジスタ５、６のソースと電
源端子ＶＳＳとの間に第２の電流制御回路としてＮチャ
ネルＭＯＳトランジスタ１２を設けてある。ここで、
Ｐ、ＮチャネルＭＯＳトランジスタ１１、１２のゲート
はそれぞれ“Ｌ”、“Ｈ”とされることにより、電流供
給を行い差動増幅回路を動作状態とする。また、それぞ
れ“Ｈ”、“Ｌ”とされることにより電流供給を停止し
て差動増幅回路をスタンバイ状態とする。なお、これら
に変えて定電流回路を設けても良い。
【００２８】図５の差動増幅回路の各端子の電圧波形は
図６（ａ）、（ｃ）〜（ｅ）に示すようになり、電流波
形を図６（ｂ）に示してある。図６（ａ）は出力端子ｏ
ｕｔの電圧波形を示してあり、同図（ｃ）には端子Ｘ
Ｔ、ＸＴＮの電圧波形を示してあり、図同図（ｄ）には
端子ｂｉａｓｐ、ｂｉａｓｎの電圧波形を示してあり、
同図（ｅ）には端子ｏｕｔｐ、ｏｕｔｎの電圧波形を示
してある。図６（ｂ）には、差動増幅回路に流れる総電
流値、ここでは、各電源端子ＶＤＤ〜ＶＤＤに流れる電
流値を総和した電流波形を示してある。比較のために図
３の差動増幅回路の各端子について、図６（ａ）〜
（ｅ）に対応する波形をそれぞれ図７（ａ）〜（ｅ）に
示した。図６（ｂ）、図７（ｂ）に示されるように、図
５の差動増幅回路に流れる総電流値が最大約５４０μＡ
であるのに対し、図３の差動増幅回路は最大１．３ｍＡ
であり、Ｐ、ＮチャネルＭＯＳトランジスタ１１、１２
を設けることにより、大幅に総電流値を減らし、低消費
電力化を進めることが可能となる。また、各波形図から
分かるように、図３の差動回路と同様に端子ｏｕｔｐ、
ｏｕｔｎの信号によってＮ、ＰチャネルＭＯＳトランジ
スタ９、１０を同時に相補的にオン、オフさせることが
でき、同様の作用効果を奏するものである。
図６（ａ）、（ｃ）〜（ｅ）に示すようになり、電流波
形を図６（ｂ）に示してある。図６（ａ）は出力端子ｏ
ｕｔの電圧波形を示してあり、同図（ｃ）には端子Ｘ
Ｔ、ＸＴＮの電圧波形を示してあり、図同図（ｄ）には
端子ｂｉａｓｐ、ｂｉａｓｎの電圧波形を示してあり、
同図（ｅ）には端子ｏｕｔｐ、ｏｕｔｎの電圧波形を示
してある。図６（ｂ）には、差動増幅回路に流れる総電
流値、ここでは、各電源端子ＶＤＤ〜ＶＤＤに流れる電
流値を総和した電流波形を示してある。比較のために図
３の差動増幅回路の各端子について、図６（ａ）〜
（ｅ）に対応する波形をそれぞれ図７（ａ）〜（ｅ）に
示した。図６（ｂ）、図７（ｂ）に示されるように、図
５の差動増幅回路に流れる総電流値が最大約５４０μＡ
であるのに対し、図３の差動増幅回路は最大１．３ｍＡ
であり、Ｐ、ＮチャネルＭＯＳトランジスタ１１、１２
を設けることにより、大幅に総電流値を減らし、低消費
電力化を進めることが可能となる。また、各波形図から
分かるように、図３の差動回路と同様に端子ｏｕｔｐ、
ｏｕｔｎの信号によってＮ、ＰチャネルＭＯＳトランジ
スタ９、１０を同時に相補的にオン、オフさせることが
でき、同様の作用効果を奏するものである。
【００２９】さて、第三実施例では、第二実施例に述べ
た差動増幅回路について低消費電力化をすすめたものに
ついて述べたが、本発明はこれに限らず第一実施例にて
述べた差動増幅回路についても低消費電力化を進めるこ
とが可能である。これについて図８に示す。ここで、図
８（ａ）に示すように、図１の差動増幅回路はＣＭＯＳ
インバータｉ１〜ｉ４にて表すことができる。なお、Ｃ
ＭＯＳインバータｉ１〜ｉ４と図１の差動増幅回路の各
トランジスタとの対応は、図１における各端子の接続関
係を追っていくことにより理解されるものであり、特に
述べない。図８（ｂ）に示すようにＣＭＯＳインバータ
ｉ１〜ｉ４を構成する全てのＮチャネルＭＯＳトランジ
スタのソースと電源端子ＶＳＳとの間に共通の電流制御
回路としてのＮチャネルＭＯＳトランジスタ１３を設け
ても良いし、これに加えて、同図（ｃ）に示すようにＣ
ＭＯＳインバータｉ１〜ｉ４を構成する全てのＰチャネ
ルＭＯＳトランジスタのソースと電源端子ＶＤＤとの間
に共通の電流制御回路としてのＰチャネルＭＯＳトラン
ジスタ１４を設けても良い。これら、Ｎ、ＰチャネルＭ
ＯＳトランジスタ１３、１４についても、Ｐ、Ｎチャネ
ルＭＯＳトランジスタ１１、１２と同様に差動増幅回路
の動作状態、スタンバイ状態に制御可能なものとしても
良いし、これらに代えて定電流回路を設けても良い。
た差動増幅回路について低消費電力化をすすめたものに
ついて述べたが、本発明はこれに限らず第一実施例にて
述べた差動増幅回路についても低消費電力化を進めるこ
とが可能である。これについて図８に示す。ここで、図
８（ａ）に示すように、図１の差動増幅回路はＣＭＯＳ
インバータｉ１〜ｉ４にて表すことができる。なお、Ｃ
ＭＯＳインバータｉ１〜ｉ４と図１の差動増幅回路の各
トランジスタとの対応は、図１における各端子の接続関
係を追っていくことにより理解されるものであり、特に
述べない。図８（ｂ）に示すようにＣＭＯＳインバータ
ｉ１〜ｉ４を構成する全てのＮチャネルＭＯＳトランジ
スタのソースと電源端子ＶＳＳとの間に共通の電流制御
回路としてのＮチャネルＭＯＳトランジスタ１３を設け
ても良いし、これに加えて、同図（ｃ）に示すようにＣ
ＭＯＳインバータｉ１〜ｉ４を構成する全てのＰチャネ
ルＭＯＳトランジスタのソースと電源端子ＶＤＤとの間
に共通の電流制御回路としてのＰチャネルＭＯＳトラン
ジスタ１４を設けても良い。これら、Ｎ、ＰチャネルＭ
ＯＳトランジスタ１３、１４についても、Ｐ、Ｎチャネ
ルＭＯＳトランジスタ１１、１２と同様に差動増幅回路
の動作状態、スタンバイ状態に制御可能なものとしても
良いし、これらに代えて定電流回路を設けても良い。
【００３０】
【発明の効果】本発明によれば、それぞれ第１、第２の
導電型のＭＯＳトランジスタからなる差動入力部を有す
る第１、第２の差動増幅回路の出力を結合し、１つの差
動増幅回路とし、第１の信号と、この第１の信号と周期
の一致した第２の信号との差動増幅を行うことにより、
プロセス的な原因や発振動作による電源電位の変動等の
影響を受けることなく、第１の信号または第２の信号を
増幅して所定のデューティの出力を得ることが可能とな
る。すなわち、第１の信号と第２の信号との差動増幅を
行うことにより、第１、第２の信号をそれらの動作点電
位にかかわらず、それらのデューティはそのままに増幅
でき、これら２つの差動増幅回路の出力を結合して１つ
の出力とすることにより、出力の動作点電位がプロセス
的な原因、発振動作による電源電位の変動等によって変
動することを抑えることが可能となるのである。
導電型のＭＯＳトランジスタからなる差動入力部を有す
る第１、第２の差動増幅回路の出力を結合し、１つの差
動増幅回路とし、第１の信号と、この第１の信号と周期
の一致した第２の信号との差動増幅を行うことにより、
プロセス的な原因や発振動作による電源電位の変動等の
影響を受けることなく、第１の信号または第２の信号を
増幅して所定のデューティの出力を得ることが可能とな
る。すなわち、第１の信号と第２の信号との差動増幅を
行うことにより、第１、第２の信号をそれらの動作点電
位にかかわらず、それらのデューティはそのままに増幅
でき、これら２つの差動増幅回路の出力を結合して１つ
の出力とすることにより、出力の動作点電位がプロセス
的な原因、発振動作による電源電位の変動等によって変
動することを抑えることが可能となるのである。
【００３１】特に、請求項３記載の発明によれば、上記
効果に加えて応答性を向上させることができる。また、
請求項５記載の発明によれば、出力バッファでの貫通電
流を抑えて低消費電力化を進めることが可能となる。ま
た、請求項６記載の発明によれば、差動増幅回路全体の
消費電流値を減らすことができ、低消費電力化を一層進
めることが可能となる。
効果に加えて応答性を向上させることができる。また、
請求項５記載の発明によれば、出力バッファでの貫通電
流を抑えて低消費電力化を進めることが可能となる。ま
た、請求項６記載の発明によれば、差動増幅回路全体の
消費電流値を減らすことができ、低消費電力化を一層進
めることが可能となる。
【図１】本発明の第一実施例の差動増幅回路の構成を説
明するための説明図。
明するための説明図。
【図２】図１の動作説明のための波形図。
【図３】本発明の第二実施例の差動増幅回路の構成を説
明するための説明図。
明するための説明図。
【図４】図３の動作説明のための波形図。
【図５】本発明の第二実施例の差動増幅回路の構成を説
明するための説明図。
明するための説明図。
【図６】図５の動作説明のための波形図。
【図７】図５の動作説明のための波形図。
【図８】本発明の他の差動増幅回路の構成を説明するた
めの説明図。
めの説明図。
【図９】従来の増幅回路の構成を説明するための説明
図。
図。
Ｄ１ 第１の差動増幅回路 Ｄ２ 第２の差動増幅回路 １、２ ＰチャネルＭＯＳトランジスタ（第１、２の
ＭＯＳトランジスタ） ３、４ ＮチャネルＭＯＳトランジスタ（第３、４の
ＭＯＳトランジスタ） ５、６ ＮチャネルＭＯＳトランジスタ（第５、６の
ＭＯＳトランジスタ） ７、８ ＰチャネルＭＯＳトランジスタ（第７、８の
ＭＯＳトランジスタ） ９ ＮチャネルＭＯＳトランジスタ（第９のＭＯ
Ｓトランジスタ） １０ ＰチャネルＭＯＳトランジスタ（第１０のＭ
ＯＳトランジスタ） ＣＭ１ 第１のカレントミラー回路 ＣＭ２ 第２のカレントミラー回路 ＶＤＤ 電源端子（第１の電位供給源） ＶＳＳ 電源端子（第２の電位供給源） １１ ＰチャネルＭＯＳトランジスタ（第１の電流
制御回路） １２ ＮチャネルＭＯＳトランジスタ（第２の電流
制御回路） １３ ＮチャネルＭＯＳトランジスタ（第２の電流
制御回路） １４ ＰチャネルＭＯＳトランジスタ（第１の電流
制御回路）
ＭＯＳトランジスタ） ３、４ ＮチャネルＭＯＳトランジスタ（第３、４の
ＭＯＳトランジスタ） ５、６ ＮチャネルＭＯＳトランジスタ（第５、６の
ＭＯＳトランジスタ） ７、８ ＰチャネルＭＯＳトランジスタ（第７、８の
ＭＯＳトランジスタ） ９ ＮチャネルＭＯＳトランジスタ（第９のＭＯ
Ｓトランジスタ） １０ ＰチャネルＭＯＳトランジスタ（第１０のＭ
ＯＳトランジスタ） ＣＭ１ 第１のカレントミラー回路 ＣＭ２ 第２のカレントミラー回路 ＶＤＤ 電源端子（第１の電位供給源） ＶＳＳ 電源端子（第２の電位供給源） １１ ＰチャネルＭＯＳトランジスタ（第１の電流
制御回路） １２ ＮチャネルＭＯＳトランジスタ（第２の電流
制御回路） １３ ＮチャネルＭＯＳトランジスタ（第２の電流
制御回路） １４ ＰチャネルＭＯＳトランジスタ（第１の電流
制御回路）
Claims (6)
- 【請求項１】 第１導電型のＭＯＳトランジスタ対から
なる差動入力部を有する第１の差動増幅回路と、 第２導電型のＭＯＳトランジスタ対からなる差動入力部
を有する第２の差動増幅回路とを有し、上記第１、第２
の差動増幅回路にともに第１の信号と、この第１の信号
と周期の一致した第２の信号とを入力して上記第１、第
２の信号に基づく差動増幅出力を発生せしめ、上記第
１、第２の差動増幅回路のそれぞれの差動増幅出力を結
合して出力とすることを特徴とする差動増幅回路。 - 【請求項２】 第１の信号をゲートに受ける第１導電型
の第１のＭＯＳトランジスタと、 上記第１の信号と周期の一致した第２の信号をゲートに
受ける第１導電型の第２のＭＯＳトランジスタと、 上記第１、第２のＭＯＳトランジスタのドレインにそれ
ぞれ第２導電型の第３、第４のＭＯＳトランジスタのド
レインを接続し、これら第３、第４のＭＯＳトランジス
タの互いのゲート同士を接続するとともに、上記第３の
ＭＯＳトランジスタのゲートとドレインとを接続してな
る第１のカレントミラー回路と、 第１の信号をゲートに受ける第２導電型の第５のＭＯＳ
トランジスタと、 第２の信号をゲートに受ける第２導電型の第６のＭＯＳ
トランジスタと、 上記第５、第６のＭＯＳトランジスタのドレインにそれ
ぞれ第１導電型の第７、第８のＭＯＳトランジスタのド
レインを接続し、これら第７、第８のＭＯＳトランジス
タの互いのゲート同士を接続するとともに、上記第７の
ＭＯＳトランジスタのゲートとドレインとを接続してな
る第２のカレントミラー回路と、 上記第４のＭＯＳトランジスタのドレインに発生する信
号および第８のＭＯＳトランジスタのドレインに発生す
る信号に基づいた出力信号を発生する出力バッファ回路
とを具備することを特徴とする差動増幅回路。 - 【請求項３】 上記第３、第４のＭＯＳトランジスタの
ゲートと上記第７、第８のＭＯＳトランジスタのゲート
とを接続してあり、上記出力バッファ回路は、上記第４
のＭＯＳトランジスタのドレインと上記第８のＭＯＳト
ランジスタのドレインとの接続点を入力端子に接続した
ＣＭＯＳインバータであることを特徴とする請求項２記
載の差動増幅回路。 - 【請求項４】 上記出力バッファ回路は、上記第４のＭ
ＯＳトランジスタのドレインをゲートに接続した第２導
電型の第９のＭＯＳトランジスタと、上記第８のＭＯＳ
トランジスタのドレインをゲートに接続した第１導電型
の第１０のＭＯＳトランジスタとを有し、上記第９、第
１０のＭＯＳトランジスタの互いのドレイン同士を接続
し、この接続点に出力信号を発生することを特徴とする
請求項２記載の差動増幅回路。 - 【請求項５】 上記第１、第２のＭＯＳトランジスタの
ソースを共通の第１の電流制御回路を介して第１の電位
供給源に接続し、上記第３、第４のＭＯＳトランジスタ
のソースを第２の電位供給源に接続し、上記第５、第６
のＭＯＳトランジスタのソースを共通の第２の電流制御
回路を介して上記第２の電位供給源に接続し、上記第
７、８のＭＯＳトランジスタのソースを上記第１の電位
供給源に接続し、上記第９、第１０のＭＯＳトランジス
タのソースをそれぞれ上記第２、第１の電位供給源に接
続したことを特徴とする請求項４記載の差動増幅回路。 - 【請求項６】 第１の信号をゲートに受ける第１導電型
の第１のＭＯＳトランジスタと、 上記第１の信号と周期の一致した第２の信号をゲートに
受ける第１導電型の第２のＭＯＳトランジスタと、 上記第１、第２のＭＯＳトランジスタのドレインにそれ
ぞれ第２導電型の第３、第４のＭＯＳトランジスタのド
レインを接続し、これら第３、第４のＭＯＳトランジス
タの互いのゲート同士を接続するとともに、上記第３の
ＭＯＳトランジスタのゲートとドレインとを接続してな
る第１のカレントミラー回路と、 第１の信号をゲートに受ける第２導電型の第５のＭＯＳ
トランジスタと、 第２の信号をゲートに受ける第２導電型の第６のＭＯＳ
トランジスタと、 上記第５、第６のＭＯＳトランジスタのドレインにそれ
ぞれ第１導電型の第７、第８のＭＯＳトランジスタのド
レインを接続し、これら第７、第８のＭＯＳトランジス
タの互いのゲート同士を接続するとともに、上記第７の
ＭＯＳトランジスタのゲートとドレインとを接続してな
る第２のカレントミラー回路とを具備し、 上記第４のＭＯＳトランジスタのドレインと第８のＭＯ
Ｓトランジスタのドレインとの接続点を出力端子として
あるとともに、上記第３、第４のＭＯＳトランジスタの
ゲートと上記第７、第８のＭＯＳトランジスタのゲート
とを接続してあるとともに、上記第１、第２、第７、第
８のＭＯＳトランジスタのソースと第１の電位供給源と
の間を共通して結ぶとともに流れる電流を制御する第１
の電流制御回路と、上記第３、第４、第５、第６のＭＯ
Ｓトランジスタのソースと上記第２の電位供給源との間
を共通に結ぶとともに流れる電流を制御する第２の電流
制御回路の何れか一方または両方を設けたことを特徴と
する差動増幅回路。
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