KR100311296B1 - 발진 회로용 차동 증폭 회로 - Google Patents
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Abstract
프로세스적 원인, 전원 전위 변동 등의 영향을 받는 일이 없이 입력 신호의 증폭을 행하는 것을 목적으로 하며, 이를 해결하기 위하여 본 발명에서는, 차동 입력부로서의 P 채널 MOS 트랜지스터(1, 2)의 드레인에 각각 제 1 커런트 미러 회로(CM1)를 구성하는 N 채널 MOS 트랜지스터의 드레인을 접속하여 제1의 증폭 회로(D1)를 구성하고 차동 입력부로서의 N 채널 MOS 트랜지스터(5, 6)의 드레인에 각각 제 2 커런트 미러 회로(CM2)를 구성하는 P 채널 MOS 트랜지스터의 드레인을 접속하여 제2의 증폭 회로(D2)를 구성한다. 제 1, 제 2 차동 증폭 회로(D1, D2)에 의해 서로 주기가 일치한 제 1, 제 2 신호를 그 동작점 전위에 관계 없이 그들의 듀티는 그대로 증폭된다. 또한, 2개의 출력을 결합하여 하나의 출력으로 함으로써 출력의 동작점 전위가 프로세스적인 원인, 발진 동작에 의한 전원 전위의 변동 등에 의해 변동하는 것을 억제한다.
Description
본 발명은 CMOS 집적 회로에 있어서의 증폭 회로에 관한 것이며 특히 발진 회로용 차동 증폭 회로에 관한 것이다.
현재, CMOS 집적 회로에서는 통상 CMOS 인버터를 사용하여 교번 신호의 증폭을 행하고 있다. 예를 들면, 도 9에 도시하는 바와 같은 수정 발진 회로에서는 수정 진동자(X't)를 입출력 단자간에 접속하는 초단의 CMOS 인버터(X1)의 발진 출력을 버퍼 회로로서의 CMOS 인버터(X2)에 의해 더욱 증폭하여 후단으로 보내고 있다.
이러한 CMOS 인버터(Xl)의 발진 출력의 동작점 전위는 프로세스적인 원인, 발진 조작에 의한 전원 전위의 변동 등에 의해 변동하며 미리 정해진 CMOS 인버터(X2)의 임계값과 일치하지 않기 때문에 발진 출력의 듀티를 l/2에 설정하기는 어렵고 어느 정도의 허용 범위로 수습하고 있다.
그러나, 저소비 전력화를 위해 CMOS 인버터(Xl)에 공급하는 전류값을 제한하는 것이 있지만 그와 같은 것으로서는 발진 출력의 전압 진폭이 작게 되어 듀티에 대한 동작점 전위 변동의 영향은 무시할 수 없게 되어 있다.
그래서, 본 발명에서는 제 1, 제 2 차동 증폭 회로에 의해서 제 1, 제 2 신호를 그들의 동작점 전위에 관계없이 그들의 듀티는 그 대로 증폭하여 이들 2개의 출력을 결합하여 하나의 출력으로 함으로써 출력의 동작점 전위가 프로세스적인 원인, 발진 동작에 의한 전원 전위의 변동 등에 의해서 변동하는 것을 억제한다.
제 1 차동 증폭 회로로서 제 1, 제 2 MOS 트랜지스터로 구성된 차동 입력부와, 이들 제 1, 제 2 MOS 트랜지스터의 각각의 드레인에 각각 드레인을 접속한 제 3, 제 4 MOS 트랜지스터로 구성되는 제 1 커런트 미러 회로로 형성되는 것을 사용하여 제 2 차동 증폭 회로로서 제 5, 제 6 MOS 트랜지스터를 사용하여 구성된 차동 입력부와, 이들 제 5, 제 6 MOS 트랜지스터의 각각의 드레인에 각각 드레인을 접속한 제 7, 제 8 MOS 트랜지스터로 구성되는 제 1 커런트 미러 회로로 구성되는 것을 사용하여 상기 제 4 MOS 트랜지스터의 드레인에 발생하는 신호 및 상기 제 8 MOS 트랜지스터의 드레인에 발생하는 신호에 의거한 출력 신호를 발생하는 출력 버퍼 회로를 설치한다.
여기서, 특히 상기 제 1, 제 2 커런트 미러 회로를 구성하는 MOS 트랜지스터의 게이트를 모두 접속하고, 상기 제 4 MOS 트랜지스터의 드레인과 상기 제 8 MOS 트랜지스터의 드레인을 접속하여 상기 출력 버퍼로서의 CMOS 인버터의 입력으로 하면 응답성을 향상시킨다. 또한, 상기 제 1, 제 2, 제 7, 제 8 MOS 트랜지스터의 소스와 제 1 전위 공급원과의 사이를 공통하여 연결하는 동시에 흐르는 전류를 제어하는 제 1 전류 제어 회로와 상기 제 3, 제 4, 제 5, 제 6 MOS 트랜지스터의 소스와 제 2 전위 공급원과의 사이를 공통으로 연결하는 동시에 흐르는 전류를 제어하는 제 2 전류 제어 회로중 어느 한쪽 또는 양쪽을 설치함으로써 저소비 전력화를 한층 더 진행시킨다.
또한, 상기 제 1, 제 2 MOS 트랜지스터의 소스와 제 1 전위 공급원과의 사이를 공통하여 연결하는 동시에 흐르는 전류를 제어하는 제 1 전류 제어 회로와 상기 제 5, 제 6 MOS 트랜지스터의 소스와 제 2 전위 공급원과의 사이를 공통으로 연결하는 동시에 흐르는 전류를 제어하는 제 2 제어 회로를 설치하여 상기 출력 버퍼로서 제 4 MOS 트랜지스터의 드레인을 게이트에 접속한 제 1 도전형의 제 9 MOS 트랜지스터와 제 8 MOS 트랜지스터의 드레인을 게이트에 접속한 제 2 도전형의 제 10 MOS 트랜지스터를 가지며 상기 제 9, 제 10 MOS 트랜지스터의 서로의 드레인끼리를 접속하여 상기 접속점에 출력 신호를 발생하는 것을 사용하면 상기 출력 버퍼에서의 관통 전류를 억제하여 저소비 전력화를 진행시킬 수 있게 된다.
도 1은 본 발명의 제1 실시 예의 차동 증폭 회로의 구성을 설명하기 위한 설명도.
도 2는 도 1의 동작 설명을 위한 파형도.
도 3은 본 발명의 제 2 실시예의 차동 증폭 회로의 구성을 설명하기 위한 설명도.
도 4는 도 3의 동작 설명을 위한 파형도.
도 5는 본 발명의 제 2 실시예의 차동 증폭 회로의 구성을 설명하기 위한 설명도.
도 6은 도 5의 동작 설명을 위한 파형도.
도 7은 도 5의 동작 설명을 위한 파형도.
도 8은 본 발명의 다른 차동 증폭 회로의 구성을 설명하기 위한 설명도.
도 9는 종래의 증폭 회로의 구성을 설명하기 위한 설명도.
*도면의 주요부분에 대한 부호의 설명*
D1: 제 1 차동 증폭 회로
D2: 제 2 차동 증폭 회로
l, 2: P 채널 MOS 트랜지스터(제 1, 2 MOS 트랜지스터)
3, 4: N 채널 MOS 트랜지스터(제 3, 4 MOS 트랜지스터)
5, 6: N 채널 MOS 트랜지스터(제 5, 6 MOS 트랜지스터)
7, 8: P 채널 MOS 트랜지스터(제 7, 8 MOS 트랜지스터)
9: N 채널 MOS 트랜지스터(제 9 MOS 트랜지스터)
10: P 채널 MOS 트랜지스터(제 10 MOS 트랜지스터)
CM1: 제1의 커런트 미러 회로
CM2: 제2의 커런트 미러 회로
VDD: 전원 단자(제 1 전위 공급원)
VSS: 전원 단자(제 2 전위 공급원)
11: P 채널 MOS 트랜지스터(제 1 전류 제어 회로)
12: N 채널 MOS 트랜지스터(제 2 전류 제어 회로)
13: N 채널 MOS 트랜지스터(제 2 전류 제어 회로)
14: P 채널 MOS 트랜지스터(제 1 전류 제어 회로)
제 1 도전형의 MOS 트랜지스터 쌍으로 이루어지는 차동 입력부를 갖는 제 1 차동 증폭 회로와, 상기 제 1 도전형과는 다른 제 2 도전형의 MOS 트랜지스터 쌍으로 이루어지는 차동 입력부를 가지는 제 2 차동 증폭 회로를 가지며, 상기 제 1, 제 2 차동 증폭 회로에 동시에 제 1 신호와, 상기 제 1 신호와 주기가 일치한 제2의 신호를 각각 상기 차동 입력부에 입력하여 상기 제 1, 제 2 신호에 기초하는 차동 증폭 출력을 발생시키고, 상기 제 1, 제 2 차동 증폭 회로의 각각의 차동 증폭 출력을 서로 다른 도전형의 2개의 MOS 트랜지스터의 서로의 드레인을 접속하여 해당 접속점에 출력 단자를 접속하고, 각 게이트를 입력 단자로 하여 이루어지는 공통의 출력 버퍼 회로를 통해 결합하여 출력으로 하고, 상기 제1 및 제2 신호는 각각 압전 진동자의 한쪽의 단자, 다른 쪽의 단자로부터 출력되는 발진 회로용 차동 증폭 회로를 구성한다.
제 1 신호를 게이트에서 수신하는 제 1 도전형의 제 1 MOS 트랜지스터와, 상기 제 1 신호와 주기가 일치한 제 2 신호를 게이트에서 수신하는 제 1 도전형의 제 2 MOS 트랜지스터와, 상기 제 1, 제 2 MOS 트랜지스터의 드레인에 각각 상기 제 1 도전형과는 다른 제 2 도전형의 제 3, 제 4 MOS 트랜지스터의 드레인을 접속하고, 상기 제 3, 제 4 MOS 트랜지스터의 서로의 게이트끼리를 접속하는 동시에, 상기 제 3 MOS 트랜지스터의 게이트와 드레인을 접속하여 이루어지는 제1 커런트 미러 회로와, 상기 제 1 신호를 게이트에서 수신하는 상기 제 2 도전형의 제 5 MOS 트랜지스터와, 상기 제 2 신호를 게이트에서 수신하는 상기 제 2 도전형의 제 6 MOS 트랜지스터와, 제 5, 제 6 MOS 트랜지스터의 드레인에 각각 제 1 도전형의 제 7, 제 8 MOS 트랜지스터의 드레인을 접속하고, 상기 제 7, 제 8 MOS 트랜지스터의 서로의 게이트끼리를 접속하는 동시에, 상기 제 7 MOS 트랜지스터의 게이트와 드레인을 접속하여 이루어지는 제 2 커런트 미러 회로와, 상기 제 4 MOS 트랜지스터의 드레인에 발생하는 신호 및 상기 제 8 MOS 트랜지스터의 드레인에 발생하는 신호에 기초한 출력신호를 발생하는 출력 버퍼회로를 구비하고, 상기 제1 및 제2 신호는 각각 압전 진동자의 한쪽의 단자, 다른 쪽의 단자로부터 출력되는 발진 회로용 차동 증폭회로를 구성하여도 좋다.
여기서, 상기 제 3, 제 4 MOS 트랜지스터의 게이트와 상기 제 7, 제 8 MOS 트랜지스터의 게이트를 접속하며, 상기 출력 버퍼 회로는, 상기 제 4 MOS 트랜지스터의 드레인과 상기 제 8 MOS 트랜지스터의 드레인과의 접속점을 입력 단자에 접속한 CMOS 인버터인 것도 바람직하다.
또한, 상기 출력 버퍼 회로는, 상기 제 4 MOS 트랜지스터의 드레인을 게이트에 접속한 상기 제 2 도전형의 제 9 MOS 트랜지스터와, 상기 제 8 MOS 트랜지스터의 드레인을 게이트에 접속한 제 1 도전형의 제 10 MOS 트랜지스터를 가지고, 상기 제 9, 제 10 MOS 트랜지스터의 서로의 드레인끼리를 접속하여, 이 접속점에 출력 신호를 발생하는 것도 바람직하다.
또한, 상기 제 1, 제 2 MOS 트랜지스터의 소스를 공통의 제 1 전류 제어회로를 통해서 제 1 전위 공급원에 접속하고, 상기 제 3, 제 4 MOS 트랜지스터의 소스를 제 2 전위 공급원에 접속하며, 상기 제 5, 제 6 MOS 트랜지스터의 소스를 공통의 제 2 전류 제어회로를 통해서 상기 제 2 전위 공급원에 접속하며, 상기 제 9, 제 10 MOS 트랜지스터의 소스를 각각 상기 제 2, 제 1 전위 공급원에 접속한 것도 바람직하다.
또한, 제 1 신호를 게이트에서 수신하는 제 1 도전형의 제 1 MOS 트랜지스터와, 상기 제 1 신호와 주기가 일치한 제 2 신호를 게이트에서 수신하는 제 1 도전형의 제 2 MOS 트랜지스터와, 상기 제 1, 제 2 MOS 트랜지스터의 드레인에 각각 상기 제 1 도전형과는 다른 제 2 도전형의 제 3, 제 4 MOS 트랜지스터의 드레인을 접속하고, 상기 제 3, 제 4 MOS 트랜지스터의 서로의 게이트끼리를 접속하는 동시에, 상기 제 3 MOS 트랜지스터의 게이트와 드레인을 접속하여 이루어지는 제 1 커런트 미러 회로와, 상기 제 1 신호를 게이트에서 수신하는 상기 제 2 도전형의 제 5 MOS 트랜지스터와, 상기 제 2 신호를 게이트에서 수신하는 상기 제 2 도전형의 제 6 MOS 트랜지스터와, 상기 제 5, 제 6 MOS 트랜지스터의 드레인에 각각 상기 제 1 도전형의 제 7, 제 8 MOS 트랜지스터의 드레인을 접속하고, 상기 제 7, 제 8 MOS 트랜지스터의 서로의 게이트끼리를 접속하는 동시에, 상기 제 7 MOS 트랜지스터의 게이트와 드레인을 접속하여 이루어지는 제 2 커런트 미러 회로를 구비하며, 상기 제 4 MOS 트랜지스터의 드레인과 상기 제 8 MOS 트랜지스터의 드레인과의 접속점을 출력단자로 하는 동시에, 상기 제 3, 제 4 MOS 트랜지스터의 게이트와 상기 제 7, 제 8 MOS 트랜지스터의 게이트를 접속하는 동시에, 상기 제 1, 제 2, 제 7, 제 8 MOS 트랜지스터의 소스와 제 1 전위 공급원 사이를 공통하여 연결하는 동시에 흐르는 전류를 제어하는 제 1 전류 제어회로와, 상기 제 3, 제 4, 제 5, 제 6 MOS 트랜지스터의 소스와 상기 제 2 전위 공급원 사이를 공통으로 연결하는 동시에 흐르는 전류를 제어하는 제 2 전류 제어회로의 어느 한쪽 또는 양쪽을 설치하고, 상기 제 1 및 제 2 신호는 각각 아번 진동자의 한쪽의 단자, 다른 쪽의 단자로부터 출력되는 발진 회로용 차동 증폭회로를 구성하여도 좋다.
(실시예)
다음에 본 발명의 제1 실시 예의 차동 증폭 회로에 관해서 설명한다.
우선, 본 예의 구성에 관해서 도 1을 참조하면서 설명한다. 동 도면에 있어서 1, 2는 각각 제 1, 제 2 MOS 트랜지스터로서의 P 채널 MOS 트랜지스터이다. 3, 4는 각각 제 3, 제 4 MOS 트랜지스터로서의 N 채널 MOS 트랜지스터이다. N 채널 MOS 트랜지스터(3)는 그 드레인과 게이트를 접속하고 있고 이 N 채널 MOS 트랜지스터(3)와 N 채널 MOS 트랜지스터(4)의 서로의 게이트끼리를 접속함으로써 제1의 커런트 미러 회로(CM1)가 구성되어 있다. 또한, N 채널 MOS 트랜지스터(3, 4)의 드레인을 각각 P 채널 MOS 트랜지스터(1, 2)의 드레인에 접속함으로써 P 채널 MOS 트랜지스터(1, 2)의 게이트에서 수신하는 신호를 차동 입력으로 하고 P, N 채널 MOS 트랜지스터(2, 4)의 접속점인 단자 outp에 차동 출력을 발생하는 제 1 차동 회로(D1)를 구성하고 있다.
5, 6은 각각 제 5, 제 6 MOS 트랜지스터로서의 N 채널 MOS 트랜지스터이다. 7, 8은 각각 제 7, 제 8 MOS 트랜지스터로서의 P 채널 MOS 트랜지스터이다. P 채널 MOS 트랜지스터(7)는 그 드레인과 게이트를 접속하고 있고, 이 P 채널 MOS 트랜지스터(7)와 P 채널 MOS 트랜지스터(8)의 서로의 게이트끼리를 접속함으로써 제 2 커런트 미러 회로(CM2)가 구성되어 있다. 또한, P 채널 MOS 트랜지스터(7, 8)의 드레인을 각각 N 채널 MOS 트랜지스터(5, 6)의 드레인에 접속함으로써 N 채널 MOS 트랜지스터(5, 6)의 게이트에서 수신하는 신호를 차동 입력으로 하고 N, P 채널 MOS 트랜지스터(6, 8)의 접속점인 단자 outn에 차동 출력을 발생하는 제 2 차동 회로(D2)를 구성하고 있다.
P 채널 MOS 트랜지스터(1) 및 N 채널 MOS 트랜지스터(5)의 게이트는 공통의 단자(XT)에 접속하고 있으며 제 1 신호를 수신한다. P 채널 MOS 트랜지스터(2) 및 N 채널 MOS 트랜지스터(6)의 게이트는 공통의 단자(XTN)에 접속하고 제 2 신호를 수신한다. 본 예는 수정 발진 회로의 발진 출력을 증폭하는 것이며 예를 들면, 도 9에 도시한 CMOS 인버터(Xl)의 입력 단자에 있어서의 신호를 제 1 신호로 하고 출력 단자에 있어서의 신호를 제2의 신호로 한다. 이들 제 1, 제 2 신호에 대한 차동 출력을 발생하는 단자 outp, outn을 공통의 단자 outpn에 접속하고 있다. 또한, N 채널 MOS 트랜지스터(3, 4)의 게이트 및 P 채널 MOS 트랜지스터(7, 8)의 게이트는 공통의 단자 biaspn에 접속하고 있다.
A는 출력 버퍼로서의 CMOS 인버터이고 단자 outpn의 신호에 의해 구동되며 출력 단자 out으로부터 제 1, 제 2 신호에 대한 차동 출력을 발생한다.
다음에, 본 예의 동작에 관해서 도 2의 파형도를 참조하면서 설명한다. 동 도면은 전원 단자(VSS(0V)), 전원 단자(VDD(5V))로서 전원 단자(VSS)를 기준으로 한 각 단자의 전압파형을 나타내고 있고 이후에 진술하는 각 파형도에 있어서도 특히 거절하지 않는 한 같은 조건으로 한다.
단자(XT, XTN)에는 각각 도 2(a)의 XT, XTN에 도시하는 바와 같은 전압파형의 제 1, 제 2 신호가 인가된다. 이것에 의해 단자 biaspn에 도 2(b)에 도시하는 바와 같은 전압파형이 나타나고 단자 outpn에 도 2(c)에 도시하는 전압파형이 나타난다. 이러한 단자 outpn의 신호는 CMOS 인버터(A)를 거쳐 도 2(d)에 도시하는 바와 같은 전압파형의 신호로서 출력된다.
전원 단자(VDD, VSS)의 전원, 전위의 변동, 제조 공정에 기인하는 각 소자의 특성의 변동이 있는 경우, 제 1, 제 2 차동 증폭 회로(D1, D2)에서는 이들을 구성하는 각 MOS 트랜지스터의 도전형이 서로 반대로 되어 있기 때문에, 서로의 변동에 의한 영향을 상쇄하여 단자 biaspn 및 단자 outpn의 신호의 동작점 전위를 전원 단자(VDD, VSS) 사이의 중간 전위로 한다. 이것에 의해 단자 outpn으로부터는 제1의 신호 제 2 신호의 동작점 전위에 관계하지 않고 이들의 신호를 듀티는 그 대로 증폭한 것이며 또한, 동작점 전위가 중간 전위에 일치한 출력을 얻을 수 있다. 여기서, CMOS 인버터(A)의 임계값을 미리 정한 중간 전위와 일치시키고 있기 때문에 통상 CMOS 인버터(A)의 출력의 듀티는 1/2이 된다. 또한, 전원, 전위가 변동하여도 단자 outpn의 출력은 그 동작점 전위의 변동폭에 대해서 충분히 큰 진폭을 갖는 신호로 되어 있고 이것을 수신하는 CMOS 인버터(A)의 출력의 듀티의 변동은 억제된 것으로 된다.
또한, 단자 biaspn에서 제 1, 제 2 커런트 미러 회로(CM1, CM2)를 구성하는 MOS 트랜지스터의 게이트를 접속하고 있기 때문에 이들의 게이트가 중간 전위 부근에 바이어스됨으로써 단자 biaspn에 의한 접속이 아닌 경우에 비교하여 입력 신호에 대한 응답 속도가 향상된다.
그런데, 다음에 본 발명의 제 2 실시 예에 관해서 도 3을 참조하면서 진술한다.
도 1의 차동 증폭 회로는 제 1, 제 2 신호의 전압 진폭이 작은 경우 각 단자의 동작은 도 3에 도시하는 회로의 것과 거의 같아 진다. 도 3에 있어서, 도 1에 도시한 것과 같은 부호는 같은 구성 요소를 나타내고 있고, 이하에 진술하는 각 도면에 있어서도 같다. 도 3의 회로에서는 파선으로 나타내는 단자 biaspn, outpn을 도 1의 회로로부터 폐쇄하여 단자 outp, outn을 각각 N 채널 MOS 트랜지스터(9)의 게이트, P 채널 MOS 트랜지스터(10)의 게이트에 접속한 것으로 되어 있다. N, P 채널 MOS 트랜지스터(9, 10)는 출력 버퍼(B)를 구성한다. 도 3의 차동 증폭 회로의 각 단자의 전압파형은 도 4에 도시하는 바와 같이 된다. 도 4(a)에는 단자(XT, XTN)의 전압파형을 나타내고 있다. 도 4(b)는 단자 biasp, biasn의 전압파형을 나타내고 있고 전원 단자(VDD) 측의 파형이 단자 biasp의 전압파형이다. 도 4(c)는 단자 outp, outn의 전압파형을 나타내고 있고 전원 단자(VDD) 측의 파형이 단자 outp의 전압파형이다. 도 4(d)는 단자의 전압파형을 나타내고 있다. 도 4에 도시하는 바와 같이 제1, 제2의 차동 증폭 회로(D1, D2)의 출력 즉, 단자 outp, outn의 신호의 특성은 전자가 상승의 응답성에 우수하고, 후자가 하강의 응답성에 우수하다. 이러한 제 1, 제 2 차동 증폭 회로의 효과는 도 1의 차동 증폭 회로에서는 단자 biaspn, outpn의 접속에 의해서 결합되어 있다. 이것에 대해서 도 3의 차동 증폭 회로에서는 단자 outp, outn의 신호에 의해 각각 N, P 채널 MOS 트랜지스터(9, 10)를 구동함으로써 제 1, 제 2 차동 증폭 회로(D1, D2)가 우수한 점을 결합하고 있다. 즉, 이 구성에 의해서 N, P 채널 MOS 트랜지스터(9, 10)를 동시에 상보적으로 온 오프시킬 수 있고, 출력 버퍼(B)에서 1/2의 듀티의 출력이 얻어지는 것이다. 이러한 출력도 도 1의 것과 마찬가지로 프로세스적인 원인, 발진 동작에 의한 전원 전위의 변동 등의 영향이 억제된 것으로 구성된다. 더구나, 출력 버퍼(B)에서는 이하에 진술하는 제3 실시 예의 회로 구성으로 함으로써 도 1의 CMOS 인버터(A)에 생기는 것 같은 관통 전류를 대폭으로 줄일 수 있다.
다음에 제3 실시 예에 관해서 설명한다.
본 예는 도 3에 도시한 차동 증폭 회로에 있어서, 더욱 저소비 전력화를 진행시킨 것이다. 도 5에 도시하는 차동 증폭 회로에서는 P 채널 MOS 트랜지스터(1, 2)의 소스와 전원 단자(VDD)와의 사이에 제 1 전류 제어 회로로서 P 채널 MOS 트랜지스터(11)를 설치하고 N 채널 MOS 트랜지스터(5, 6)의 소스와 전원 단자(VSS)와의 사이에 제 2 전류 제어 회로로서 N 채널 MOS 트랜지스터(12)를 설치하고 있다. 여기서, P, N 채널 MOS 트랜지스터(11, 12)의 게이트는 각각 “L”, “H”가 됨으로 전류 공급을 행하여 차동 증폭 회로를 동작상태로 한다. 또한, 각각 “H”, “L”이 됨으로 전류 공급을 정지하여 차동 증폭 회로를 스탠바이상태로 한다. 또한, 이들로 바꾸어 정전류 회로를 설치하여도 좋다.
도 5의 차동 증폭 회로의 각 단자의 전압파형은 도 6(a), (c) 내지 (e)에 도시하는 바와 같이 되며 전류파형을 도 6(b)에 나타내고 있다. 도 6(a)는 출력 단자 out의 전압파형을 도시하고 있고, 동 도면(c)에는 단자(XT, XTN)의 전압파형을 도시하고 있고, 동 도면(d)에는 단자 biasp, biasn의 전압파형을 도시하고 있고, 동 도면(e)에는 단자 outp, outn의 전압파형을 도시하고 있다. 도 6(b)에는 차동 증폭 회로에 흐르는 총 전류값, 여기서는 각 전원 단자(VDD 내지 VDD)에 흐르는 전류값을 총화한 전류파형을 도시하고 있다. 비교를 위해 도 3의 차동 증폭 회로의 각 단자에 관해서 도 6(a) 내지 (e)에 대응하는 파형을 각각 도 7(a) 내지 (e)에 도시한다. 도 6(b), 도 7(b)에 도시하는 바와 같이 도 5의 차동 증폭 회로에 흐르는 총 전류값이 최대 약 540μA 인데 대해 도 3의 차동 증폭 회로는 최대 1.3mA이고, P, N 채널 MOS 트랜지스터(11, 12)를 설치함으로 대폭으로 총 전류값을 줄이고 저소비 전력화를 진행시킬 수 있게 된다. 또한, 각 파형도로부터 알 수 있는 바와 같이 도 3의 차동 회로와 마찬가지로 단자 outp, outn의 신호에 따라서 N, P 채널 MOS 트랜지스터(9, 10)를 동시에 상보적으로 온 오프시킬 수 있고 동일한 작용 효과를 갖는 것이다.
그런데, 제 3 실시 예에서는 제 2 실시 예에서 진술한 차동 증폭 회로에 관해서 저소비 전력화를 진행한 것에 관해서 진술하였지만, 본 발명은 이것에 제한되지 않고 제 1 실시 예에서 진술한 차동 증폭 회로에 관해서도 저소비 전력화를 진행시킬 수 있게 된다. 이것에 관해서 도 8에 도시한다. 여기서, 도 8(a)에 도시하는 바와 같이 도 1의 차동 증폭 회로는 CMOS 인버터(i1 내지 i4)로서 나타낼 수 있다. 또한, CMOS 인버터(i1 내지 i4)와 도 1의 차동 증폭 회로의 각 트랜지스터와의 대응은 도 1에 있어서의 각 단자의 접속 관계를 따라감으로써 이해되는 것이며 특별히 진술하지 않는다. 도 8(b)에 도시하는 바와 같이 CMOS 인버터(i1 내지 i4)를 구성하는 모든 N 채널 MOS 트랜지스터의 소스와 전원 단자(VSS)와의 사이에 공통의 전류 제어 회로로서의 N 채널 MOS 트랜지스터(13)를 설치할 수 있고 이것에 더하여 동 도면(c)에 도시하는 바와 같이 CMOS 인버터(i1 내지 i4)를 구성하는 모든 P 채널 MOS 트랜지스터의 소스와 전원 단자(VDD)와의 사이에 공통의 전류 제어 회로로서의 P 채널 MOS 트랜지스터(14)를 설치할 수 있다. 이들 N, P 채널 MOS 트랜지스터(13, 14)에 관해서도 P, N 채널 MOS 트랜지스터(11, 12)와 마찬가지로 차동 증폭 회로의 동작상태, 스탠바이상태로 제어할 수 있는 것으로서도 좋고, 이들을 대신하여 전류 회로를 설치하여도 좋다.
본 발명에 의하면 각각 제 1, 제 2 도전형의 MOS 트랜지스터로 구성되는 차동 입력부를 갖는 제 1, 제 2 차동 증폭 회로의 출력을 결합하고 하나의 차동 증폭 회로로 하여 제 1 신호와 이 제 1 신호와 주기가 일치한 제 2 신호와의 차동 증폭을 행함으로써 프로세스적인 원인이나 발진 동작에 의한 전원 전위의 변동 등의 영향을 받는 일 없이, 제 1 신호 또는 제 2 신호를 증폭하여 소정의 듀티의 출력을 얻을 수 있게 된다. 즉, 제1의 신호와 제 2 신호와의 차동 증폭을 행함으로써 제 1, 제 2 신호를 그들의 동작점 전위에 관계없이, 그들의 듀티는 그 대로 증폭되어 이들 2개의 차동 증폭 회로의 출력을 결합하여 하나의 출력으로 함으로써 출력의 동작점 전위가 프로세스적인 원인, 발진 동작에 의한 전원 전위의 변동 등에 의해 변동하는 것을 억제할 수 있는 것이다.
특히, 청구항 제 3 항에 기재된 발명에 의하면 상기 효과에 더하여 응답성을 향상시킬 수 있다. 또한, 청구항 제 5 항에 기재된 발명에 의하면 출력 버퍼에서의 관통 전류를 억제하여 저소비 전력화를 진행시킬 수 있게 된다. 또한, 청구항 제 6 항에 기재된 발명에 의하면 차동 증폭 회로 전체의 소비 전류값을 감소시킬 수 있어 저소비 전력화를 더 한층 진행시킬 수 있게 된다.
Claims (6)
- 제 1 도전형의 MOS 트랜지스터 쌍으로 구성되는 차동 입력부를 갖는 제 1 차동 증폭 회로와,제 2 도전형의 MOS 트랜지스터 쌍으로 구성되는 차동 입력부를 갖는 제 2의 차동 증폭 회로를 구비하며,상기 제 1, 제 2 차동 증폭 회로 동시에 제 1 신호와 상기 제 1 신호와 주기가 일치한 제 2 신호를 각각의 상기 차동 입력부에 입력하여 상기 제 1, 제 2 신호에 기초하는 차동 증폭 출력을 발생시키고,상기 제 1, 제 2 차동 증폭회로 각각의 차동 증폭 출력을 서로 다른 도전형의 2개의 MOS 트랜지스터의 서로의 드레인을 접속하여 해당 접속점에 출력 단자를 접속하고, 각 게이트를 입력 단자로 하여 이루어진 공통의 출력 버퍼 회로를 통해 결합하여 출력으로 하고,상기 제 1 및 제 2 신호는 각각 압전 진동자의 한쪽의 단자, 다른 쪽의 단자로부터 출력되는 것을 특징으로 하는 발진 회로용 차동 증폭회로.
- 제 1 신호를 게이트에서 수신하는 제 1 도전형의 제 1 MOS 트랜지스터와,상기 제 1 신호와 주기가 일치한 제 2 신호를 게이트에서 수신하는 제 1 도전형의 제 2 MOS 트랜지스터와,상기 제 1, 제 2 MOS 트랜지스터의 드레인에 각각 상기 제 1 도전형과는 다른 제 2 도전형의 제 3, 제 4 MOS 트랜지스터의 드레인을 접속하고, 상기 제 3, 제 4 MOS 트랜지스터 서로의 게이트끼리를 접속하는 동시에, 상기 제 3 MOS 트랜지스터의 게이트와 드레인을 접속하여 이루어지는 제 1 커런트 미러 회로와,상기 제 1 신호를 게이트에서 수신하는 상기 제 2 도전형의 제 5 MOS 트랜지스터와,상기 제 2 신호를 게이트에서 수신하는 상기 제 2 도전형의 제 6 MOS 트랜지스터와,제 5, 제 6 MOS 트랜지스터의 드레인에 각각 상기 제 1 도전형의 제 7, 제 8 MOS 트랜지스터의 드레인을 접속하고, 상기 제 7, 제 8 MOS 트랜지스터의 서로의 게이트끼리를 접속하는 동시에, 상기 제 7 MOS 트랜지스터의 게이트와 드레인을 접속하여 이루어지는 제 2 커런트 미러 회로와,상기 제 4 MOS 트랜지스터의 드레인에 발생하는 신호 및 제 8 MOS 트랜지스터의 드레인에 발생하는 신호에 기초한 출력 신호를 발생하는 출력 버퍼 회로를 구비하고,상기 제 1 및 제 2 신호는 각각 압전 진동자의 한쪽의 단자, 다른 쪽의 단자로부터 출력되는 것을 특징으로 하는 발진 회로용 차동 증폭회로.
- 제 2 항에 있어서,상기 제 3, 제 4 MOS 트랜지스터의 게이트와 상기 제 7, 제 8 MOS 트랜지스터의 게이트를 접속하며,상기 출력 버퍼 회로는, 상기 제 4 MOS 트랜지스터의 드레인과 상기 제 8 MOS 트랜지스터의 드레인과의 접속점을 입력 단자에 접속한 CMOS 인버터인 것을 특징으로 하는 발진 회로용 차동 증폭 회로.
- 제 2 항에 있어서,상기 출력 버퍼 회로는, 상기 제 4 MOS 트랜지스터의 드레인을 게이트에 접속한 제 2 도전형의 제 9 MOS 트랜지스터와, 상기 제 8 MOS 트랜지스터의 드레인을 게이트에 접속한 제 1 도전형의 제 10 MOS 트랜지스터를 가지고, 상기 제 9, 제 10 MOS 트랜지스터 서로의 드레인끼리를 접속하여, 이 접속점에 출력 신호를 발생하는 것을 특징으로 하는 발진 회로용 차동 증폭 회로.
- 제 4 항에 있어서,상기 제 1, 제 2 MOS 트랜지스터의 소스를 공통의 제 1 전류 제어 회로를 통해서 제 1 전위 공급원에 접속하고, 상기 제 3, 제 4 MOS 트랜지스터의 소스를 제 2 전위 공급원에 접속하고, 상기 제 5, 제 6 MOS 트랜지스터의 소스를 공통의 제 2 전류 제어 회로를 통해서 상기 제 2 전위 공급원에 접속하고, 상기 제 7, 8 MOS 트랜지스터의 소스를 상기 제 1 전위 공급원에 접속하며, 상기 제 9, 제 10 MOS 트랜지스터의 소스를 각각 상기 제 2, 제 1 전위 공급원에 접속한 것을 특징으로 하는 발진 회로용 차동 증폭 회로.
- 제 1 신호를 게이트에서 수신하는 제 1 도전형의 제 1 MOS 트랜지스터와,상기 제 1 신호와 주기가 일치한 제 2 신호를 게이트에서 수신하는 제 1 도전형의 제 2 MOS 트랜지스터와,상기 제 1, 제 2 MOS 트랜지스터의 드레인에 각각 상기 제 1 도전형과는 다른 제 2 도전형의 제 3, 제 4 MOS 트랜지스터의 드레인을 접속하고, 상기 제 3, 제 4 MOS 트랜지스터 서로의 게이트끼리를 접속하는 동시에, 상기 제 3 MOS 트랜지스터의 게이트와 드레인을 접속하여 이루어지는 제 1 커런트 미러 회로와,상기 제 1 신호를 게이트에서 수신하는 상기 제 2 도전형의 제 5 MOS 트랜지스터와,상기 제 2 신호를 게이트에서 수신하는 상기 제 2 도전형의 제 6 MOS 트랜지스터와,상기 제 5, 제 6 MOS 트랜지스터의 드레인에 각각 제 1 도전형의 제 7, 제 8 MOS 트랜지스터의 드레인을 접속하고, 이들 제 7, 제 8 MOS 트랜지스터 서로의 게이트끼리를 접속하는 동시에, 상기 제 7 MOS 트랜지스터의 게이트와 드레인을 접속하여 이루어지는 제 2 커런트 미러 회로를 구비하며,상기 제 4 MOS 트랜지스터의 드레인과 제 8 MOS 트랜지스터의 드레인과의 접속점을 출력 단자로 하는 동시에, 상기 제 3, 제 4 MOS 트랜지스터의 게이트와 상기 제 7, 제 8 MOS 트랜지스터의 게이트를 접속하는 동시에, 상기 제 1, 제 2, 제 7, 제 8 MOS 트랜지스터의 소스와 제 1 전위 공급원 사이를 공통하여 연결하는 동시에 흐르는 전류를 제어하는 제 1 전류 제어 회로와, 상기 제 3, 제 4, 제 5, 제 6 MOS 트랜지스터의 소스와 상기 제 2 전위 공급원과의 사이를 공통으로 연결하는 동시에 흐르는 전류를 제어하는 제 2 전류 제어 회로의 어느 한쪽 또는 양쪽을 설치하고, 상기 제 1 및 제 2 신호는 각각 압전 진동자의 한쪽의 단자, 다른 쪽의 단자로 부터 출력되는 것을 특징으로 하는 발진 회로용 차동 증폭회로.
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