JP2006333466A

JP2006333466A - 安定された遷移遅延特性を有する電圧レベル変換回路

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Publication number: JP2006333466A
Application number: JP2006135396A
Authority: JP
Inventors: Min-Su Kim; 金　▲ミン▼　修
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-05-20
Filing date: 2006-05-15
Publication date: 2006-12-07
Anticipated expiration: 2026-05-15
Also published as: JP5025988B2; US7355446B2; US20060261851A1

Abstract

【課題】安定された遷移遅延特性を有する電圧レベル変換回路を提供する。
【解決手段】電圧レベル変換回路は第１電圧の入力信号を第２電圧の出力信号に変換し、前記入力信号を入力するための入力端子と、前記出力端子を出力するための出力端子と、前記入力端子と前記出力端子との間に並列された第１及び第２レベルシフトユニットとを含む。特に、前記第１及び第２レベルシフトユニットは前記第１及び第２電圧が変化する時、前記出力信号の上昇及び下降遷移遅延が同一な比率で変化するように、互いに異なる遷移遅延特性を有する。
【選択図】図７

Description

本発明は集積回路装置に係り、さらに具体的には電圧レベル変換回路に関するものである。

モバイル市場の増大によって、多様な動作条件が要求されている。例えば、モバイル装置は制限された容量のバッテリを利用して動作性能が適正に長時間維持されるべきである。これを満足させるための多様なエネルギー節約技術が提案されている。
そのような技術の一つは、モバイル装置を構成する機能ブロックにブロック単位で異なる電圧を供給することである。この場合、高性能が要求される機能ブロックには高い電圧が印加される反面、低性能が要求されるブロックには低い電圧が印加される。互いに異なる電圧が機能ブロックに供給されるから、周知のように外部電圧と内部電圧との電圧差によって、各機能ブロックのインターフェイスでは漏れ電流が増加する。したがって、正常的な機能を保証することは難しい。

先に言及された問題点を解決するために、よく知られたように、機能ブロックのインターフェイスには図１に図示されたような電圧レベル変換回路（または、「レベルシフト回路」と呼ぶ）が適用される。

別のエネルギー節約技術として動的電圧スケーリング（ｄｙｎａｍｉｃｖｏｌｔａｇｅｓｃａｌｉｎｇＤＶＳ）技術が提案された。ＤＶＳ技術は機能ブロックに供給される電圧を動作条件に応じて可変／調節することによって電力消耗を減らすものである。
例えば、正常状態では高い電圧が使われ、スタンバイ状態では低い電圧が使われる。これに対し、ＤＶＳ技術が適用される場合、機能ブロックの動作電圧が周辺の機能ブロックの動作電圧より低くなったり高くなることができる。機能ブロックの動作電圧が周辺の機能ブロックの動作電圧より低くなったり高くなる時、回路特性に深刻な問題が招来される。これをさらに具体的に説明すれば、次のようである。

信号伝送の時に発生する遷移遅延は、一般的に、信号伝送経路を構成するトランジスタのゲート−ソース電圧によって決定される。例えば、図２（ａ）に図示されたように、インバータの入力信号ＩＮ１が接地電圧ＧＮＤのローレベルから第１電圧ＶＤＤ１のハイレベルに遷移する時、ＮＭＯＳトランジスタＭ１２がターンオンされる。この時、インバータの出力ＯＵＴ１は第１電圧ＶＤＤ１のハイレベルから接地電圧ＧＮＤのローレベルに遷移し、出力信号ＯＵＴ１のハイからローへの遷移はＮＭＯＳトランジスタＭ１２のゲート−ソース電圧によって決定される。
同様に、図２（ｂ）に図示されたように、インバータの入力信号ＩＮ２が接地電圧ＧＮＤのローレベルから第２電圧ＶＤＤ２のハイレベルに遷移する時、ＮＭＯＳトランジスタＭ１４がターンオンされる。この時、インバータの出力ＯＵＴ２は第１電圧ＶＤＤ１のハイレベルから設置電圧ＧＮＤのローレベルに遷移し、出力信号ＯＵＴ２のハイからローへの遷移はＮＭＯＳトランジスタＭ１４のゲート−ソース電圧によって決定される。

ここで、第１電圧ＶＤＤ１が第２電圧ＶＤＤ２より高いと仮定すれば、出力信号ＯＵＴ１のハイからローへの遷移は、ＮＭＯＳトランジスタＭ１２のゲート−ソース電圧がＮＭＯＳトランジスタＭ１４のゲート−ソース電圧より大きいから、出力信号ＯＵＴ２のハイからローへの遷移より速い。

以下、第１電圧ＶＤＤ１が第２電圧ＶＤＤ２より高い条件で、出力信号ＯＵＴ１のハイからローへの遷移を高速遷移（ｆａｓｔｔｒａｎｓｉｔｉｏｎ）と呼び、出力信号ＯＵＴ２のハイからローへの遷移を低速遷移（ｓｌｏｗｔｒａｎｓｉｔｉｏｎ）と呼ぶ。高速遷移の時、信号遅延時間は低速遷移の時の信号遅延時間より短い。

これに対して、図２（ｃ）に図示されたように、インバータの入力信号ＩＮ３が第１電圧ＶＤＤ１のハイレベルから接地電圧ＧＮＤのローレベルに遷移する時、ＰＭＯＳトランジスタＭ１５がターンオンされる。この時、インバータの出力ＯＵＴ３は接地電圧ＧＮＤのローレベルから第１電圧ＶＤＤ１のハイレベルに遷移し、出力信号ＯＵＴ３のローからハイへの遷移はＰＭＯＳトランジスタＭ１５のゲート−ソース電圧によって決定される。
同様に、図２（ｄ）に図示されたように、インバータの入力信号ＩＮ４が第２電圧ＶＤＤ２のハイレベルから接地電圧ＧＮＤのローレベルに遷移する時、ＮＭＯＳトランジスタＭ１７がターンオンされる。この時、インバータの出力ＯＵＴ４は接地電圧ＧＮＤのローレベルから第１電圧ＶＤＤ１のハイレベルに遷移し、出力信号ＯＵＴ４のローからハイへの遷移はＮＭＯＳトランジスタＭ１７のゲート−ソース電圧によって決定される。

ここで、先の仮定ＶＤＤ１＞ＶＤＤ２によれば、出力信号ＯＵＴ３のローからハイへの遷移のみならず、出力信号ＯＵＴ４のローからハイへの遷移は、ＰＭＯＳトランジスタＭ１５、Ｍ１７の各々のゲート−ソース電圧が最大ＶＤＤ１になるから、高速遷移になる。

先の説明からわかるように、第１電圧ＶＤＤ１が第２電圧ＶＤＤ２より低い場合、出力信号ＯＵＴ１、ＯＵＴ３、ＯＵＴ４は各トランジスタのゲート−ソース電圧が最大ＶＤＤ１になるから低速遷移を有する反面、出力信号ＯＵＴ２はトランジスタのゲート−ソース電圧が最大ＶＤＤ２になるから高速遷移を有する。

先に言及されたように、機能ブロックの動作電圧が周辺の機能ブロックの動作電圧より低くなったり高くなる時、伝送信号（特に、クロック信号）のデューティ比（ｄｕｔｙｒａｔｉｏ）が歪められる。上述の遷移特性を利用してデューティ比の変化を説明すれば、次のようである。

図１を参照すると、まず、第１電圧ＶＤＤ１が第２電圧ＶＤＤ２より高いと仮定すれば、入力端子Ｔ１に第１電圧ＶＤＤ１のハイレベルから接地電圧ＧＮＤのローレベルに遷移する信号が印加される場合、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ５、ＰＭＯＳトランジスタＭ４、及びＮＭＯＳトランジスタＭ１０がターンオンされる。この時、Ｍ１、Ｍ５、Ｍ４及びＭ１０トランジスタは各々高速遷移、高速遷移、低速遷移、及び低速遷移を有する。
入力端子Ｔ１に接地電圧ＧＮＤのローレベルから第１電圧ＶＤＤ１のハイレベルに遷移する信号が印加される場合、ＮＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ７、ＮＭＯＳトランジスタＭ６、及びＰＭＯＳトランジスタＭ９がターンオンされる。この時、Ｍ２、Ｍ７、Ｍ６及びＭ９トランジスタは各々高速遷移、高速遷移、高速遷移、及び低速遷移を有する。

第１電圧ＶＤＤ１が第２電圧ＶＤＤ２より低いと仮定すれば、入力端子Ｔ１に第１電圧ＶＤＤ１のハイレベルから接地電圧ＧＮＤのローレベルに遷移する信号が印加される場合、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ５、ＰＭＯＳトランジスタＭ４、及びＮＭＯＳトランジスタＭ１０がターンオンされる。この時、Ｍ１、Ｍ５、Ｍ４及びＭ１０トランジスタは各々低速遷移、低速遷移、高速遷移、及び高速遷移を有する。
入力端子Ｔ１に接地電圧ＧＮＤのローレベルから第１電圧ＶＤＤ１のハイレベルに遷移する信号が印加される場合、ＮＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ７、ＮＭＯＳトランジスタＭ６、及びＰＭＯＳトランジスタＭ９がターンオンされる。この時、Ｍ２、Ｍ７、Ｍ６、及びＭ９トランジスタは各々低速遷移、低速遷移、低速遷移、及び高速遷移を有する。

以下、高速遷移は「Ｆ」、低速遷移は「Ｓ」と表記する。先の遷移変化を要約すれば、下の表１のようである。

表１から分かるように、第１及び第２電圧ＶＤＤ１、ＶＤＤ２が変化する時、上昇及び下降遷移遅延が変化する。下降遷移遅延パターンは「ＦＦＳＳ」から「ＳＳＦＦ」に変わったが、下降遷移遅延特性は変化しなかった。これに対して、上昇遷移遅延パターンは「ＦＦＦＳ」から「ＳＳＳＦ」に変わり、その結果、上昇遷移遅延特性は２Ｆ２Ｓ変化した。これは電圧レベル変換回路ＬＳを通じて伝達される信号（例えば、クロック信号）のデューティ比が変化したことを意味する。
例えば、ＶＤＤ１＞ＶＤＤ２である時、クロック信号ＯＵＴ＿ＣＬＫのデューティ比が５０：５０であると仮定すれば、図３に図示されたように、ＶＤＤ１＜ＶＤＤ２である時、クロック信号ＯＵＴ＿ＣＬＫのデューティ比は５０％を外れる。なぜなら、先に説明したように、第１及び第２電圧ＶＤＤ１、ＶＤＤ２が変化する時、下降遷移遅延の変化が上昇遷移遅延の変化と異なるからである。

よく知られたように、クロックデューティ比の歪みによってクロックスキューが誘発される。クロックスキューはセットアップマージン及びホールドマージンの減少を招来し、これはもっと多いマージンが要求されることを意味する。従って、クロックスキューによって速度及び機能の低下が引き起こされる。

本発明の目的は、動作電圧の変化とは無関係に、一定なデューティ比を維持できる電圧レベル変換回路を提供することにある。

上述の諸般の目的を解決するために本発明の一特徴によると、第１電圧の入力信号を第２電圧の出力信号に変換する電圧レベル変換回路が提供される。電圧レベル変換回路は前記入力信号を入力するための入力端子と、前記出力端子を出力するための出力端子と、前記入力端子と前記出力端子との間に並列連結された第１及び第２レベルシフトユニットとを含み、前記第１及び第２レベルシフトユニットは前記第１及び第２電圧が変換する時、前記出力信号の上昇及び下降遷移遅延が同一な比率で変化するように、互いに異なる遷移遅延特性を有する。

望ましい実施例において、前記第１及び第２レベルシフトユニットの各々は少なくとも三つの信号遷移ステージを含む。
望ましい実施例において、前記第１電圧が前記第２電圧より高く、前記入力信号がローレベルからハイレベルに遷移する時、前記第１レベルシフトユニットの信号遷移ステージは“ＦＦＦ”の遷移遅延特性を有し、前記第２レベルシフトユニットの信号遷移ステージは“ＦＳＳ”の遷移遅延特性を有し、前記“Ｆ”はゲート−ソース電圧によるＭＯＳトランジスタの高速遷移遅延を示し、前記“Ｓ”はゲート−ソース電圧によるＭＯＳトランジスタの低速遷移遅延を示す。

望ましい実施例において、前記第１電圧が前記第２電圧より高く、前記入力信号が前記ハイレベルから前記ローレベルに遷移する時、前記第１レベルシフトユニットの信号遷移ステージは“ＦＦＳ”の遷移遅延特性を有し、前記第２レベルシフトユニットの信号遷移ステージは“ＦＦＳ”の遷移遅延特性を有する。

望ましい実施例において、前記第１電圧が前記第２電圧より低く、前記入力信号が前記ローレベルからハイレベルに遷移する時、前記第１レベルシフトユニットの信号遷移ステージは“ＳＳＳ”の遷移遅延特性を有し、前記第２レベルシフトユニットの信号遷移ステージは“ＳＦＦ”の遷移遅延特性を有する。

望ましい実施例において、前記第１電圧が前記第２電圧電圧より低く、前記入力信号が前記ハイレベルから前記ローレベルに遷移する時、前記第１レベルシフトユニットの信号遷移ステージは“ＳＳＦ”の遷移遅延特性を有し、前記第２レベルシフトユニットの信号遷移ステージは“ＳＳＦ”の遷移遅延特性を有する。

望ましい実施例において、前記第１レベルシフトユニットは前記入力端子に連結された第１インバータと、前記第１インバータの出力に連結された第２インバータと、前記第１及び第２インバータの出力に応答して前記出力端子を前記第２電圧及び接地電圧のいずれかで駆動する第１差動増幅器とを含み、前記第１及び前記第２インバータに前記第１電圧が供給され、前記第１差動増幅器に前記第２電圧が供給される。

望ましい実施例において、前記第１レベルシフトユニットは、前記第１差動増幅器の第１交差接続ノードを前記出力端子から隔離させるように構成された隔離部がさらに提供される。

望ましい実施例において、前記隔離部は前記第２電圧と前記出力端子との間に連結され、前記第１差動増幅器の第２交差接続ノードに連結されたゲートを有するＰＭＯＳトランジスタと、前記出力端子と接地電圧との間に連結され、前記第２インバータの出力に連結されたゲートを有するＮＭＯＳトランジスタとを含む。

望ましい実施例において、前記第２レベルシフトユニットは前記入力端子に連結された第３インバータと、前記第３インバータの出力及び前記入力信号に応答して前記第２電圧及び接地電圧のいずれかを有する信号を出力する第２差動増幅器と、前記第２差動増幅器の出力と前記出力端子との間に連結された第４インバータとを含み、前記第３インバータに前記第１電圧が供給され、前記第２差動増幅器及び前記第４インバータに前記第２電圧が供給される。

望ましい実施例において、前記第２レベルシフトユニットは前記第１インバータの出力及び前記入力信号に応答して前記第２電圧及び接地電圧のいずれかを有する信号を出力する第２差動増幅器と、前記第２差動増幅器の出力と前記出力端子との間に連結された第３インバータとを含み、前記第２差動増幅器及び前記第３インバータに前記第２電圧が供給される。

望ましい実施例において、前記第２レベルシフトユニットは前記第２電圧と内部ノードとの間に連結され、前記第１差動増幅器の第１交差接続ノードに連結されたゲートを有する第１ＰＭＯＳトランジスタと、前記内部ノードと接地電圧との間に連結され、前記入力端子に連結されたゲートを有する第１ＮＭＯＳトランジスタと、前記第２電圧と前記第１交差接続ノードとの間に連結され、前記内部ノードに連結されたゲートを有する第２ＰＭＯＳトランジスタと、前記出力端子と前記接地電圧との間に連結され、前記第１差動増幅器の第２交差接続ノードに連結されたゲートを有する第２ＮＭＯＳトランジスタとを含む。

望ましい実施例において、前記第１差動増幅器の第１交差接続ノードは前記出力端子に連結される。

望ましい実施例において、前記出力端子に連結され、前記第２電圧が供給されるインバータがさらに提供される。

実施例において、前記第１及び第２レベルシフトユニットの各々は四つの信号遷移ステージを含む。前記第１電圧が前記第２電圧より高く、前記入力信号がローレベルからハイレベルに遷移する時、前記第１レベルシフトユニットの信号遷移ステージは“ＦＦＦＳ”の遷移遅延特性を有し、前記第２レベルシフトユニットの信号遷移ステージは“ＦＳＳＳ”の遷移遅延特性を有し、前記“Ｆ”はゲート−ソース電圧によるＭＯＳトランジスタの高速遷移遅延を示し、前記第“Ｓ”はゲート−ソース電圧によるＭＯＳトランジスタの低速遷移遅延を示す。これに対して、前記第１電圧が前記第２電圧より高く、前記入力信号が前記ハイレベルから前記ローレベルに遷移する時、前記第１レベルシフトユニットの信号遷移ステージは“ＦＦＳＳ”の遷移遅延特性を有し、前記第２レベルシフトユニットの信号遷移ステージは“ＦＦＳＳ”の遷移遅延特性を有する。

また、前記第１電圧が前記第２電圧より低く、前記入力信号が前記ローレベルから前記ハイレベルに遷移する時、前記第１レベルシフトユニットの信号遷移ステージは“ＳＳＳＦ”の遷移遅延特性を有し、前記第２レベルシフトユニットの信号遷移ステージは“ＳＦＦＦ”の遷移遅延特性を有する。前記第１電圧が前記第２電圧より低く、前記入力信号が前記ハイレベルから前記ローレベルに遷移する時、前記第１レベルシフトユニットの信号遷移ステージは“ＳＳＦＦ”の遷移遅延特性を有し、前記第２レベルシフトユニットの信号遷移ステージは“ＳＳＦＦ”の遷移遅延特性を有する。

実施例において、前記第１レベルシフトユニットは前記入力端子に連結された第１インバータと、前記第１インバータの出力に連結された第２インバータと、第１及び第２交差接続ノードを有し、前記第１及び第２インバータの出力に応答して動作する第１差動増幅器と、前記第１差動増幅器の第１交差接続ノードを前記出力端子から隔離させ、前記第２交差接続ノード及び前記第２インバータの出力に応答して前記出力端子を前記第２電圧及び接地電圧のいずれかで駆動する第１隔離部とを含み、前記第１及び第２インバータに前記第１電圧が供給され、前記第１差動増幅器及び前記第１隔離部に前記第２電圧が供給される。前記第１隔離部は前記第２電圧と前記出力端子との間に連結され、前記第１差動増幅器の第２交差接続ノードに連結されたゲートを有するＰＭＯＳトランジスタと、前記出力端子と接地電圧との間に連結され、前記第２インバータの出力に連結されたゲートを有するＮＭＯＳトランジスタとを含む。

実施例において、前記第２レベルシフトユニットは前記入力端子に連結された第３インバータと、第３及び第４交差接続ノードを有し、前記第３インバータの出力及び前記入力信号に応答して前記第２電圧及び接地電圧のいずれかを有する信号を出力する第２差動増幅器と、前記第４交差接続ノード及び前記第３インバータの出力に応答して前記第２電圧及び接地電圧のいずれかを有する信号を出力する第２隔離部と、前記第２隔離部の出力と前記出力端子との間に連結された第４インバータとを含み、前記第３インバータに前記第１電圧が供給され、前記第２差動増幅器、前記第２隔離部、及び前記第４インバータに前記第２電圧が供給される。前記第２隔離部は前記第２電圧と前記第４インバータの入力との間に連結され、前記第２差動増幅器の第４交差接続ノードに連結されたゲートを有するＰＭＯＳトランジスタと、前記第４インバータの入力と接地電圧との間に連結され、前記第３インバータの出力に連結されたゲートを有するＮＭＯＳトランジスタとを含む。

実施例において、前記第２レベルシフトユニットは第３及び第４交差接続ノードを有し、前記第１インバータの出力及び前記入力信号に応答して前記第２電圧及び接地電圧のいずれかを有する信号を出力する第２差動増幅器と、前記第４交差接続ノード及び前記第１インバータの出力に応答して前記第２電圧及び接地電圧のいずれかを有する信号を出力する第２隔離部と、前記第２隔離部の出力と前記出力端子との間に連結された第４インバータとを含み、前記第２差動増幅器、前記第２隔離部、及び前記第４インバータに前記第２電圧が供給される。前記第２隔離部は前記第２電圧と前記第４インバータの入力との間に連結され、前記第２差動増幅器の第４交差接続ノードに連結されたゲートを有するＰＭＯＳトランジスタと、前記第４インバータの入力と接地電圧との間に連結され、前記第１インバータの出力に連結されたゲートを有するＮＭＯＳトランジスタとを含む。

上述のように、電圧レベル変換回路の入力及び出力電圧が変換される時、同一な比率に出力信号の上昇及び下降遷移遅延が変化させることによって、伝送信号（例えば、クロック信号）のデューティ比を一定に維持できる。

本発明の望ましい実施例には参照符号が詳細に表示されており、その例が参照図面に表示されている。可能などんな場合にも、同一な参照番号が同一または類似な部分を参照するために説明及び図面に使われる。

以下、電圧レベル変換回路が本発明の特徴及び機能を説明するための一例として使われる。しかし、この技術分野で精通な者はここに記載された内容に従って本発明の他の利点及び性能を易しく理解できる。本発明は他の実施例を通じて実現されたり適用されることができる。また、詳細な説明は本発明の範囲、技術的な思想そして他の目的から逸脱せず、観点及び応用に従って修正されたり変更されることができる。

図４は本発明による電圧レベル変換回路を示すブロック図である。

図４を参照すると、本発明による電圧レベル変換回路１００は第１及び第２レベルシフトユニット１２０、１４０を含む。第１レベルシフトユニット１２０は、入力信号ＩＮを入力するための入力端子１０１と出力信号ＯＵＴを出力するための出力端子１０２との間に連結されている。第２レベルシフトユニット１４０は、入力端子１０１と出力端子１０２との間に連結されている。即ち、第１及び第２レベルシフトユニット１２０、１４０は入力端子１０１と出力端子１０２との間に並列連結されている。
第１及び第２レベルシフトユニット１２０、１４０は互いに異なる遷移遅延特性を有する。特に、第１及び第２レベルシフトユニット１２０、１４０は、電圧変化による上昇遷移遅延及び下降遷移遅延が同一な比率で変化するように互いに異なる遷移遅延特性を有する。上昇遷移遅延及び下降遷移遅延が同一な比率で変化することによって、電圧レベル変換回路１００の電圧が変化しても初期の設定されたデューティ比（例えば、５０％）が維持されることができる。

第１電圧ＶＤＤ１が第２電圧ＶＤＤ２より低く、第１電圧ＶＤＤ１の入力信号ＩＮを第２電圧ＶＤＤ２の出力信号ＯＵＴに変化する場合、図５（ａ）に図示されたように、第１レベルシフトユニット１２０は入力信号ＩＮのハイからローへの遷移の時、“ＳＳＦ”遷移遅延特性を有するように、そして入力信号ＩＮのローからハイへの遷移の時、“ＳＳＳ”の遷移遅延特性を有するように構成される。また、第２レベルシフトユニット１４０は入力信号ＩＮのハイからローへの遷移の時、“ＳＳＦ”の遷移遅延特性を有するように、そして入力信号ＩＮのローからハイへの遷移の時、“ＳＦＦ”の遷移遅延特性を有するように構成される。
従って、図５（ａ）の出力端子１０２には二つの変換経路の遷移遅延特性の平均が現われる。即ち、下降遷移遅延は“ＳＳＦ”と“ＳＳＦ”との平均である“ＳＳＦ”の遅延特性を有し、上昇遷移遅延は“ＳＳＳ”と“ＳＦＦ”との平均である“ＳＳＦ”の遅延特性を有する。

第１電圧ＶＤＤ１が第２電圧ＶＤＤ２より高く、第１電圧ＶＤＤ１の入力信号ＩＮを第２電圧ＶＤＤ２の出力信号ＯＵＴに変換する場合、図５（ｂ）に図示されたように、第１レベルシフトユニット１２０は入力信号ＩＮのハイからローへの遷移の時“ＦＦＳ”の遷移遅延特性を有するように、そして入力信号ＩＮのローからハイへの遷移の時“ＦＦＦ”の遷移遅延特性を有するように構成される。また、第２レベルシフトユニット１４０は入力信号ＩＮのハイからローへの遷移の時“ＦＦＳ”の遷移遅延特性を有するように、そして入力信号ＩＮのローからハイへの遷移の時、“ＦＳＳ”の遷移遅延特性を有するように構成される。
従って、図５（ｂ）の出力端子１０２には二つの変換経路の遷移遅延特性の平均が現われる。即ち、下降遷移遅延は“ＦＦＳ”と“ＦＦＳ”との平均である“ＦＦＳ”の遅延特性を有し、上昇遷移遅延は“ＦＦＦ”と“ＦＳＳ”との平均である“ＦＦＳ”の遅延特性を有する。
下の表２は電圧変化による遷移遅延変化を示す。

表２から分かるように、第１及び第２電圧ＶＤＤ１、ＶＤＤ２が変化する時、下降遷移遅延パターンが“ＦＦＳ”から“ＳＳＦ”に、またはその逆に変わり、上昇遷移遅延パターンが“ＦＦＳ”から“ＳＳＦ”に、またはその逆に変わる。即ち、下降遷移遅延パターン及び上昇遷移遅延パターンは同一な比率（例えば、１Ｆ１Ｓ）で変化する。これは第１及び第２電圧ＶＤＤ１、ＶＤＤ２が変化しても本発明の電圧レベル変換回路１００を通じて伝達される信号（例えば、クロック信号）のデューティ比が一定に維持されることを意味する。
例えば、ＶＤＤ１＞ＶＤＤ２である時、クロック信号ＯＵＴ＿ＣＬＫのデューティ比が５０：５０であると仮定すると、図６に図示されたように、ＶＤＤ１＜ＶＤＤ２である時、クロック信号ＯＵＴ＿ＣＬＫのデューティ比は５０：５０に維持される。なぜなら、先に説明したように、第１及び第２電圧ＶＤＤ１、ＶＤＤ２が変化する時、下降遷移遅延の変化が上昇遷移遅延の変化と同一であるからである。

図７乃至図１５は本発明の実施例による電圧レベル変換回路を示す回路図である。図７乃至図１５において、同一な機能を有する構成要素は同一な参照番号で表記されるため、それに対する詳細な説明は省略する。

まず、図７を参照すると、本発明の第１の実施例による電圧レベル変換回路１００は、入力端子１０１と出力端子１０２との間に並列連結された第１及び第２レベルシフトユニット１２０、１４０で構成される。

第１レベルシフトユニット１２０は、四つのＰＭＯＳトランジスタＭ３１、Ｍ３３、Ｍ３４、Ｍ３７と、四つのＮＭＯＳトランジスタＭ３２、Ｍ３５、Ｍ３６、Ｍ３８とを含む。ゲートが入力端子１０１に連結されたＰＭＯＳトランジスタＭ３１は第１電圧ＶＤＤ１とＮＤ１ノードとの間に連結され、ゲートが入力端子１０１に連結されたＮＭＯＳトランジスタＭ３２はＮＤ１ノードと接地電圧ＶＳＳとの間に連結される。ＰＭＯＳトランジスタＭ３７はＮＤ１ノードに連結されたゲート、第１電圧ＶＤＤ１に連結されたソース、及びＮＤ２ノードに連結されたドレインを有する。ＮＭＯＳトランジスタＭ３８はＮＤ１ノードに連結されたゲート、ＮＤ２ノードに連結されたドレイン、及び接地されたソースを有する。ＰＭＯＳトランジスタＭ３３は第２電圧ＶＤＤ２とＮＤ３ノードとの間に連結され、ＰＭＯＳトランジスタＭ３４は第２電圧ＶＤＤ２とＮＤ４ノードとの間に連結される。ＰＭＯＳトランジスタＭ３３、Ｍ３４のゲートはＮＤ３及びＮＤ４ノードに各々の交差接続される。ＮＭＯＳトランジスタＭ３５はＮＤ３ノードと接地電圧ＶＳＳとの間に連結され、ＮＤ１ノードに連結されたゲートを有する。ＮＭＯＳトランジスタＭ３６はＮＤ２ノードに連結されたゲートを有し、ＮＤ４ノードと接地電圧ＶＳＳとの間に連結される。

第２レベルシフトユニット１４０は、四つのＰＭＯＳトランジスタＭ３９、Ｍ４０、Ｍ４３、Ｍ４５と、四つのＮＭＯＳトランジスタＭ４１、Ｍ４２、Ｍ４４、Ｍ４６とを含む。ＰＭＯＳトランジスタＭ４３は入力端子１０１に連結されたゲート、第１電圧ＶＤＤ１に連結されたソース、及びＮＤ５ノードに連結されたドレインを有する。ＮＭＯＳトランジスタＭ４４は入力端子１０１に連結されたゲート、ＮＤ５ノードに連結されたドレイン、及び接地されたソースを有する。ＰＭＯＳトランジスタＭ３９は第２電圧ＶＤＤ２とＮＤ６ノードとの間に連結され、ＰＭＯＳトランジスタＭ４０は第２電圧ＶＤＤ２とＮＤ７ノードとの間に連結される。ＰＭＯＳトランジスタＭ３９、Ｍ４０のゲートはＮＤ６及びＮＤ７ノードに各々交差接続される。ＮＭＯＳトランジスタＭ４１はＮＤ６ノードと接地電圧ＶＳＳとの間に連結され、入力端子１０１に連結されたゲートを有する。ＮＭＯＳトランジスタＭ４２はＮＤ５ノードに連結されたゲートを有し、ＮＤ７ノードと接地電圧ＶＳＳとの間に連結される。ゲートがＮＤ７ノードに連結されたＰＭＯＳトランジスタＭ４５は第２電圧ＶＤＤ２と出力端子１０２との間に連結され、ゲートがＮＤ７ノードに連結されたＮＭＯＳトランジスタＭ４６は出力端子１０２と接地電圧ＶＳＳとの間に連結される。出力端子１０２にはＰＭＯＳ及びＮＭＯＳトランジスタＭ４７、Ｍ４８で構成され、第２電圧ＶＤＤ２を供給するインバータが連結されている。

第１レベルシフトユニット１２０のＰＭＯＳ及びＮＭＯＳトランジスタＭ３３、Ｍ３４、Ｍ３５、Ｍ３６は差動増幅器として動作する。同様に、第２レベルシフトユニット１４０のＰＭＯＳ及びＮＭＯＳトランジスタＭ３９、Ｍ４０、Ｍ４１、Ｍ４２は差動増幅器として動作する。図７で、各インバータステージは信号遷移ステージを構成する。

まず、第１電圧ＶＤＤ１が第２電圧ＶＤＤ２より低いと仮定すれば、ＭＯＳトランジスタはそのゲート−ソース電圧がＶＤＤ１である時、低速遷移遅延特性を有し、そのゲート−ソース電圧がＶＤＤ２である時、高速遷移遅延特性を有する。入力信号ＩＮが第１電圧ＶＤＤ１のハイレベルから接地電圧のローレベルに遷移する時、第１レベルシフトユニット１２０のトランジスタＭ３１、Ｍ３５、Ｍ３４がターンオンされ、第２レベルシフトユニット１４０のトランジスタＭ４３、Ｍ４２、Ｍ４５がターンオンされる。これは第１レベルシフトユニット１２０が“ＳＳＦ”の遷移遅延特性を有し、第２レベルシフトユニット１４０が“ＳＳＦ”の遷移遅延特性を有することを意味する。従って、入力信号のハイからローへの遷移の時、“ＳＳＦ”と“ＳＳＦ”との平均である“ＳＳＦ”の下降遷移遅延特性を有する信号が出力端子１０２から生成される。

入力信号ＩＮが接地電圧のローレベルから第１電圧ＶＤＤ１のハイレベルに遷移する時、第１レベルシフトユニット１２０のトランジスタＭ３２、Ｍ３７、Ｍ３６がターンオンされ、第２レベルシフトユニット１４０のトランジスタＭ４１、Ｍ４０、Ｍ４６がターンオンされる。これは第１レベルシフトユニット１２０が“ＳＳＳ”の遷移遅延特性を有し、第２レベルシフトユニット１４０の“ＳＦＦ”の遷移遅延特性を有することを意味する。従って、“ＳＳＳ”と“ＳＦＦ”との平均である“ＳＳＦ”の上昇遷移遅延特性を有する信号が出力端子１０２から生成される。

これに対して、第１電圧ＶＤＤ１が第２電圧ＶＤＤ２より高いと仮定すれば、入力信号ＩＮが第１電圧ＶＤＤ１のハイレベルから接地電圧のローレベルに遷移する時、第１レベルシフトユニット１２０のトランジスタＭ３１、Ｍ３５、Ｍ３４がターンオンされ、第２レベルシフトユニット１４０のトランジスタＭ４３、Ｍ４２、Ｍ４５がターンオンされる。これは第１レベルシフトユニット１２０が“ＦＦＳ”の遷移遅延特性を有し、第２レベルシフトユニット１４０が“ＦＦＳ”の遷移遅延特性を有することを意味する。従って、入力信号のハイからローへの遷移の時、“ＦＦＳ”と“ＦＦＳ”との平均である“ＦＦＳ”の下降遷移遅延特性を有する信号が出力端子１０２から生成される。

入力信号ＩＮが接地電圧のローレベルから第１電圧ＶＤＤ１のハイレベルに遷移する時、第１レベルシフトユニット１２０のトランジスタＭ３２、Ｍ３７、Ｍ３６がターンオンされ、第２レベルシフトユニット１４０のトランジスタＭ４１、Ｍ４０、Ｍ４６がターンオンされる。これは第１レベルシフトユニット１２０が“ＦＦＦ”の遷移遅延特性を有し、第２レベルシフトユニット１４０が“ＦＳＳ”の遷移遅延特性を有することを意味する。従って“ＦＦＦ”と“ＦＳＳ”との平均である“ＦＦＳ”の上昇遷移遅延特性を有する信号が出力端子１０２から生成される。

以上の説明から分かるように、本発明の実施例による電圧レベル変換回路１００は表２に示されたような遷移遅延特性を有する。すなわち、第１及び第２電圧ＶＤＤ１、ＶＤＤ２が変化する時、下降遷移遅延特性が“ＦＦＳ”から“ＳＳＦ”に、またはその逆に変わり、上昇遷移遅延特性が“ＦＦＳ”から“ＳＳＦ”に、またはその逆に変わる。これは下降遷移遅延及び上昇遷移遅延が同一な比率（例えば、１Ｆ１Ｓ）で変化し、その結果、第１及び第２電圧ＶＤＤ１、ＶＤＤ２が変化しても、本発明の電圧レベル変換回路１００を通じて伝達される信号（例えば、クロック信号）のデューティ比が一定に維持できる。
例えば、ＶＤＤ１＜ＶＤＤ２である時、クロック信号ＯＵＴのデューティ比が５０：５０であると仮定する。もし、第１電圧ＶＤＤ１が第２電圧ＶＤＤ２より高くなれば、電圧レベル変換回路１００の遷移遅延特性が変化する。上述のように、本発明の電圧レベル変換回路１００の場合、ＶＤＤ１＞ＶＤＤ２である時、上昇及び下降遷移遅延が“１Ｆ１Ｓ”の比率で変化する。図６に図示されたように、ＶＤＤ１＜ＶＤＤ２の場合に比べると、ＶＤＤ１＞ＶＤＤ２のクロック信号の上昇及び下降遷移遅延は同一の比率△ＴＤ（１Ｆ１Ｓ）で変化する。即ち、クロック信号ＯＵＴのデューティ比が５０：５０に維持される。従って、電圧レベル変換回路の入力及び出力電圧が変化してもクロックスキューを最小化させることができる。

本発明の第２の実施例による電圧レベル変換回路が図８に図示されている。図８に図示された電圧レベル変換回路１００は、ＰＭＯＳ及びＮＭＯＳトランジスタＭ４３、Ｍ４４が除去され、ＮＭＯＳトランジスタＭ４２のゲートがＮＤ１ノードに連結されている点を除外すれば、図７に図示された電圧レベル変換回路と実質的に同一であるため、説明は省略する。図８に図示された回路１００は図７に図示された回路と同一の遷移遅延特性を有するから、図７に図示された回路と同一の効果を有する。

図９は本発明の第３の実施例による電圧レベル変換回路を示す回路図である。

図９を参照すると、本実施例による電圧レベル変換回路１００は、ＰＭＯＳ及びＮＭＯＳトランジスタＭ４９、Ｍ５０が追加された点を除外すれば、図７に図示された電圧レベル変換回路と同一であるため、説明は省略する。図９に図示された回路１００は図７に図示された回路と同一な遷移遅延特性を有するから、図７に図示された回路と同一な効果を有する。
ＰＭＯＳトランジスタＭ４９はＮＤ３ノードに連結されたゲート、第２電圧ＶＤＤ２に連結されたソース、及び出力端子１０２に連結されたドレインを有する。ＮＭＯＳトランジスタＭ５０は出力端子１０２に連結されたドレイン、接地されたソース、及びＮＤ２ノードに連結されたゲートを有する。ＰＭＯＳ及びＮＭＯＳトランジスタＭ４９、Ｍ５０は交差接続ノード即ち、ＮＤ４ノードを第２レベルシフトユニット１４０と隔離させるためのものである。また、ＰＭＯＳ及びＮＭＯＳトランジスタＭ４９、Ｍ５０はＰＭＯＳ及びＮＭＯＳトランジスタＭ３４、Ｍ３６の機能、即ち、ＮＤ４ノード及びＮＤ１ノードのロジック状態に従って出力端子１０２をプルアップ／プルダウンする機能を実行する。

本発明の第４の実施例による電圧レベル変換回路が図１０に図示されている。図１０に図示された電圧レベル変換回路１００は、ＰＭＯＳ及びＮＭＯＳトランジスタＭ４３、Ｍ４４が除去され、ＮＭＯＳトランジスタＭ４２のゲートがＮＤ１ノードに連結されている点を除外すれば、図９に図示された電圧レベル変換回路と実質的に同一であるため、説明は省略する。図１０に図示された回路１００は図７に図示された回路と同一な遷移遅延特性を有するから、図７に図示された回路と同一な効果を有する。

図１１は本発明の第５の実施例による電圧レベル変換回路を示す図面である。

図１１を参照すると、本発明の実施例による電圧レベル変換回路１００は、ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２が第２レベルシフトユニット１４０に追加された点を除外すれば、図９に図示された電圧レベル変換回路と実質的に同一である。
ＰＭＯＳ及びＮＭＯＳトランジスタＭ５１、Ｍ５２は交差接続ノード即ち、ＮＤ７ノードをトランジスタＭ４５、Ｍ４６の共通ゲートノードと隔離させるためのものである。また、ＰＭＯＳ及びＮＭＯＳトランジスタＭ５１、Ｍ５２はＰＭＯＳ及びＮＭＯＳトランジスタＭ４０、Ｍ４２の機能即ち、ＮＤ６ノード及びＮＤ５ノードのロジック状態に従ってトランジスタＭ４５、Ｍ４６の共通ゲートノードをプルアップ／プルダウンする機能を実行する。
図１１に図示された回路１００は、上述の内容を除外すれば、図９に図示された回路と同一であるため、詳細な説明は省略する。図１１に図示された回路１００は図７に図示された回路と同一な遷移遅延特性を有するから、図７に図示された回路と同一な効果を有する。

本発明の第６の実施例による電圧レベル変換回路が図１２に図示されている。図１２に図示された電圧レベル変換回路１００は、ＰＭＯＳ及びＮＭＯＳトランジスタＭ４３、Ｍ４４が除去され、ＮＭＯＳトランジスタＭ４２、Ｍ５２のゲートがＮＤ１ノードに電気的に連結されている点を除外すれば、図１１に図示された電圧レベル変換回路と実質的に同一であるため、説明は省略する。図１２に図示された回路１００は図７に図示された回路と同一な遷移遅延特性を有するから、図７に図示された回路と同一な効果を有する。

図１３は本発明の第７の実施例による電圧レベル変換回路を示す回路図である。

図１３を参照すると、本発明の実施例による電圧レベル変換回路１００は、六つのＰＭＯＳトランジスタＭ５３、Ｍ５５、Ｍ５６、Ｍ５９、Ｍ６１、Ｍ６３と六つのＮＭＯＳトランジスタＭ５４、Ｍ５７、Ｍ５８、Ｍ６０、Ｍ６２、Ｍ６４で構成される。トランジスタＭ５３−Ｍ６０は第１レベルシフトユニット１２０を構成し、トランジスタＭ６１−Ｍ６４は第２レベルシフトユニット１４０を構成する。第１シフトユニットを構成するトランジスタＭ５３−Ｍ６０は図７に図示された回路と同一な方式で連結されているため、説明は省略する。
ＰＭＯＳトランジスタＭ６１は第２電圧ＶＤＤ２とＮＤ６ノードとの間に連結され、ＮＤ３ノードに連結されたゲートを有する。ゲートが入力端子１０１に連結されたＮＭＯＳトランジスタＭ６２はＮＤ６ノードと接地電圧ＶＳＳとの間に連結される。ＰＭＯＳトランジスタＭ６３は第２電圧ＶＤＤ２とＮＤ３ノードとの間に連結され、ＮＤ６ノードに連結されたゲートを有する。ゲートがＮＤ３ノードに連結されたＮＭＯＳトランジスタＭ６４はＮＤ４ノード即ち、出力端子１０２に連結されたドレイン及び接地されたソースを有する。

図１３に図示された回路構成によると、電圧レベル変換回路１００は三つの信号伝送経路を有する。例えば、入力信号のローからハイへの遷移の時には、第１及び第２レベルシフトユニット１２０、１４０には各々一つの信号伝送経路ができる。これに対し、入力信号のハイからローへの遷移の時には、第１レベルシフトユニット１２０のみに一つの信号伝送経路ができる。
即ち、入力信号がロー−ハイ遷移を有する時には、第１レベルシフトユニット１２０のトランジスタＭ５４、Ｍ５９、Ｍ５８で構成された信号経路が形成され、第２レベルシフトユニット１４０のトランジスタＭ６２、Ｍ６３、Ｍ６４で構成された信号経路が形成される。一方、入力信号がハイからローへの遷移を有する時には、第１レベルシフトユニット１２０のトランジスタＭ５３、Ｍ５７、Ｍ５６で構成された信号経路が形成される。この時、第２レベルシフトユニット１４０には信号経路が形成されない。

第１電圧ＶＤＤ１が第２電圧ＶＤＤ２より高いと仮定すれば、入力信号ＩＮが接地電圧のローレベルから第１電圧ＶＤＤ１のハイレベルに遷移する時、第１レベルシフトユニット１２０は“ＦＦＦ”の遷移遅延特性を有し、第２レベルシフトユニット１４０は“ＦＳＳ”の遷移遅延特性を有することを意味する。従って、入力信号のハイからローへの遷移の時、“ＦＦＦ”と“ＦＳＳ”との平均である“ＦＦＳ”の下降遷移遅延特性を有する信号が出力端子１０２から生成される。入力信号ＩＮ第１電圧ＶＤＤ１のハイレベルから接地電圧のローレベルに遷移する時、第１レベルシフトユニット１２０は“ＦＳＳ”の遷移遅延特性を有する。従って、入力信号のロー−ハイの遷移の時、“ＦＳＳ”の下降遷移遅延特性を有する信号が出力端子１０２から生成される。

第１電圧ＶＤＤ１が第２電圧ＶＤＤ２より低いと仮定すれば、入力信号ＩＮが接地電圧のローレベルから第１電圧ＶＤＤ１のハイレベルに遷移する時、第１レベルシフトユニット１２０は“ＳＳＳ”の遷移遅延特性を有し、第２レベルシフトユニット１４０は“ＳＦＦ”の遷移遅延特性を有することを意味する。従って、入力信号のハイ−ロー遷移の時、“ＳＳＳ”と“ＳＦＦ”との平均である“ＳＳＦ”の下降遷移遅延特性を有する信号が出力端子１０２から生成される。入力信号ＩＮが第１電圧ＶＤＤ１のハイレベルから接地電圧のローレベルに遷移する時、第１レベルシフトユニット１２０は“ＳＦＦ”の遷移遅延特性を有する。従って、入力信号のローからハイへの遷移の時、“ＳＦＦ”の下降遷移遅延特性を有する信号が出力端子１０２から生成される。従って、電圧条件がＶＤＤ＜ＶＤＤ２からＶＤＤ１＞ＶＤＤ２に変化する時、上昇及び下降遷移遅延が“１Ｆ１Ｓ”の比率で変化するから、クロック信号のデューティ比が一定に維持される。

図１４は本発明の第８の実施例による電圧レベル変換回路を示す回路図である。

図１４を参照すると、本発明による電圧レベル変換回路１００は、入力端子１０１と出力端子１０２との間に並列連結された第１及び第２レベルシフトユニット１２０、１４０で構成される。

第１レベルシフトユニット１２０は、五つのＰＭＯＳトランジスタＭ３１、Ｍ３３、Ｍ３４、Ｍ３７、Ｍ６７と、五つのＮＭＯＳトランジスタＭ３２、Ｍ３５、Ｍ３６、Ｍ３８、Ｍ６８とを含む。ゲートが入力端子１０１に連結されたＰＭＯＳトランジスタＭ３１は第１電圧ＶＤＤ１とＮＤ１ノードとの間に連結され、ゲートが入力端子１０１に連結されたＮＭＯＳトランジスタＭ３２はＮＤ１ノードと接地電圧との間に連結される。ＰＭＯＳトランジスタＭ３７はＮＤ１ノードに連結されたゲート、第１電圧ＶＤＤ１に連結されたソース、そしてＮＤ２ノードに連結されたドレインを有する。ＮＭＯＳトランジスタＭ３８はＮＤ１ノードに連結されたゲート、ＮＤ２ノードに連結されたドレイン、及び接地されたソースを有する。ＰＭＯＳトランジスタＭ３３は第２電圧ＶＤＤ２とＮＤ３ノードとの間に連結され、ＰＭＯＳトランジスタＭ３４は第２電圧ＶＤＤ２とＮＤ４ノードとの間に連結される。ＰＭＯＳトランジスタＭ３３、Ｍ３４のゲートはＮＤ３及びＮＤ４ノードに各々交差接続される。ＮＭＯＳトランジスタＭ３５はＮＤ３ノードと接地電圧ＶＳＳとの間に連結され、ＮＤ１ノードに連結されたゲートを有する。ＮＭＯＳトランジスタＭ３６はＮＤ２ノードに連結されたゲートを有し、ＮＤ４ノードと接地電圧ＶＳＳとの間に連結される。ＰＭＯＳトランジスタＭ６７はＮＤ４ノードに連結されたゲート、第２電圧ＶＤＤ２に連結されたソース、及び出力端子１０２に連結されたドレインを有する。ＮＭＯＳトランジスタＭ６８はＮＤ４ノードに連結されたゲート、出力端子１０２に連結されたドレイン、及び接地電圧ＶＳＳに連結されたソースを有する。

第２レベルシフトユニット１４０は、五つのＰＭＯＳトランジスタＭ３９、Ｍ４０、Ｍ４３、Ｍ４５、Ｍ６９と、五つのＮＭＯＳトランジスタＭ４１、Ｍ４２、Ｍ４４、Ｍ４６、Ｍ７０とを含む。ＰＭＯＳトランジスタＭ４３は入力端子１０１に連結されたゲート、第１電圧ＶＤＤ１に連結されたソース、及びＮＤ５ノードに連結されたドレインを有する。ＮＭＯＳトランジスタＭ４４は入力端子１０１に連結されたゲート、ＮＤ５ノードに連結されたドレイン、及び接地されたソースを有する。ＰＭＯＳトランジスタＭ３９は第２電圧ＶＤＤ２とＮＤ６ノードとの間に連結され、ＰＭＯＳトランジスタＭ４０は第２電圧ＶＤＤ２とＮＤ７ノードとの間に連結される。ＰＭＯＳトランジスタＭ３９、Ｍ４０のゲートはＮＤ６及びＮＤ７ノードに各々交差接続される。ＮＭＯＳトランジスタＭ４１はＮＤ６ノードと接地電圧ＶＳＳとの間に連結され、入力端子１０１に連結されたゲートを有する。ＮＭＯＳトランジスタＭ４２はＮＤ５ノードに連結されたゲートを有し、ＮＤ７ノードと接地電圧ＶＳＳとの間に連結される。ゲートがＮＤ７ノードに連結されたＰＭＯＳトランジスタＭ４５は第２電圧ＶＤＤ２とＮＤ８ノードとの間に連結され、ゲートがＮＤ７ノードに連結されたＮＭＯＳトランジスタＭ４６はＮＤ８ノードと接地電圧ＶＳＳとの間に連結される。ＰＭＯＳトランジスタＭ６９はＮＤ８ノードに連結されたゲート、第２電圧ＶＤＤ２に連結されたソース、及び出力端子１０２に連結されたドレインを有する。ＮＭＯＳトランジスタＭ７０はＮＤ８ノードに連結されたゲート、出力端子１０２に連結されたドレイン、及び接地電圧ＶＳＳに連結されたソースを有する。

第１電圧ＶＤＤ１が第２電圧ＶＤＤ２より低いと仮定すれば、ＭＯＳトランジスタはそのゲート−ソース電圧がＶＤＤ１である時、低速遷移遅延特性を有し、そのゲート−ソース電圧がＶＤＤ２である時、高速遷移遅延特性を有する。入力信号ＩＮが第１電圧ＶＤＤ１のハイレベルから接地電圧のローレベルに遷移する時、第１レベルシフトユニット１２０のトランジスタＭ３１、Ｍ３５、Ｍ３４、Ｍ６８がターンオンされ、第２レベルシフトユニット１４０のトランジスタＭ４３、Ｍ４２、Ｍ４５、Ｍ７０がターンオンされる。これは第１レベルシフトユニット１２０が“ＳＳＦＦ”の遷移遅延特性を有し、第２レベルシフトユニット１４０が“ＳＳＦＦ”の遷移遅延特性を有することを意味する。従って、入力信号のハイ−ロー遷移の時、“ＳＳＦＦ”と“ＳＳＦＦ”との平均である“ＳＳＦＦ”の下降遷移遅延特性を有する信号が出力端子１０２から生成される。

入力信号ＩＮが接地電圧のローレベルから第１電圧ＶＤＤ１のハイレベルに遷移する時、第１レベルシフトユニット１２０のトランジスタＭ３２、Ｍ３７、Ｍ３６、Ｍ６７がターンオンされ、第２レベルシフトユニット１４０のトランジスタＭ４１、Ｍ４０、Ｍ４６、Ｍ６９がターンオンされる。これは第１レベルシフトユニット１２０が“ＳＳＳＦ”の遷移遅延特性を有し、第２レベルシフトユニット１４０が“ＳＦＦＦ”の遷移遅延特性を有することを意味する。従って、“ＳＳＳＦ”と“ＳＦＦＦ”との平均である“ＳＳＦＦ”の上昇遷移遅延特性を有する信号が出力端子１０２から生成される。

これに対して、第１電圧ＶＤＤ１が第２電圧ＶＤＤ２より高いと仮定すると、入力信号ＩＮが第１電圧ＶＤＤ１のハイレベルから接地電圧のローレベルに遷移する時、第１レベルシフトユニット１２０のトランジスタＭ３１、Ｍ３５、Ｍ３４、Ｍ６８がターンオンされ、第２レベルシフトユニット１４０のトランジスタＭ４３、Ｍ４２、Ｍ４５、Ｍ７０がターンオンされる。これは第１レベルシフトユニット１２０が“ＦＦＳＳ”の遷移遅延特性を有し、第２レベルシフトユニット１４０が“ＦＦＳＳ”の遷移遅延特性を有することを意味する。従って、入力信号のハイ−ロー遷移の時、“ＦＦＳＳ”と“ＦＦＳＳ”との平均である“ＦＦＳＳ”の下降遷移遅延特性を有する信号が出力端子１０２から生成される。

入力信号ＩＮが接地電圧のローレベルから第１電圧ＶＤＤ１のハイレベルに遷移する時、第１レベルシフトユニット１２０のトランジスタＭ３２、Ｍ３７、Ｍ３６、Ｍ６７がターンオンされ、第２レベルシフトユニット１４０のトランジスタＭ４１、Ｍ４０、Ｍ４６、Ｍ６９がターンオンされる。これは第１レベルシフトユニット１２０が“ＦＦＦＳ”の遷移遅延特性を有し、第２レベルシフトユニット１４０が“ＦＳＳＳ”の遷移遅延特性を有することを意味する。従って、“ＦＦＦＳ”と“ＦＳＳＳ”との平均である“ＦＦＳＳ”の上昇遷移遅延特性を有する信号が出力端子１０２から生成される。

上述から分かるように、第１及び第２電圧ＶＤＤ１、ＶＤＤ２が変化する時、下降遷移遅延特性が“ＦＦＳＳ”から“ＳＳＦＦ”に、またはその逆に変わり、上昇遷移遅延特性が“ＦＦＳＳ”から“ＳＳＦＦ”に、またはその逆に変わる。これは下降遷移遅延及び上昇遷移遅延が同一な比率で変化し、その結果、第１及び第２電圧ＶＤＤ１、ＶＤＤ２が変化しても本発明の電圧レベル変換回路１００を通じて伝達される信号（例えば、クロック信号）のデューティ比が一定に維持されることができる。

本発明の第９の実施例による電圧レベル変換回路が図１５に図示されている。図１５に図示された電圧レベル変換回路１００は、ＰＭＯＳ及びＮＭＯＳトランジスタＭ４３、Ｍ４４が除去され、ＮＭＯＳトランジスタＭ４２のゲートがＮＤ１ノードに連結されている点を除外すれば、図１４に図示された電圧レベル変換回路と実質的に同一であるため、説明は省略する。

図示されていないが、本発明においては、ＭＯＳトランジスタのゲート−ソース電圧のみならず、ドレイン電圧を考慮することによってさらに精密に信号遷移遅延を決定できる。本発明の範囲または技術的の思想を逸脱せず、本発明の構造が多様に修正されたり変更されることができるのは当業者には自明である。上述の内容を考慮して見る時、もし、本発明の修正及び変更が請求項及び同等物の範疇に属すれば、本発明がこの発明の変更及び修正を含むと見なされる。

従来技術による電圧レベル変換回路を示す回路図である。（ａ）はＭＯＳトランジスタのゲート−ソース電圧による遷移遅延特性を説明するための図、（ｂ）〜（ｄ）はＭＯＳトランジスタのゲート−ソース電圧による遷移遅延特性を説明するための図である。入力及び出力電圧の変化による遷移遅延特性を示す図である。本発明による電圧レベル変換回路を示すブロック図である。（ａ）および（ｂ）は図４に図示された電圧レベル変換回路の遷移遅延特性を示す図である。入力及び出力電圧の変化による遷移遅延特性を示す図である。本発明の第１の実施例による図４の電圧レベル変換回路を示す回路図である。本発明の第２の実施例による図４の電圧レベル変換回路を示す回路図である。本発明の第３の実施例による図４の電圧レベル変換回路を示す回路図である。本発明の第４の実施例による図４の電圧レベル変換回路を示す回路図である。本発明の第５の実施例による図４の電圧レベル変換回路を示す回路図である。本発明の第６の実施例による図４の電圧レベル変換回路を示す回路図である。本発明の第７の実施例による図４の電圧レベル変換回路を示す回路図である。本発明の第８の実施例による図４の電圧レベル変換回路を示す回路図である。本発明の第９の実施例による図４の電圧レベル変換回路を示す回路図である。

符号の説明

１００電圧レベル変換回路
１２０第１レベルシフトユニット
１４０第２レベルシフトユニット

Claims

第１電圧の入力信号を第２電圧の出力信号に変換する電圧レベル変換回路において、
前記入力信号を入力するための入力端子と、
前記出力信号を出力するための出力端子と、
前記入力端子と前記出力端子との間に並列連結された第１及び第２レベルシフトユニットと、を含み、
前記第１及び第２レベルシフトユニットは、前記第１及び第２電圧が変化する時、前記出力信号の上昇及び下降遷移遅延が同一な比率で変化するように、互いに異なる遷移遅延特性を有することを特徴とする電圧レベル変換回路。
前記第１及び第２レベルシフトユニットの各々は少なくとも三つの信号遷移ステージを含むことを特徴とする請求項１に記載の電圧レベル変換回路。
前記第１電圧が前記第２電圧より高く、前記入力信号がローレベルからハイレベルに遷移する時、前記第１レベルシフトユニットの信号遷移ステージは“ＦＦＦ”の遷移遅延特性を有し、前記第２レベルシフトユニットの信号遷移ステージは“ＦＳＳ”の遷移遅延特性を有し、
前記“Ｆ”はゲート−ソース電圧によるＭＯＳトランジスタの高速遷移遅延を示し、前記“Ｓ”はゲート−ソース電圧によるＭＯＳトランジスタの低速遷移遅延を示すことを特徴とする請求項２に記載の電圧レベル変換回路。
前記第１電圧が前記第２電圧より高く、前記入力信号が前記ハイレベルから前記ローレベルに遷移する時、前記第１レベルシフトユニットの信号遷移ステージは“ＦＦＳ”の遷移遅延特性を有し、前記第２レベルシフトユニットの信号遷移ステージは“ＦＦＳ”の遷移遅延特性を有することを特徴とする請求項３に記載の電圧レベル変換回路。
前記第１電圧が前記第２電圧より低く、前記入力信号が前記ローレベルから前記ハイレベルに遷移する時、前記第１レベルシフトユニットの信号遷移ステージは“ＳＳＳ”の遷移遅延特性を有し、前記第２レベルシフトユニットの信号遷移ステージは“ＳＦＦ”の遷移遅延特性を有することを特徴とする請求項４に記載の電圧レベル変換回路。
前記第１電圧が前記第２電圧より低く、前記入力信号が前記ハイレベルから前記ローレベルに遷移する時、前記第１レベルシフトユニットの信号遷移ステージは“ＳＳＦ”の遷移遅延特性を有し、前記第２レベルシフトユニットの信号遷移ステージは“ＳＳＦ”の遷移遅延特性を有することを特徴とする請求項５に記載の電圧レベル変換回路。
前記第１レベルシフトユニットは、
前記入力端子に連結された第１インバータと、
前記第１インバータの出力に連結された第２インバータと、
前記第１及び第２インバータの出力に応答して前記出力端子を前記第２電圧及び接地電圧のいずれかで駆動する第１差動増幅器と、を含み、
前記第１及び第２インバータに前記第１電圧が供給され、前記第１差動増幅器に前記第２電圧が供給されることを特徴とする請求項１に記載の電圧レベル変化回路。
前記第１レベルシフトユニットは、前記第１差動増幅器の第１交差接続ノードを前記出力端子から隔離させるように構成された隔離部をさらに含むことを特徴とする請求項７に記載の電圧レベル変換回路。
前記隔離部は、
前記第２電圧と前記出力端子との間に連結され、前記第１差動増幅器の第２交差接続ノードに連結されたゲートを有するＰＭＯＳトランジスタと、
前記出力端子と接地電圧との間に連結され、前記第２インバータの出力に連結されるゲートを有するＮＭＯＳトランジスタとを含むことを特徴とする請求項８に記載の電圧レベル変換回路。
前記第２レベルシフトユニットは、
前記入力端子に連結された第３インバータと、
前記第３インバータの出力及び前記入力信号に応答して前記第２電圧及び接地電圧のいずれかを有する信号を出力する第２差動増幅器と、
前記第２差動増幅器の出力と前記出力端子との間に連結された第４インバータと、を含み、
前記第３インバータに前記第１電圧が供給され、前記第２差動増幅器及び前記第４インバータに前記第２電圧が供給されることを特徴とする請求項７に記載の電圧レベル変換回路。
前記第２レベルシフトユニットは、
前記第１インバータの出力及び前記入力信号に応答して前記第２電圧及び接地電圧のいずれかを有する信号を出力する第２差動増幅器と、
前記第２差動増幅器の出力と前記出力端子との間に連結された第３インバータと、を含み、
前記第２差動増幅器及び前記第３インバータに前記第２電圧が供給されることを特徴とする請求項７に記載の電圧レベル変換回路。
前記第２レベルシフトユニットは、
前記第２電圧と内部ノードとの間に連結され、前記第１差動増幅器の第１交差接続ノードに連結されたゲートを有する第１ＰＭＯＳトランジスタと、
前記内部ノードと接地電圧との間に連結され、前記入力端子に連結されたゲートを有する第１ＮＭＯＳトランジスタと、
前記第２電圧と前記第１交差接続ノードとの間に連結され、前記内部ノードに連結されたゲートを有する第２ＰＭＯＳトランジスタと、
前記出力端子と前記接地電圧との間に連結され、前記第１差動増幅器の第２交差接続ノードに連結されたゲートを有する第２ＮＭＯＳトランジスタと、を含むことを特徴とする請求項７に記載の電圧レベル変換回路。
前記第１差動増幅器の第１交差接続ノードは前記出力端子に連結されることを特徴とする請求項１２に記載の電圧レベル変換回路。
前記出力端子に連結され、前記第２電圧が供給されるインバータをさらに含むことを特徴とする請求項１に記載の電圧レベル変換回路。
前記第１及び第２レベルシフトユニットの各々は四つの信号遷移ステージを含むことを特徴とする請求項１に記載の電圧レベル変換回路。
前記第１電圧が前記第２電圧より高く、前記入力信号がローレベルからハイレベルに遷移する時、前記第１レベルシフトユニットの信号遷移ステージは“ＦＦＦＳ”の遷移遅延特性を有し、前記第２レベルシフトユニットの信号遷移ステージは“ＦＳＳＳ”の遷移遅延特性を有し、
前記“Ｆ”はゲート−ソース電圧によるＭＯＳトランジスタの高速遷移遅延を示し、前記“Ｓ”はゲート−ソース電圧によるＭＯＳトランジスタの低速遷移遅延を示すことを特徴とする請求項１５に記載の電圧レベル変換回路。
前記第１電圧が前記第２電圧より高く、前記入力信号が前記ハイレベルから前記ローレベルに遷移する時、前記第１レベルシフトユニットの信号遷移ステージは“ＦＦＳＳ”の遷移遅延特性を有し、前記第２レベルシフトユニットの信号遷移ステージは“ＦＦＳＳ”の遷移遅延特性を有することを特徴とする請求項１６に記載の電圧レベル変換回路。
前記第１電圧が前記第２電圧より低く、前記入力信号が前記ローレベルから前記ハイレベルに遷移する時、前記第１レベルシフトユニットの信号遷移ステージは“ＳＳＳＦ”の遷移遅延特性を有し、前記第２レベルシフトユニットの信号遷移ステージは“ＳＦＦＦ”の遷移遅延特性を有することを特徴とする請求項１７に記載の電圧レベル変換回路。
前記第１電圧が前記第２電圧より低く、前記入力信号が前記ハイレベルから前記ローレベルに遷移する時、前記第１レベルシフトユニットの信号遷移ステージは“ＳＳＦＦ”の遷移遅延特性を有し、前記第２レベルシフトユニットの信号遷移ステージは“ＳＳＦＦ”の遷移遅延特性を有することを特徴とする請求項１８に記載の電圧レベル変換回路。
前記第１レベルシフトユニットは、
前記入力端子に連結された第１インバータと、
前記第１インバータの出力に連結された第２インバータと、
第１及び第２交差接続ノードを有し、前記第１及び第２インバータの出力に応答して動作する第１差動増幅器と、
前記第１差動増幅器の第１交差接続ノードを前記出力端子から隔離させ、前記第２交差接続ノード及び前記第２インバータの出力に応答して前記出力端子を前記第２電圧及び接地電圧のいずれかで駆動する第１隔離部と、を含み、
前記第１及び第２インバータに前記第１電圧が供給され、前記第１差動増幅器及び前記第１隔離部に前記第２電圧が供給されることを特徴とする請求項１に記載の電圧レベル変換回路。
前記第１隔離部は、
前記第２電圧と前記出力端子との間に連結され、前記第１差動増幅器の第２交差接続ノードに連結されたゲートを有するＰＭＯＳトランジスタと、
前記出力端子と接地電圧との間に連結され、前記第２インバータの出力に連結されるゲートを有するＮＭＯＳトランジスタとを含むことを特徴とする請求項２０に記載の電圧レベル変換回路。
前記第２レベルシフトユニットは、
前記入力端子に連結された第３インバータと、
第３及び第４交差接続ノードを有し、前記第３インバータの出力及び前記入力信号に応答して前記第２電圧及び接地電圧のいずれかを有する信号を出力する第２差動増幅器と、
前記第４交差接続ノード及び前記第３インバータの出力に応答して前記第２電圧及び接地電圧のいずれかを有する信号を出力する第２隔離部と、
前記第２隔離部の出力と前記出力端子との間に連結された第４インバータと、を含み、
前記第３インバータに前記第１電圧が供給され、前記第２差動増幅器、前記第２隔離部、及び前記第４インバータに前記第２電圧が供給されることを特徴とする請求項２０に記載の電圧レベル変換回路。
前記第２隔離部は、
前記第２電圧と前記第４インバータの入力との間に連結され、前記第２差動増幅器の第４交差接続ノードに連結されたゲートを有するＰＭＯＳトランジスタと、
前記第４インバータの入力と接地電圧との間に連結され、前記第３インバータの出力に連結されたゲートを有するＮＭＯＳトランジスタと、を含むことを特徴とする請求項２２に記載の電圧レベル変換回路。
前記第２レベルシフトユニットは、
第３及び第４交差接続ノードを有し、前記第１インバータの出力及び前記入力信号に応答して前記第２電圧及び接地電圧のいずれかを有する信号を出力する第２差動増幅器と、
前記第４交差接続ノード及び前記第１インバータの出力に応答して前記第２電圧及び接地電圧のいずれかを有する信号を出力する第２隔離部と、
前記第２隔離部の出力と前記出力端子との間に連結された第４インバータと、を含み、
前記第２差動増幅器、前記第２隔離部、及び前記第４インバータに前記第２電圧が供給されることを特徴とする請求項２０に記載の電圧レベル変換回路。
前記第２隔離部は、
前記第２電圧と前記第４インバータの入力との間に連結され、前記第２差動増幅器の第４交差接続ノードに連結されたゲートを有するＰＭＯＳトランジスタと、
前記第４インバータの入力と接地電圧との間に連結され、前記第１インバータの出力に連結されたゲートを有するＮＭＯＳトランジスタと、を含むことを特徴とする請求項２４に記載の電圧レベル変換回路。
前記第１レベルシフトユニットは前記第１差動増幅器の出力及び前記出力端子との間に連結された第３インバータをさらに含むことを特徴とする請求項７に記載の電圧レベル変換回路。
前記第２レベルシフトユニットは前記第２インバータの出力及び前記出力端子との間に連結された第４インバータをさらに含むことを特徴とする請求項１１に記載の電圧レベル変換回路。
前記第２レベルシフトユニットは前記第４インバータの出力及び前記出力端子との間に連結された第５インバータをさらに含むことを特徴とする請求項１０に記載の電圧レベル変換回路。