JP7195916B2 - 半導体記憶装置 - Google Patents

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Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
特開２０１４－１８７４１９号公報
信頼性を向上できる半導体記憶装置を提供できる。
実施形態に係る半導体記憶装置は、矩形波形を有する入力信号を反転差動増幅する第１アンプと、該第１アンプが出力した信号の位相を反転する第１インバータと、該第１インバータに前記反転された信号を再度反転して出力する第２インバータと、が直列接続される第１波形成形部と、前記入力信号の位相を反転する第３インバータと、該第３インバータに前記反転された信号を反転差動増幅する第２アンプと、該第２アンプが出力した信号の位相を反転して出力する第４インバータ、とが直列接続される第２波形成形部と、を備え、前記第１波形成形部と前記第２波形成形部とが並列接続され、前記第１波形成形部により出力される第１出力信号と、前記第２波形成形部により出力される第２出力信号と、を平均化して、出力信号を生成する差動波形成形回路を有し、前記入力信号が入力する端子から前記第１波形成形部の前記第１アンプの入力端までの第１配線パターンと、前記入力信号が入力する端子から前記第２波形成形部の前記第３インバータの入力端までの第２配線パターンとを有し、前記第１配線パターンの幅をＷ１、前記第１配線パターンの長さをＬ１とし、前記第２配線パターンの幅をＷ２、前記第２配線パターンの長さをＬ２としたとき、Ｗ１＞Ｗ２、Ｌ１＜Ｌ２が成り立つ。
図１Ａは、第１の実施形態に係る差動波形成形回路の概念的な構成例を示す図である。 図１Ｂは、第１の実施形態に係る差動波形成形回路の概念的な構成例を示す図である。 図２は、ＮＡＮＤ型フラッシュメモリの構成例を示す図である。 図３は、ＮＡＮＤ型フラッシュメモリの出力回路の構成例を示す図である。 図４は、図１に示す差動波形成形回路における波形成形について説明するための図である。 図５Ａは、図１Ａ内に示す信号Ｖ３のＨ－Ｌ差の一例を示す図である。 図５Ｂは、図１Ｂ内に示す出力信号ＶＯＵＴのＨ－Ｌ差の一例を示す図である。 図６は、差動波形成形回路の第１アンプ及び第２アンプとしてクロスカップル負荷アンプの一例を組み込んだ構成例を示す図である。 図７Ａは、差動波形成形回路における入力信号と出力信号の波形の一例を示す図である。 図７Ｂは、差動波形成形回路における入力信号と出力信号の波形の一例を示す図である。 図７Ｃは、差動波形成形回路における入力信号と出力信号の波形の一例を示す図である。 図８は、差動増幅回路の一例を示す図である。 図９は、差動増幅回路の変形例を示す図である。 図１０は、差動波形成形回路における構成条件について説明するための図である。 図１１は、差動波形成形回路のレイアウトの一例を示す図である。 図１２は、第２の実施形態に係る差動波形成形回路の概念的な構成例を示す図である。 図１３は、図１２に示す差動波形成形回路で測定された出力信号ＶＯＵＴの一例を示す図である。
以下、図面を参照して実施形態について説明する。
以下の説明において、同一の機能及び構成を有する構成要素については、同じ参照符号を付して、その詳細な説明は省略する。
本実施形態の半導体記憶装置は、矩形波形を有する入力信号を反転差動増幅する第１アンプと、第１アンプの出力信号の位相を反転する第１インバータと、第１インバータにより反転信号を再度反転して第１出力信号を出力する第２インバータとで構成する第１波形成形部と、前記入力信号の位相を反転する第３インバータと、第３インバータによる反転信号を反転差動増幅する第２アンプと、第２アンプの出力信号の位相を反転して第２出力信号を出力する第４インバータ、とが直列接続して構成する第２波形成形部とを有する差動波形成形回路を備える。差動波形成形回路は、波形に増幅時の立ち上がりの遅れによる傾斜を有する第１出力信号と、波形に増幅時の立ち下がりの遅れによる傾斜を第２出力信号を平均化し、立ち上がりと立ち下がりの波形を同一に波形成形する。
本実施形態の差動波形成形回路は、半導体記憶装置の１つであるＮＡＮＤ型フラッシュメモリの出力回路に含まれる出力データ増幅器（ＤＯＵＴＡＭＰ）に設けられ、出力信号のＨ（Ｈｉｇｈ）レベル及びＬ（Ｌｏｗ）レベルの周期時間差を低減して、高速化されたデータレートに対応し、高速動作時のデータパターン依存ジッタを低減する。
まず、図２を参照して、ＮＡＮＤ型フラッシュメモリ１００について説明する。
このＮＡＮＤ型フラッシュメモリ１００は、入出力回路１１０、ＺＱ較正回路１１１、ロジック制御回路１１２、レディ／ビジー回路１１３、ステータスレジスタ１１４、アドレスレジスタ１１５、コマンドレジスタ１１６、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１１７、シーケンサ１１８、電圧発生回路１１９、ロウデコーダ１２０、メモリセルアレイ１２１、センスアンプ１２２、データレジスタ１２３、カラムデコーダ１２４、入出力パッド群１３０、ＺＱパッド１３１、入力パッド群１３２、及びＲＢパッド１３３を備えている。
ＮＡＮＤ型フラッシュメモリ１００は、バスによって接続されるコントローラ２００からの命令に基づいて動作する。具体的には、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００と、例えば８ビットの信号ＤＱ＜０＞～ＤＱ＜７＞（但し、ＤＱ＜０＞～ＤＱ＜７＞に限定されるものではない）の送受信を行う。
また、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００とクロック信号ＤＱＳ及びＢＤＱＳ（信号ＤＱＳの反転信号）の送受信を行う。信号ＤＱＳ及び信号ＢＤＱＳは、例えば、信号ＤＱ＜７：０＞の送受信のタイミングを制御する。また、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００から、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。そして、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００に、レディ／ビジー信号Ｒ／Ｂｎを送信する。
チップイネーブル信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ１００をイネーブルにするための信号であり、例えばＬｏｗ（“Ｌ”）レベルでアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号であり、例えばＨｉｇｈ（“Ｈ”）レベルでアサートされる。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号であり、例えば“Ｈ”レベルでアサートされる。
ライトイネーブル信号ＷＥｎは、受信した信号をＮＡＮＤ型フラッシュメモリ１００内へ取り込むための信号であり、コントローラ２００よりコマンド、アドレス、及びデータ等を受信する度に、例えば“Ｌ”レベルでアサートされる。よって、ライトイネーブル信号ＷＥｎがトグルされる度に、信号ＤＱがＮＡＮＤ型フラッシュメモリ１００に取り込まれる。
リードイネーブル信号ＲＥｎは、コントローラ２００が、ＮＡＮＤ型フラッシュメモリ１００からデータを読み出すための信号である。リードイネーブル信号ＲＥｎは、例えば“Ｌ”レベルでアサートされる。よって、ＮＡＮＤ型フラッシュメモリ１００は、トグルされるリードイネーブル信号ＲＥｎに基づいて、コントローラ２００に信号ＤＱを出力する。レディ／ビジー信号Ｒ／Ｂｎは、ＮＡＮＤ型フラッシュメモリ１００がビジー状態であるかレディ状態であるか（コントローラ２００からコマンドを受信不可能な状態か可能な状態か）を示す信号であり、例えばＮＡＮＤ型フラッシュメモリ１００がビジー状態の際に“Ｌ”レベルとされる。
入出力回路１１０は、コントローラ２００と信号ＤＱ＜７：０＞、信号ＤＱＳ、及び信号ＢＤＱＳを送受信する。なお、入出力回路１１０は、ロジック制御回路１１２を介して、コントローラ２００から信号ＤＱＳ及びＢＤＱＳを受信してもよい。入出力回路１１０は、信号ＤＱ＜７：０＞内のコマンドＣＭＤをコマンドレジスタ１１６に送信する。入出力回路１１０は、アドレスＡＤＤをアドレスレジスタ１１５と送受信し、データをデータレジスタ１２３と送受信する。入出力回路１１０は、コントローラ２００から受信した各種動作のパラメータ設定をＳｅｔ＿Ｆｅａｔｕｒｅ回路１１７に送信し、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１１７から出力インピーダンスの設定値（例えば、２５Ω、３５Ω、または５０Ωのいずれかの設定値）に関するパラメータ情報（以下、「Ｒｏｎ設定値情報」と呼ぶ）を受信する。
また、入出力回路１１０は、複数の信号に対応する複数の入力回路１１０ａ及び複数の出力回路１１０ｂを含む。例えば、１つの入力回路１１０ａ及び１つの出力回路１１０ｂの組は、入出力パッド群１３０内の１つのパッドに接続され、信号ＤＱ＜７：０＞のいずれかのビット、信号ＤＱＳ、または信号ＢＤＱＳの送受信に用いられる。以下、信号ＤＱ＜ｋ＞（ｋは、０≦ｋ＜７の整数）に対応する入力回路１１０ａ及び出力回路１１０ｂを、入力回路１１０ａ＜ｋ＞及び出力回路１１０ｂ＜ｋ＞と表記する。
また、信号ＤＱＳに対応する入力回路１１０ａ及び出力回路１１０ｂを、入力回路１１０ａ＿ＤＱＳ及び出力回路１１０ｂ＿ＤＱＳと表記し、信号ＢＤＱＳに対応する入力回路１１０ａ及び出力回路１１０ｂを、入力回路１１０ａ＿ＢＤＱＳ及び出力回路１１０ｂ＿ＢＤＱＳと表記する。出力回路１１０ｂの詳細については後述する。
入出力パッド群１３０は、信号ＤＱ＜７：０＞、信号ＤＱＳ、及び信号ＢＤＱＳに対応した出力パッド群１３０＜７：０＞、１３０＿ＤＱＳ、及び１３０＿ＢＤＱＳを含む。入出力パッド群１３０は、入出力回路１１０とＮＡＮＤバスとを接続する。入出力パッド群１３０内の各パッドは、ＮＡＮＤ型フラッシュメモリ１００の外部から、ある出力インピーダンスを有する１つの出力端子として認識される。
ＺＱ較正回路１１１は、ＺＱパッド１３１を介して、基準抵抗３００に接続される。ＺＱ較正回路１１１は、シーケンサ１１８の指示により、基準抵抗３００に基づいてＮＡＮＤ型フラッシュメモリ１００の出力インピーダンスを較正するＺＱ較正動作を実行する機能を有する。例えば、ＺＱ較正回路１１１は、ＮＡＮＤ型フラッシュメモリ１００の動作環境温度の上限温度と下限温度における出力インピーダンスを測定して、後述するＤＯＵＴアンプの作動増幅回路内のトランジスタに関するプロセス情報を算出する。ＺＱ較正回路１１１の較正結果（以下、「ＺＱ情報」と呼ぶ）は、例えば出力回路１１０ｂに送信される。
ＺＱパッド１３１は、一端が基準抵抗３００に接続され、他端がＺＱ較正回路１１１に接続される。ＺＱパッド１３１は、ＮＡＮＤ型フラッシュメモリ１００の外部から、ある出力インピーダンスを有する１つの出力端子として認識される。
ロジック制御回路１１２は、入力パッド群１３２を介して、コントローラ２００から、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎを受信する。ロジック制御回路１１２は、受信した信号に応じて、入出力回路１１０及びシーケンサ１１８を制御する。
入力パッド群１３２は、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎに対応した複数のパッドを含み、ロジック制御回路１１２とＮＡＮＤバスとを接続する。
レディ／ビジー回路１１３は、ＲＢパッド１３３に接続される。レディ／ビジー回路１１３は、シーケンサ１１８の動作状況に応じて、レディ／ビジー信号Ｒ／Ｂｎをコントローラ２００に送信する。なお、レディ／ビジー回路１１３は、出力回路１１０ｂを備えていてもよい。
ＲＢパッド１３３は、レディ／ビジー回路１１３とＮＡＮＤバスとを接続する。
ステータスレジスタ１１４は、例えばデータの書き込み、読み出し、及び消去動作におけるステータス情報ＳＴＳを一時的に保持し、コントローラ２００に動作が正常に終了したか否かを通知する。
アドレスレジスタ１１５は、入出力回路１１０を介してコントローラ２００から受信したアドレスＡＤＤを一時的に保持する。そしてアドレスレジスタ１１５は、ロウアドレスＲＡをロウデコーダ１２０へ転送し、カラムアドレスＣＡをカラムデコーダ１２４に転送する。
コマンドレジスタ１１６は、入出力回路１１０を介してコントローラ２００から受信したコマンドＣＭＤを一時的に保存し、シーケンサ１１８に転送する。
Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１１７は、コントローラ２００から受信した各種動作のパラメータ設定を記憶し、各種動作におけるパラメータの設定を行う。例えば、シーケンサ１１８は、ＮＡＮＤ型フラッシュメモリ１００が起動した際（電源ＯＮのとき）、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１１７からパラメータを読み出す動作（以下、「ＰＯＲ（power on read）」と呼ぶ）を行う。なお、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１１７は、シーケンサ１１８内に設けられてもよく、メモリセルアレイ１２１内に、パラメータ設定が保存されてもよい。
シーケンサ１１８は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。より具体的には、シーケンサ１１８は、コマンドレジスタ１１６が保持するコマンドＣＭＤに応じて、例えば、入出力回路１１０、ＺＱ較正回路１１１、レディ／ビジー回路１１３、ステータスレジスタ１１４、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１１７、電圧発生回路１１９、ロウデコーダ１２０、センスアンプ１２２、データレジスタ１２３、及びカラムデコーダ１２４等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。
電圧発生回路１１９は、シーケンサ１１８の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、この発生した電圧を例えばメモリセルアレイ１２１、ロウデコーダ１２０、及びセンスアンプ１２２等に供給する。ロウデコーダ１２０及びセンスアンプ１２２は、電圧発生回路１１９より供給された電圧をメモリセルアレイ１２１内のメモリセルトランジスタに印加する。
メモリセルアレイ１２１は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルトランジスタ（または「メモリセル」とも表記する）を含む。メモリセルアレイ１２１には、製品出荷前のテスト工程で測定されたトランジスタのオン抵抗Ｒｏｎに基づく情報（以下、「Ｒｏｎ情報」と呼ぶ）が不揮発に保存される。Ｒｏｎ情報は、出力インピーダンスを設定値に合わせ込むための情報である。Ｒｏｎ情報に基づいて、出力回路１１０ｂ内のプリドライバ及び出力バッファのトランジスタサイズが決定される。
より具体的には、プリドライバ及び出力バッファでは、例えば、トランジスタサイズ（ゲート幅）の違いによりオン抵抗Ｒｏｎが異なるトランジスタが複数個、並列に接続されている。そして、Ｒｏｎ情報に基づいて、１つまたは複数のトランジスタが選択されることにより、選択トランジスタによる合成のトランジスタサイズ（オン抵抗Ｒｏｎ）が最適化され、出力インピーダンスを設定値に合わせ込むことができる。例えば、ＤＯＵＴアンプ１４４において反転差動増幅回路及びインバータのトランジスタサイズ（オン抵抗Ｒｏｎ）が異なるトランジスタにより構成されている場合、合成のトランジスタサイズ（オン抵抗Ｒｏｎ）は、トランジスタの個数による複数通りから選択可能である。この場合、Ｒｏｎ情報は、複数ビットのデジタル信号で示される。例えば、８個のトランジスタが並列に接続されている場合、合成のトランジスタサイズ（オン抵抗Ｒｏｎ）は、２５６（＝２８）通りから選択可能である。なお、オン抵抗Ｒｏｎの調整に用いられるトランジスタの個数は、任意である。例えば、Ｒｏｎ情報は、テスト工程で、ｐチャネルＭＯＳＦＥＴ（以下、「ＰＭＯＳトランジスタ」と表記する）のオン抵抗Ｒｏｎｐ及びｎチャネルＭＯＳＦＥＴ（以下、「ＮＭＯＳトランジスタ」と表記する）のオン抵抗Ｒｏｎｎを測定した結果から算出される。
ロウデコーダ１２０は、ロウアドレスＲＡをデコードする。ロウデコーダ１２０は、デコード結果に基づき、選択されたメモリセルトランジスタに必要な電圧を印加する。
センスアンプ１２２は、読み出し動作のときには、メモリセルアレイ１２１から読み出されたデータをセンスする。そして、センスアンプ１２２は、読み出しデータＲＤをデータレジスタ１２３に送信する。また、センスアンプ１２２は、書き込み動作のときには、書き込みデータＷＤをメモリセルアレイ１２１に送信する。
データレジスタ１２３は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータＷＤ及び読み出しデータＲＤを保持する。例えば、書き込み動作において、データレジスタ１２３は、入出力回路１１０から受信した書き込みデータＷＤを一時的に保持し、センスアンプ１２２に送信する。また例えば、読み出し動作において、データレジスタ１２３は、センスアンプ１２２から受信した読み出しデータＲＤを一時的に保持し、入出力回路１１０に送信する。
カラムデコーダ１２４は、例えば、書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡをデコードし、デコード結果に応じてデータレジスタ１２３内のラッチ回路を選択する。
次に、図３を参照して、出力回路１１０ｂの構成について説明する。なお、図３に示す例では、信号ＤＱ＜０＞の入出力パッド１３０＜０＞に対応した出力回路１１０ｂ＜０＞について説明するが、他の出力回路１１０ｂ＜ｋ＞、１１０ｂ＿ＤＱＳ、及び１１０ｂ＿ＢＤＱＳも同じ構成である。更に、この例では、Ｒｏｎ情報がメモリセルアレイ１２１に格納されている場合について説明するが、例えば、ＮＡＮＤ型フラッシュメモリ１００内に設けられたｅ－ＦｕｓｅがＲｏｎ情報に基づいて切断されることにより、Ｒｏｎ情報を保持していてもよい。更に、図３に示す例では、ＺＱ情報が反映される場合について説明するが、ＺＱ較正回路１１１及びＺＱ情報は省略されてもよい。
図３に示すように、出力回路１１０ｂ＜０＞は、Ｒｏｎ＿ＤＡＣレジスタ１４１、Ｒｏｎ変換ロジック回路１４２、出力制御回路１４３、ＤＯＵＴアンプ１４４、プリドライバ１４６、及び出力バッファ１４９を含む。
Ｒｏｎ＿ＤＡＣレジスタ１４１は、メモリセルアレイ１２１に保存されているＲｏｎ情報を一時的に格納するためのレジスタである。シーケンサ１１８は、ＮＡＮＤ型フラッシュメモリ１００の電源ＯＮ後、ＰＯＲ動作の１つとして、Ｒｏｎ情報をＲｏｎ＿ＤＡＣレジスタ１４１に格納する。より具体的には、Ｒｏｎ＿ＤＡＣレジスタ１４１には、Ｒｏｎ情報として、後述するＰＭＯＳ出力バッファ１５０のトランジスタ（以下、「出力トランジスタ」と呼ぶ）のトランジスタサイズに関する８ビットの信号ＲＯＮＰＯｏｒｇ＜７：０＞と、後述するＮＭＯＳ出力バッファ１５１の出力トランジスタのトランジスタサイズに関する８ビットの信号ＲＯＮＮＯｏｒｇ＜７：０＞とが格納される。Ｒｏｎ＿ＤＡＣレジスタ１４１に格納された信号ＲＯＮＰＯｏｒｇ＜７：０＞は、Ｒｏｎ変換ロジック回路１４２に送信される。また、Ｒｏｎ＿ＤＡＣレジスタ１４１に格納された信号ＲＯＮＮＯｏｒｇ＜７：０＞は、Ｒｏｎ変換ロジック回路１４２に送信される。
Ｒｏｎ変換ロジック回路１４２は、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１１７から受信したＲｏｎ設定値情報及びＺＱ較正回路１１１から受信したＰＭＯＳトランジスタに関するＺＱ情報に基づいて、Ｒｏｎ＿ＤＡＣレジスタ１４１から受信した信号ＲＯＮＰＯｏｒｇ＜７：０＞を変換して信号ＲＯＮＰＯ＿ＯＣＤ＜７：０＞を生成し、生成した信号ＲＯＮＰＯ＿ＯＣＤ＜７：０＞をＤＯＵＴアンプ１４４及びＰ型プリドライバ群１４７に送信する。
同様に、Ｒｏｎ変換ロジック回路１４２は、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１１７から受信したＲｏｎ設定値情報及びＺＱ較正回路１１１から受信したＮＭＯＳトランジスタに関するＺＱ情報に基づいて、Ｒｏｎ＿ＤＡＣレジスタ１４１から受信した信号ＲＯＮＮＯｏｒｇ＜７：０＞を変換して信号ＲＯＮＮＯ＿ＯＣＤ＜７：０＞を生成し、生成した信号ＲＯＮＮＯ＿ＯＣＤ＜７：０＞をＤＯＵＴアンプ１４４及びＮ型プリドライバ群１４８に送信する。
出力制御回路１４３は、ＮＡＮＤ型フラッシュメモリ１００内の他の回路（例えば、データレジスタ１２３等）から受信した出力信号をＤＯＵＴアンプ１４４に送信する。
プリドライバ１４６は、出力信号に基づく電圧を出力バッファ１４９に送信する。プリドライバ１４６は、Ｐ型プリドライバ群１４７及びＮ型プリドライバ群１４８を含む。
Ｐ型プリドライバ群１４７は、出力信号の反転信号をＰＭＯＳ出力バッファ群１５０に出力する。Ｐ型プリドライバ群１４７は、信号ＲＯＮＰＯ＿ＯＣＤ＜７：０＞の各ビットに対応する８個のＰ型プリドライバ１４７＜０＞～１４７＜７＞を含む。Ｐ型プリドライバ１４７＜０＞～１４７＜７＞は同じ構成をしている。以下、信号ＲＯＮＰＯ＿ＯＣＤ＜ｍ＞（ｍは、０≦ｍ＜７の整数）に対応するＰ型プリドライバを、Ｐ型プリドライバ１４７＜ｍ＞と表記する。Ｐ型プリドライバ１４７＜ｍ＞は、Ｒｏｎ＿ＤＡＣレジスタ１４１から、Ｒｏｎ設定値情報及びＺＱ情報を含まない信号ＲＯＮＮＯｏｒｇ＜７：０＞を受信し、これに基づいて、Ｐ型プリドライバ１４７＜ｍ＞内のＮＭＯＳトランジスタのトランジスタサイズを変更できる。Ｐ型プリドライバ１４７＜ｍ＞の構成については後述する。
Ｎ型プリドライバ群１４８は、出力信号の反転信号をＮＭＯＳ出力バッファ群１５１に出力する。Ｎ型プリドライバ群１４８は、信号ＲＯＮＮＯ＿ＯＣＤ＜７：０＞の各ビットに対応する８個のＮ型プリドライバ１４８＜０＞～１４８＜７＞を含む。Ｎ型プリドライバ１４８＜０＞～１４８＜７＞は同じ構成をしている。以下、信号ＲＯＮＮＯ＿ＯＣＤ＜ｍ＞（ｍは、０≦ｍ＜７の整数）に対応するＮ型プリドライバ１４８を、Ｎ型プリドライバ１４８＜ｍ＞と表記する。Ｎ型プリドライバ１４８＜ｍ＞は、Ｒｏｎ＿ＤＡＣレジスタ１４１から、Ｒｏｎ設定値情報及びＺＱ情報を含まない信号ＲＯＮＰＯｏｒｇ＜７：０＞を受信し、これに基づいて、Ｎ型プリドライバ１４８＜ｍ＞内のＰＭＯＳトランジスタのトランジスタサイズを変更できる。
出力バッファ１４９は、出力信号を、適正な電圧レベルに変換し、パッド３０＜０＞を介して、コントローラ２００に出力する。出力バッファ１４９は、ＰＭＯＳ出力バッファ群１５０及びＮＭＯＳ出力バッファ群１５１を含む。
ＰＭＯＳ出力バッファ群１５０は、Ｐ型プリドライバ群１４７の出力信号が “Ｌ”レベルの場合、“Ｈ”レベルの電源電圧ＶＣＣＱをパッド３０＜０＞に印加する。ＰＭＯＳ出力バッファ群１５０は、８個のＰ型プリドライバ１４７＜０＞～１４７＜７＞にそれぞれ接続された８個のＰＭＯＳ出力バッファ１５０＜０＞～１５０＜７＞を含む。以下、Ｐ型プリドライバ１４７＜ｍ＞に対応するＰＭＯＳ出力バッファを、ＰＭＯＳ出力バッファ１５０＜ｍ＞と表記する。
ＰＭＯＳ出力バッファ１５０＜０＞～１５０＜７＞は、ＰＭＯＳトランジスタ６１＜０＞～６１＜７＞をそれぞれ含む。以下、ＰＭＯＳ出力バッファ１５０＜ｍ＞に対応するＰＭＯＳトランジスタを、ＰＭＯＳトランジスタ６１＜ｍ＞とする。トランジスタ６１＜ｍ＞のゲートは、対応するＰ型プリドライバ１４７＜ｍ＞に接続され、ソースには電圧ＶＣＣＱが印加され、ドレインはパッド３０＜０＞に接続される。
８個のトランジスタ６１＜０＞～６１＜７＞は、トランジスタサイズ（オン抵抗Ｒｏｎｐ）がそれぞれ異なる。例えば、トランジスタ６１＜０＞～６１＜７＞のオン抵抗Ｒｏｎｐは、（６１＜０＞）＜（６１＜１＞）＜…＜（６１＜７＞）の関係にある。そして、トランジスタ６１＜０＞～６１＜７＞を組み合わせることにより、ＰＭＯＳ出力バッファ群１５０におけるＰＭＯＳトランジスタ６１のトランジスタサイズ（合成のオン抵抗Ｒｏｎｐ）は２８＝２５６通りの組み合わせとなる。すなわち、信号ＲＯＮＰＯ＿ＯＣＤ＜７：０＞に基づいて、ＰＭＯＳトランジスタの出力インピーダンスを２５６通りから選択できる。
ＮＭＯＳ出力バッファ群１５１は、Ｎ型プリドライバ群１４８の出力信号が “Ｈ”レベルの場合、“Ｌ”レベルの電圧（接地電圧ＶＳＳ）をパッド３０＜０＞に印加する。ＮＭＯＳ出力バッファ群１５１は、８個のＮ型プリドライバ１４８＜０＞～１４８＜７＞にそれぞれ接続された８個のＮＭＯＳ出力バッファ１５１＜０＞～１５１＜７＞を含む。以下、Ｎ型プリドライバ１４８＜ｍ＞に対応するＮＭＯＳ出力バッファを、ＮＭＯＳ出力バッファ１５１＜ｍ＞とする。
ＮＭＯＳ出力バッファ１５１＜０＞～１５１＜７＞は、ＮＯＳトランジスタ６２＜０＞～６２＜７＞をそれぞれ含む。以下、ＮＭＯＳ出力バッファ１５１＜ｍ＞に対応するＮＭＯＳトランジスタを、ＮＭＯＳトランジスタ６２＜ｍ＞と表記する。トランジスタ６２＜ｍ＞のゲートは、対応するＮ型プリドライバ１４８＜ｍ＞に接続され、ソースは接地され（電圧ＶＳＳが印加され）、ドレインはパッド３０＜０＞に接続される。
８個のＮＭＯＳトランジスタ６２＜０＞～６２＜７＞は、トランジスタサイズ（オン抵抗Ｒｏｎｎ）がそれぞれ異なる。例えば、ＮＭＯＳトランジスタ６２＜０＞～６２＜７＞のオン抵抗Ｒｏｎｎは、（６２＜０＞）＜（６２＜１＞）＜…＜（６２＜７＞）の関係にある。そして、ＮＭＯＳトランジスタ６２＜０＞～６２＜７＞を組み合わせることにより、ＮＭＯＳ出力バッファ群１５１におけるＮＭＯＳトランジスタ６２のトランジスタサイズ（合成のオン抵抗Ｒｏｎｎ）は２８＝２５６通りの組み合わせとなる。即ち、信号ＲＯＮＮＯ＿ＯＣＤ＜７：０＞に基づいて、ＮＭＯＳトランジスタ６２の出力インピーダンスを２５６通りから選択できる。
図１Ａ、図１Ｂ、図４及び図５Ａ，図５Ｂを参照して、第１の実施形態に係るＤＯＵＴアンプに用いられる差動波形成形回路の構成例について説明する。
本実施形態の差動波形成形回路１は、並列接続された２つのクロスカップル負荷アンプと、各クロスカップル負荷アンプに接続する複数の位相反転回路（インバータ）とを用いて入力信号が適正な交差（クロスポイント）を成すように波形を形成する。例えば、図７Ａは、入力信号にＨ－Ｌ差が無い信号であるが、図７Ｂ，７Ｃに示すように、入力信号にＨ７レベル－Ｌ７レベルとのＨ－Ｌ差（周期の時間差）が生じていたとしても、出力信号は、共に、Ｈ－Ｌ差を補正されており、高速動作時のデータパターン依存ジッタを低減する。
差動波形成形回路１は、並列配置される、第１電流経路を構成する第１波形成形部Ｐ１と、第２電流経路を構成する第２波形成形部Ｐ２とを有している。これらの第１電流経路と第２電流経路は、１つの入力端から分岐して、並列に配置され、１つの出力端に結合している。具体的には、図１Ａに示すように、第１波形成形部Ｐ１は、入力端から第１アンプ２、第１インバータ３及び第２インバータ４の順に直列接続されて、信号Ｖ３（第１出力信号）を出力する。同様に、第２波形成形部Ｐ２は、入力端から第３インバータ５、第２アンプ６及び第４インバータ７の順に直列接続されて、信号Ｖ６（第２出力信号）を出力する。また、図１Ｂに示すように、第２インバータ４と第４インバータ７のそれぞれの出力側が出力端に接続する。また、第１アンプ２と第２アンプ６とは、同一の特性（例えば、入出力特性、温度特性等）を有している。また、少なくとも第２インバータ４と、第４インバータ７は、同一入出力特性及び同一規格（パラメータ等）を有している。第１アンプ２及び第２アンプ６は、例えば、反転差動増幅回路が用いられる。尚、本実施形態で利用する差動波形成形回路１は、図１Ｂに示す回路構成であり、図１Ａに示す回路構成は、図４に示す波形形成を理解しやすいように、記載するものである。
次に、図４を参照して、差動波形成形回路１における各構成部位の出力信号による波形成形について説明する。
まず、入力信号を一定の周期を有する矩形波、例えば、パルス波形の入力信号ＶＩＮとする。入力信号ＶＩＮは、第１波形成形部Ｐ１側に入力すると、第１アンプ２により反転差動増幅されて信号Ｖ１が出力される。第１アンプ２は、後述するように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されているため、出力インピーダンスに差が生じている。そのため、第１アンプ２は、信号Ｖ１を増幅出力する際に、信号の立ち上がりが遅れる、即ち、パルス波形の波形が崩れる傾向を有している。このような立ち上がりの傾斜がＨ－Ｌ差を生じさせる１つの要因となっている。
さらに、信号Ｖ１は、第１インバータ３に入力されて位相が反転し、信号Ｖ２として出力される。さらに、第２インバータ４に入力されて位相が反転し、信号Ｖ３（第１出力信号）として出力される。
次に、入力信号ＶＩＮは、第１波形成形部Ｐ１側と同時に、第２波形成形部Ｐ２側にもに入力する。まず、入力信号ＶＩＮは、第３インバータ５に入力されて位相が反転された信号Ｖ４が出力される。次に、信号Ｖ４は、第２アンプ６により反転差動増幅されて信号Ｖ５が出力される。さらに、第４インバータ７に入力されて位相が反転された信号Ｖ６（第２出力信号）が出力される。
それぞれに出力された信号Ｖ３と信号Ｖ６は、信号Ｖ３がＬレベルの期間が長く、信号Ｖ６は、Ｈレベルの期間が長いという逆の特性となる。これらの２つの信号を短絡した図１Ｂの出力端に出力される出力信号ＶＯＵＴは、中和されてＬレベル期間とＨレベル期間とが等しくなり、平均化される。この平均化により、Ｈ－Ｌの差が解消されて、信号の波形の立ち上がりと立ち下がりのエッジに傾斜を持つ出力信号ＶＯＵＴが出力される。
以上のようなＤＯＵＴアンプの構成によれば、入力信号ＶＩＮを第１電流経路と第２電流経路とで２つに分岐する。第１電流経路は、入力信号ＶＩＮを反転差動増幅した後、位相を反転して第１出力信号を生成し、第２電流経路は、入力信号ＶＩＮの位相を反転した後、反転差動増幅して第２出力信号を反転してた第２出力信号を生成する。これらの入力信号の反転差動増幅と位相反転の順番を違えた波形成形により、入力信号の波形の立ち上がりと立ち下がりで波形が対称となる傾斜を持つように成形され、且つ出力側で短絡されているため、Ｈ－Ｌの差が消滅する。
本実施形態によれば、半導体記憶装置の１つであるＮＡＮＤ型フラッシュメモリの出力回路に含まれるＤＯＵＴＡＭＰに設けられた差動波形成形回路の出力信号のＨレベル及びＬレベルの周期時間差を低減して、高速化されたデータレートに対応し、高速動作時のデータパターン依存ジッタを低減することができる。
図５Ａ及び図５Ｂは、横軸にコーナー条件（トランジスタの閾値、電源電圧、温度を振った条件）、縦軸にＨ－Ｌ差（Ｈレベル出力期間とＬレベル出力期間の差）を取っている。図５Ａは図１Ａ内に示す信号Ｖ３のＨ－Ｌ差を示し、図５Ｂは図１Ｂ内に示す出力信号ＶＯＵＴのＨ－Ｌ差を示している。図５Ａにおいて、コーナーＣ５～Ｃ８ではＨレベルの出力期間が極端に長く、コーナーＣ９～Ｃ１２では、Ｌレベルの出力期間が極端に長い。一方、図５Ｂにおいて、逆特性を持った信号Ｖ３と信号Ｖ６を短絡していることで、コーナーＣ５～Ｃ８とコーナーＣ９～Ｃ１２の差が軽減されており、トランジスタの閾値・電源電圧・温度の影響を受けにくいロバストな特性となっている。
図６は、差動波形成形回路１の第１アンプ２及び第２アンプ６に、クロスカップル負荷アンプの一例を組み込んだ構成を示している。
第１アンプ２及び第２アンプ６は、共に、反転差動増幅回路として、第１クロスカップル負荷アンプ（以下、第１クロスアンプと称する）１１と第２クロスカップル負荷アンプ（以下、第２クロスアンプと称する）１２を備えている。前述したように、第１アンプ２及び第２アンプ６は、同じ入出力特性を有しており、それぞれが同一規格のトランジスタによって構成されている。
第１クロスアンプ１１は、入力端Ａｉｎと基準電圧ＶＲＥＦを差動入力信号として、ＰＭＯＳトランジスタ２３、２４に入力され、クロスカップル接続されるＮＭＯＳトランジスタ２１，２２を負荷として接続される。ＰＭＯＳトランジスタ２３、２４と基準電位（電源電位）間には、定電流源のＰＭＯＳトランジスタが接続される。この定電流源は、出力のタイミングを制御するための信号を印加してもよい。
また、第２クロスアンプ１２は、入力端Ｂｉｎと基準電圧ＶＲＥＦを差動入力信号としてＮＭＯＳトランジスタ３３、３４に入力され、クロスカップル接続されるＰＭＯＳトランジスタ３１，３２を負荷として接続される。ＮＭＯＳトランジスタ３３、３４と基準電位（設置電位）の間には、出力のタイミングを制御するための信号を印加してもよい。
第１アンプ２は、入力端ＡｉｎがＰＭＯＳトランジスタ２３とＮＭＯＳトランジスタ３３のそれぞれのゲートに、基準電圧ＶＲＥＦがＰＭＯＳトランジスタ２４とＮＭＯＳトランジスタ３４のそれぞれのゲートに接続され、入力信号ＶＩＮが各ゲートに同時に入力される。また、出力端Ａｏｕｔは、前述した第１インバータ３，４を介して、出力端子に接続される。同様に、第２アンプ６は、入力端ＢｉｎがＰＭＯＳトランジスタ２３とＮＭＯＳトランジスタ３３のそれぞれのゲートに、基準電圧ＶＲＥＦがＰＭＯＳトランジスタ２４とＮＭＯＳトランジスタ３４のそれぞれのゲート接続され、入力信号ＶＩＮが第３インバータ５を介して、各ゲートに同時に入力される。また、出力端Ｂｏｕｔは、前述した第４インバータ７を介して、出力端子に接続される。
図８は、差動増幅回路の一例を示している。
差動増幅回路８１は、カレントミラーの構成のように、ＰＭＯＳトランジスタ８２とＮＭＯＳトランジスタ８３による第１電流経路と、ＰＭＯＳトランジスタ８４とＮＭＯＳトランジスタ８５による第２電流経路が並列するように対向配置される。ＰＭＯＳトランジスタ８２とＮＭＯＳトランジスタ８３の各ゲートには、入力信号ＶＩＮが入力される。また、ＰＭＯＳトランジスタ８４とＮＭＯＳトランジスタ８５の各ゲートには、入力信号が反転された反転入力信号／ＶＩＮが入力される。
さらに、ＰＭＯＳトランジスタ８２、８４は、共に電流経路の一端がＰＭＯＳトランジスタ８６の電流経路の一端に接続され、他端が電源ＶＣＣＱが供給される電源端子に接続されている。また、ＮＭＯＳトランジスタ８３、８５は、共に電流経路の一端がＰＭＯＳトランジスタ８７の電流経路の一端に接続され、他端が接地電位（ＧＮＤ端子）に接続されている。ＰＭＯＳトランジスタ８６，８７は、共にゲートがＰＭＯＳトランジスタ８２とＮＭＯＳトランジスタ８３のドレイン・ソース間に出力端に接続され、出力信号によって駆動する。また、ＰＭＯＳトランジスタ８４とＮＭＯＳトランジスタ８５のドレインソース間に差動増幅回路８１の出力端が設けられ、出力信号ＶＯＵＴが出力される。
この差動増幅回路８は、入力信号ＶＩＮ（／ＶＩＮ）がＰＭＯＳトランジスタ８２（８４）とＮＭＯＳトランジスタ８３（８５）に同時に入力するため、Ｈ－Ｌ差が発生しがたく、さらに高速動作時おけるデータパターン依存ジッタの影響が受け難くなる。
図９に示す差動増幅回路９１は、前述した差動増幅回路８１の変形例である。
差動増幅回路９１は、前述した差動増幅回路８１に対して、ＮＭＯＳトランジスタ８３の電流経路の他端の接続先が異なり、直接、接地電位（ＧＮＤ端子）に接続している。これ以外の構成は、差動増幅回路８１の回路構成と同等である。
この差動増幅回路９１は、入力信号ＶＩＮ（／ＶＩＮ）がＰＭＯＳトランジスタ８２（８４）とＮＭＯＳトランジスタ８３（８５）に同時に入力するため、Ｈ－Ｌ差が発生しがたく、さらに高速動作時おけるデータパターン依存ジッタの影響が受け難くなる。また、ＮＭＯＳトランジスタ８３が直接、接地電位に接続するため、動作が安定する。
次に、図１０及び図１１を参照して、本実施形態の差動波形成形回路１における構成条件及びレイアウトについて説明する。
図１２においては、前述した図１に示した差動波形成形回路１のブロック構成のレイアウトを示している。前述した第１波形成形部Ｐ１として、入力端ＶＩＮから第１アンプ２、第１インバータ３及び第２インバータ４の順に直列的に配置される。同様に、第２波形成形部Ｐ２は、入力端ＶＩＮから第３インバータ５、第２アンプ６及び第４インバータ７の順に直列接的に配置されている。さらに、第２インバータ４と第４インバータ７のそれぞれの出力側が一点で繋げる配線が配置される。
図１０に示すように、差動波形成形回路１は、並列接続された２つの反転差動増幅回路（第１アンプ２及び第２アンプ６）と、各反転差動増幅回路に接続する複数の位相反転回路（インバータ）とを用いて入力信号が適正な交差を成すように波形を形成する。この入力信号が適正な交差を成すように波形を形成するためには、構成条件が規定される。
１）第１アンプ２と第１インバータ３の組と、第２アンプ６と第４インバータ７の組において、同じ入出力特性を持たせるために、半導体チップ上に形成する回路素子のレイアウトが同じである。
２）配線パターンの幅は、配線パターン７１ａを幅Ｗ１とし、配線パターン７１ｂを幅Ｗ２とする。以下の例では、配線パターン７１ａ，７１ｂは、幅Ｗ１＝Ｗ２とし、且つ、同じ配線断面積（幅Ｗ×厚さＴ）とする。この時、分岐点Ｄ１から第１アンプ２の入力端までの配線パターンの距離Ｌ１（抵抗値Ｒ１）とする。また分岐点Ｄ１から第３インバータ５まで配線パターンの距離Ｌ２（抵抗値Ｒ２）とする。また、分岐点Ｄ１から第１アンプ２の入力端までの配線パターン７１ａの容量をＣ１とし、分岐点Ｄ１から第３インバータ５の入力端までの配線パターン７１ｂの容量をＣ２とする。配線パターン７１ａの第１時定数（Ｒ１×Ｃ１）と配線パターン７１の第２時（Ｒ２×Ｃ２）の関係は、同じ時定数Ｒ１×Ｃ１＝Ｒ２×Ｃ２であることが必須である。尚、実際に、チップに配線パターンを形成する場合には、回路内では同じ断面積の配線パターンを形成する場合が多く、断面積を考慮しなくとも距離Ｌ１，Ｌ２のみで抵抗値の比を規定できる。
しかしながら、設計や仕様に基づく配線の引き回しや回路素子との位置関係によっては、容量Ｃ１は、配線７１ａにより生じる寄生容量とアンプの入力容量の両方が含まれ、容量Ｃ２においても、配線７１ｂにより生じる寄生容量とアンプの入力容量の両方が含まれる場合がある。従って、必ずしも配線パターン７１ａ，７１ｂは、幅Ｗ１＝Ｗ２とは限らず、例えば図１２に示すように、配線パターン７１ａは、幅Ｗ１を太くした場合は、距離Ｌ１も長くして、時定数が一定になるように保つ必要がある。図１２に示す例では、第１アンプ２の方が第３インバータ５よりも入力トランジスタのサイズが大きいため、容量Ｃ１＞容量Ｃ２となる。このため、配線パターンの幅を幅Ｗ１＞幅Ｗ２とし、配線パターンの距離は、距離Ｌ１＜距離Ｌ２とする。
３）第２インバータ４と第４インバータ７とが、同じサイズで有り、同じパラメータによる同一規格で形成され、同じ入出力特性を有している。
４）第２インバータ４から出力端までの配線パターンの第３時定数と、第４インバータ７から出力端までの配線パターンの第４時定数とが同じ時定数（Ｒ×Ｃ）である。尚、配線パターンが同じ配線断面積（幅Ｗ×厚さＴ）であれば、配線パターンの距離が同じである。
次に、図１２及び図１３を参照して、第２の実施形態に係るＤＯＵＴアンプに用いられる差動波形成形回路の構成例について説明する。尚、本実施形態の構成部位で前述した第１の実施形態と同じ構成部位には同じ参照符号を付して、説明を省略する。
本実施形態の差動波形成形回路９２は、前述した第１アンプ２と、第１インバータ３と、第２アンプ６とが直列接続されて構成される。第１アンプ２と第２アンプ６は、反転差動増幅回路であり、同一の入出力特性となっている。勿論、第１アンプ２と第２アンプ６は、前述したクロスカップル負荷アンプを用いることができる。この差動波形成形回路９２は、前述した第１の実施形態における差動波形成形回路１を同じ機能を持たせて、簡易化された構成を有している。
差動波形成形回路９２による波形成形について説明する。
まず、図１３に示すように、入力信号ＶＩＮは、第１アンプ２に入力すると反転差動増幅されて信号Ｖ１が出力される。この時、第１アンプ２は、信号Ｖ１を増幅出力する際に、信号の立ち上がりが遅れ、パルス波形の波形を崩している。
さらに、信号Ｖ１は、第１インバータ３に入力されて位相が反転され、信号Ｖ２として出力される。この反転により、信号Ｖ２では、第１アンプ２の遅い立ち上がりにより信号の立ち上がりに生じた傾きが、反転したことで立ち下がりに遅れが生じた傾きとなる。次に、信号Ｖ２を第２アンプ６により反転差動増幅して出力信号ＶＵＯＴが波形形成される。第２アンプ６による反転差動増幅によって、信号Ｖ２から信号の波形の立ち上がりと立ち下がりのエッジに同様な傾斜を持つ出力信号ＶＯＵＴが出力される。
以上のように、本実施形態の差動波形成形回路９２によれば、２つの反転差動増幅回路からなる第１アンプ２，第２アンプ６と、１つの第１インバータ３により構成されているため、第１の実施形態に比べて、コンパクトで簡易な構成により波形成形を実現することができる。また、並列した電流経路を有していない構成であり、配線パターンに対する時定数の調整が不要であるため、レイアウトが容易である。本実施形態の差動波形成形回路９２は、回路素子数が少ないため、消費電力や発熱量を抑制することができる。
また、前述した第１の実施形態及び第２の実施形態の差動波形成形回路に対して、前述したＺＱ較正回路１１１及びＲｏｎ変換ロジック回路１４２を用いて取得されたプロセス情報を用いてフィードバック制御を行い、成形される波形のデューティ比を調整することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…差動波形成形回路、２…第１アンプ（反転差動増幅回路）、３…第１インバータ、４…第２インバータ、５…第３インバータ、７…第４インバータ、１１，１２…クロスアンプ（クロスカップル負荷アンプ）、２１，２２，３３，３４…ＮＭＯＳトランジスタ、２３，２４，２５，３１，３２，３５…ＰＭＯＳトランジスタ、７１，７１ａ，７１ｂ…配線パターン、９１…差動波形成形回路、１００…ＮＡＮＤ型フラッシュメモリ、１０１…差動増幅回路、１１０…入出力回路、１１０ａ…入力回路、１１０ｂ…出力回路、１１１…ＺＱ較正回路、１１２…ロジック制御回路、１１３…レディ／ビジー回路、１１４…ステータスレジスタ、１１５…アドレスレジスタ、１１６…コマンドレジスタ、１１７…Ｆｅａｔｕｒｅ回路、１１８…シーケンサ、１１９…電圧発生回路、１２０…ロウデコーダ、１２１…メモリセルアレイ、１４２…Ｒｏｎ変換ロジック回路、１４３…出力制御回路、１４４…ＤＯＵＴアンプ。

Claims (8)

  1. 矩形波形を有する入力信号を反転差動増幅する第１アンプと、該第１アンプが出力した信号の位相を反転する第１インバータと、該第１インバータに前記反転された信号を再度反転して出力する第２インバータと、が直列接続される第１波形成形部と、
    前記入力信号の位相を反転する第３インバータと、該第３インバータに前記反転された信号を反転差動増幅する第２アンプと、該第２アンプが出力した信号の位相を反転して出力する第４インバータ、とが直列接続される第２波形成形部と、
    を備え、
    前記第１波形成形部と前記第２波形成形部とが並列接続され、前記第１波形成形部により出力される第１出力信号と、前記第２波形成形部により出力される第２出力信号と、を平均化して、出力信号を生成する差動波形成形回路を有し、
    前記入力信号が入力する端子から前記第１波形成形部の前記第１アンプの入力端までの第１配線パターンと、前記入力信号が入力する端子から前記第２波形成形部の前記第３インバータの入力端までの第２配線パターンとを有し、
    前記第１配線パターンの幅をＷ１、前記第１配線パターンの長さをＬ１とし、前記第２配線パターンの幅をＷ２、前記第２配線パターンの長さをＬ２としたとき、
    Ｗ１＞Ｗ２、Ｌ１＜Ｌ２が成り立つ、半導体記憶装置。
  2. 前記差動波形成形回路において、
    前記第１波形成形部は、前記入力信号を反転差分増幅した後、位相を反転する前記第１出力信号を生成し、
    前記第２波形成形部は、前記入力信号の位相を反転した後、反転差分増幅する前記第２出力信号を生成し、
    前記第１出力信号の前記増幅時に波形の立ち上がりの遅れにより生じた波形の傾斜に対して、前記第２出力信号の前記位相を反転された前記入力信号を増幅して波形の立ち下がりの遅れにより生じた波形の傾斜を平均化して、前記入力信号における立ち上がりと立ち下がりの波形を同一に波形成形する、請求項１に記載の半導体記憶装置。
  3. 前記第１アンプ及び前記第２アンプは、同一の入出力特性を有し、
    ＮＭＯＳトランジスタがクロスカップル接続される第１クロスカップル負荷アンプとＰＭＯＳトランジスタがクロスカップル接続される第２クロスカップル負荷アンプと、を備え、
    前記入力信号が前記第１クロスカップル負荷アンプと前記第２クロスカップル負荷アンプに入力される反転差動増幅回路を有する、請求項１に記載の半導体記憶装置。
  4. 前記第１アンプと前記第１インバータの組と、前記第２アンプと前記第４インバータの組とがチップ上に同じサイズで形成され、同じ入出力特性を有し、
    前記入力信号が入力する端子から前記第１波形成形部の前記第１アンプの入力端までの前記第１配線パターンの第１時定数は、
    前記入力信号が入力する端子から前記第２波形成形部の前記第３インバータの入力端までの前記第２配線パターンの第２時定数と同一であり、
    前記第２インバータから出力端までの配線パターンの第３時定数と、前記第４インバータから出力端までの配線パターンの第４時定数とが同一である、請求項３に記載の半導体記憶装置。
  5. 前記第１波形成形部における前記第１アンプと前記第１インバータとの間の配線の長さは、前記第２波形成形部における前記第２アンプと前記第４インバータとの間の配線の長さと等しい、請求項１に記載の半導体記憶装置。
  6. 前記第１波形成形部における前記第１インバータと前記第２インバータとの間の配線の長さは、前記第２波形成形部における前記第３インバータと前記第２アンプとの間の配線の長さと等しい、請求項１に記載の半導体記憶装置。
  7. 前記第１波形成形部における前記第２インバータから出力端までの配線の長さは、前記第２波形成形部における前記第４インバータから出力端までの配線の長さと等しい、請求項１に記載の半導体記憶装置。
  8. 矩形波形を有する入力信号を反転差動増幅する第１アンプと、該第１アンプが出力した信号の位相を反転する第１インバータと、該第１インバータに前記反転された信号を再度反転して出力する第２インバータと、が直列接続される第１波形成形部と、
    前記入力信号の位相を反転する第３インバータと、該第３インバータに前記反転された信号を反転差動増幅する第２アンプと、該第２アンプが出力した信号の位相を反転して出力する第４インバータ、とが直列接続される第２波形成形部と、
    を備え、
    前記第１波形成形部と前記第２波形成形部とが並列接続され、前記第１波形成形部により出力される第１出力信号と、前記第２波形成形部により出力される第２出力信号と、を平均化して、出力信号を生成する差動波形成形回路を有し、
    前記入力信号が入力する端子から前記第１アンプの入力端までの第１配線パターンの第１時定数は、前記入力信号が入力する端子から前記第３インバータの入力端までの第２配線パターンの第２時定数と同一であり、
    前記第２インバータから出力端までの第３配線パターンの第３時定数は、前記第４インバータから出力端までの第４配線パターンの第４時定数と同一である、半導体記憶装置。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006333466A (ja) 2005-05-20 2006-12-07 Samsung Electronics Co Ltd 安定された遷移遅延特性を有する電圧レベル変換回路
JP2012119849A (ja) 2010-11-30 2012-06-21 Elpida Memory Inc 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6247138B1 (en) 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
KR100360405B1 (ko) 2000-08-09 2002-11-13 삼성전자 주식회사 출력 안정도를 개선하는 반도체 장치의 데이터 출력용증폭 회로 및 이를 구비하는 반도체 장치
US6864725B2 (en) * 2002-06-05 2005-03-08 Micron Technology, Inc. Low current wide VREF range input buffer
JP3657243B2 (ja) * 2002-06-28 2005-06-08 Ｎｅｃエレクトロニクス株式会社 レベルシフタ、半導体集積回路及び情報処理システム
JP3764135B2 (ja) * 2002-10-31 2006-04-05 Ｎｅｃエレクトロニクス株式会社 レベルシフタ
US7167052B2 (en) * 2004-06-15 2007-01-23 Promos Technologies Inc. Low voltage differential amplifier circuit for wide voltage range operation
TWI359340B (en) * 2008-03-13 2012-03-01 Via Tech Inc Level shifters
JP2013030827A (ja) * 2011-07-26 2013-02-07 Toshiba Corp レベルシフト回路
JP5917858B2 (ja) * 2011-08-29 2016-05-18 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8872562B2 (en) 2013-03-21 2014-10-28 Kabushiki Kaisha Toshiba Semiconductor device
JP5818836B2 (ja) 2013-03-21 2015-11-18 株式会社東芝 半導体装置
JP2018152147A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置及び方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006333466A (ja) 2005-05-20 2006-12-07 Samsung Electronics Co Ltd 安定された遷移遅延特性を有する電圧レベル変換回路
JP2012119849A (ja) 2010-11-30 2012-06-21 Elpida Memory Inc 半導体装置

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