JP4534162B2 - 半導体集積回路装置 - Google Patents
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Description
図1は、本発明の第1の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図1において、半導体集積回路装置は、電位比較回路21、保持回路22、DLL回路23を備える。電位比較回路21は、DLL用の電源電位VAAと比較用のリファレンス電位REFとを入力し、VAAのレベルがREFより高い場合に信号CPOをHレベルとして保持回路22に出力する。保持回路22は、電位比較回路21の判定結果である信号CPOとリセット信号RSTとを入力し、セット信号RSTが入力された時点で、信号CPOがLであれば、信号CPOがHになるまでリセット信号RSTの幅を広げ、DLL回路23に対して拡張されたリセット信号(拡張DLLリセット信号)RST1を出力する。
図4は、本発明の第2の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図4において、図6と同一の符号は同一物を示し、その説明を省略する。図4に示す半導体集積回路装置は、図6のDLL回路100に対し、クロック計数回路30、判定回路31、DLL再リセット回路32をさらに備える。クロック計数回路30は、システムクロック信号CKとリセット信号RSTを入力し、リセット信号RSTの入力後におけるシステムクロック信号CKのクロック数をカウントし、所定数、例えば200サイクルをカウントしたならば、信号S20を出力する。判定回路31は、信号S20とDLL回路内の2つのシフトレジスタ15A、15Bのそれぞれのカウンタ値とを入力して判定結果となる信号S21をDLL再リセット回路32に出力する。すなわち、シフトレジスタ15A、15Bのカウンタ値同士が所定以上の差を有する場合に、DLL再リセット回路32に対して再リセットを行わせる。DLL再リセット回路32は、信号S21が入力されると、DLL回路を再リセットするための信号RST2を出力する。信号RST2は、再リセット動作を行うためのリセット信号RSTとしてカウンタ12A、12Bに入力される。
3A、3B ディレイライン
4A、4B 位相合成回路
5 クロック合成回路
6 バッファ
7 DQ
8 ダミーDQ
9A、9B 位相比較回路
11A、11B 制御回路
12A、12B カウンタ
13A、13B DA変換器
15A、15B シフトレジスタ
21 電位比較回路
22 保持回路
23 DLL回路
30 クロック計数回路
31 判定回路
32 DLL再リセット回路
EXNOR1、EXNOR2 否定付排他的論理和回路
INV1、INV2、INV3、INV4 インバータ回路
NOR1、NOR2、NOR3、NOR4 NOR回路
TG1、TG2、TG3、TG4 トランスファゲート
Claims (6)
- DLL回路と、
前記DLL回路の電源電圧と参照電圧とを比較する電圧比較回路と、
前記DLL回路のリセット信号が入力された際に前記DLL回路の電源電圧が前記参照電圧以下であれば、前記DLL回路の電源電圧が前記参照電圧を超えるまで前記リセット信号を保持し拡張されたリセット信号として前記DLL回路に与える保持回路と、
を備えることを特徴とする半導体集積回路装置。 - 前記電圧比較回路は、前記電源電圧が前記参照電圧以下であれば第1のレベルとなり、前記電源電圧が前記参照電圧を超えれば第2のレベルとなる比較結果信号を前記保持回路に出力し、
前記保持回路は、前記比較結果信号が前記第2のレベルを示す場合には、前記リセット信号をそのまま前記DLL回路に出力し、前記比較結果信号が前記第1のレベルを示す場合には、前記比較結果信号が前記第2のレベルを示すまで前記リセット信号を保持し前記拡張されたリセット信号として前記DLL回路に出力することを特徴とする請求項1記載の半導体集積回路装置。 - 前記保持回路は、
前記リセット信号を入力する入力端子と、
前記DLL回路に接続される出力端子と、
前記入力端子と前記出力端子間を接続する第1のスイッチ回路と、
前記リセット信号を保持するラッチ回路と、
前記ラッチ回路の出力端と前記出力端子間を接続し、前記第1のスイッチ回路と逆の開閉動作を行う第2のスイッチ回路と、
前記比較結果信号を入力する、前記入力端子とは別の入力端子と、
前記別の入力端子と前記ラッチ回路とを接続し、前記第2のスイッチ回路と同じ開閉動作を行う第3のスイッチ回路と、
を備え、
前記比較結果信号が、前記第2のレベルを示す場合には、前記第1のスイッチ回路を閉じ、前記第1のレベルを示す場合には、前記第2および第3のスイッチ回路を閉じることを特徴とする請求項2記載の半導体集積回路装置。 - システムクロック信号の立ち上りエッジ及び立ち下りエッジのそれぞれに内部クロック信号の立ち上りエッジ及び立ち下りエッジをそれぞれ一致させるように動作するDLL回路を備える半導体集積回路装置であって、
DLL回路のリセット時からのシステムクロック信号のパルス数をカウントするクロック計数回路と、
前記クロック計数回路が所定のパルス数をカウントした時点で、前記内部クロック信号の立ち上がりエッジを前記システムクロック信号の立ち上がりエッジに一致させるための立ち上りエッジ用シフトレジスタ回路のカウンタと前記内部クロック信号の立ち下がりエッジを前記システムクロック信号の立ち下がりエッジに一致させるための立ち下りエッジ用シフトレジスタ回路のカウンタの基準となるビットをそれぞれ比較して一致又は不一致を判定する判定回路と、
前記基準となるビットが不一致である場合に、前記DLL回路のリセットを再発行するDLL再リセット回路と、
を備えることを特徴とする半導体集積回路装置。 - 前記判定回路は、前記立ち上りエッジ用シフトレジスタ回路のカウンタ及び前記立ち下りエッジ用シフトレジスタ回路のカウンタの複数の基準となるビットを比較して一致又は不一致を判定することを特徴とする請求項4記載の半導体集積回路装置。
- 請求項1〜5のいずれか一に記載の半導体集積回路装置において、前記DLL回路の代
わりに、PLL回路とすることを特徴とする半導体集積回路装置。
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