JPH08263177A - Ｃｐｕリセット方法及びｃｐｕリセット回路 - Google Patents
Ｃｐｕリセット方法及びｃｐｕリセット回路Info
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- JPH08263177A JPH08263177A JP7068206A JP6820695A JPH08263177A JP H08263177 A JPH08263177 A JP H08263177A JP 7068206 A JP7068206 A JP 7068206A JP 6820695 A JP6820695 A JP 6820695A JP H08263177 A JPH08263177 A JP H08263177A
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- reset
- cpu
- internal
- signal
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Abstract
(57)【要約】
【目的】 起動時の誤動作を防止する。
【構成】 電源のオン時に発生されるリセットパルスＳ
１に基づいて、リセット信号発生回路２により内部リセ
ット信号を発生する。内部リセット信号に基づいて、発
振回路３が発振して、クロックＣＬＫを出力する。内部
ＣＰＵ１０では、内部リセット信号とクロックＣＬＫに
基づいて、リセットされる。内部ＣＰＵ履歴信号発生回
路３０により、内部ＣＰＵ１０の正常／異常動作を示す
内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２を出力する。リセッ
ト認識回路４０により、内部ＣＰＵ履歴信号Ｓ３１、Ｓ
３２をクロックＣＬＫ１のタイミングでラッチして、内
部ＣＰＵ１０が正常動作でなければ、再リセット発生要
求信号Ｓ４０をリセット認識回路２に出力する。リセッ
ト信号発生回路２では、再リセット信号Ｓ２ａを発生す
る。
１に基づいて、リセット信号発生回路２により内部リセ
ット信号を発生する。内部リセット信号に基づいて、発
振回路３が発振して、クロックＣＬＫを出力する。内部
ＣＰＵ１０では、内部リセット信号とクロックＣＬＫに
基づいて、リセットされる。内部ＣＰＵ履歴信号発生回
路３０により、内部ＣＰＵ１０の正常／異常動作を示す
内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２を出力する。リセッ
ト認識回路４０により、内部ＣＰＵ履歴信号Ｓ３１、Ｓ
３２をクロックＣＬＫ１のタイミングでラッチして、内
部ＣＰＵ１０が正常動作でなければ、再リセット発生要
求信号Ｓ４０をリセット認識回路２に出力する。リセッ
ト信号発生回路２では、再リセット信号Ｓ２ａを発生す
る。
Description
【０００１】
【産業上の利用分野】本発明は、携帯型機器などに多く
用いられる、発振回路を内蔵したマイクロコンピュータ
などのＣＰＵリセット方法及びＣＰＵリセット回路に関
し、特に電源投入時にパワーオンリセット回路などを用
いてリセットパルスを発生させ、内部ＣＰＵをリセット
状態にするような場合に用いられる。
用いられる、発振回路を内蔵したマイクロコンピュータ
などのＣＰＵリセット方法及びＣＰＵリセット回路に関
し、特に電源投入時にパワーオンリセット回路などを用
いてリセットパルスを発生させ、内部ＣＰＵをリセット
状態にするような場合に用いられる。
【０００２】
【従来の技術】近年、マイクロコンピュータはその低電
圧動作化に伴い、様々な携帯型機器において使用されて
いる。この際、搭載部品点数の制限などから、リセット
パルスを発生するパワーオンリセット回路などを周辺に
組むケースが多く見られる。ところが、一般的に水晶発
振起動（中でも３２ＫＨｚ）は発振起動が不安定で、安
定発振までに数秒を要したり、異常発振したりする場合
がある。このため、内部に生成した内部リセット信号の
保持時間内に発振が安定せず、正常なリセット動作が行
えないままＣＰＵがメモリに記憶されたプログラムを実
行してしまい、結果としてマイクロコンピュータが暴走
に至ることになる。従来は、発振回路で発生したクロッ
クを内部のカウンタなどを用いて一定の時間の間、リセ
ットパルスを内部に保持するなどの方法によって、内部
リセットパルスを長くすることで内部のＣＰＵが誤動作
を起こさないように対策を取ってきた。
圧動作化に伴い、様々な携帯型機器において使用されて
いる。この際、搭載部品点数の制限などから、リセット
パルスを発生するパワーオンリセット回路などを周辺に
組むケースが多く見られる。ところが、一般的に水晶発
振起動（中でも３２ＫＨｚ）は発振起動が不安定で、安
定発振までに数秒を要したり、異常発振したりする場合
がある。このため、内部に生成した内部リセット信号の
保持時間内に発振が安定せず、正常なリセット動作が行
えないままＣＰＵがメモリに記憶されたプログラムを実
行してしまい、結果としてマイクロコンピュータが暴走
に至ることになる。従来は、発振回路で発生したクロッ
クを内部のカウンタなどを用いて一定の時間の間、リセ
ットパルスを内部に保持するなどの方法によって、内部
リセットパルスを長くすることで内部のＣＰＵが誤動作
を起こさないように対策を取ってきた。
【０００３】しかしながら、水晶が異常発振を引き起こ
すなど、見かけ上クロックが発生しているかのような状
態が発生した場合、カウンタを用いてクロックを認識す
るなどの方法では、異常クロックまでは認識できないた
めに、プログラムが記憶されているＲＯＭやＲＡＭなど
内部ロジックが異常クロックによって誤動作（ＲＯＭや
ＲＡＭは、一定のアクセスタイムを要するために確実な
アクセスが保証されなくなるため）を引き起こしてしま
うことがある。また、内部ロジックの暴走検知の方法と
して、ウォッチドッグタイマーなどが上げられるが、こ
れはマイクロコンピュータのプログラムが正常に実行さ
れ、ウォッチドッグタイマーの設定が行われなければ動
作しないため、起動時に誤動作を防ぐようなケースには
適用できない。
すなど、見かけ上クロックが発生しているかのような状
態が発生した場合、カウンタを用いてクロックを認識す
るなどの方法では、異常クロックまでは認識できないた
めに、プログラムが記憶されているＲＯＭやＲＡＭなど
内部ロジックが異常クロックによって誤動作（ＲＯＭや
ＲＡＭは、一定のアクセスタイムを要するために確実な
アクセスが保証されなくなるため）を引き起こしてしま
うことがある。また、内部ロジックの暴走検知の方法と
して、ウォッチドッグタイマーなどが上げられるが、こ
れはマイクロコンピュータのプログラムが正常に実行さ
れ、ウォッチドッグタイマーの設定が行われなければ動
作しないため、起動時に誤動作を防ぐようなケースには
適用できない。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＣＰＵリセット方法及びＣＰＵリセット回路において
は、次のような課題があった。 （ａ） 電源投入時のパワーオンリセットなどによるリ
セットパルスの印加において、内蔵の発振回路の起動状
態によっては正常なリセット動作が行われず誤動作に至
るという問題点があった。 （ｂ） また、水晶の異常発振による異常クロックによ
り誤動作を引き起こしてしまうという問題点があった。
ＣＰＵリセット方法及びＣＰＵリセット回路において
は、次のような課題があった。 （ａ） 電源投入時のパワーオンリセットなどによるリ
セットパルスの印加において、内蔵の発振回路の起動状
態によっては正常なリセット動作が行われず誤動作に至
るという問題点があった。 （ｂ） また、水晶の異常発振による異常クロックによ
り誤動作を引き起こしてしまうという問題点があった。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、内部リセット信号に基づいてリセッ
トし、発振回路により生成されたクロックに基づいてメ
モリに記憶されたプログラムを実行するＣＰＵのＣＰＵ
リセット方法において、以下の処理を実行する。すなわ
ち、電源オン時に発生されるリセットパルスに基づい
て、前記内部リセット信号を発生するリセット信号発生
処理と、前記ＣＰＵの正常／異常動作を判別する内部Ｃ
ＰＵ履歴信号を発生する内部ＣＰＵ履歴信号発生処理
と、前記内部ＣＰＵ履歴信号が前記ＣＰＵの異常動作を
示している場合に、前記ＣＰＵを再リセットするように
制御するリセット認識処理とを実行する。
を解決するために、内部リセット信号に基づいてリセッ
トし、発振回路により生成されたクロックに基づいてメ
モリに記憶されたプログラムを実行するＣＰＵのＣＰＵ
リセット方法において、以下の処理を実行する。すなわ
ち、電源オン時に発生されるリセットパルスに基づい
て、前記内部リセット信号を発生するリセット信号発生
処理と、前記ＣＰＵの正常／異常動作を判別する内部Ｃ
ＰＵ履歴信号を発生する内部ＣＰＵ履歴信号発生処理
と、前記内部ＣＰＵ履歴信号が前記ＣＰＵの異常動作を
示している場合に、前記ＣＰＵを再リセットするように
制御するリセット認識処理とを実行する。
【０００６】
【作用】第１の発明によれば、以上のようにＣＰＵリセ
ット方法を構成したので、メモリの実行アドレス、レジ
スタの内容などが所定の値にセットされかを判別する内
部ＣＰＵ履歴信号を発生する。内部ＣＰＵ履歴信号によ
り、ＣＰＵが異常動作していると判別されると、ＣＰＵ
を再リセットするように制御して、再リセットして、再
スタートする。従って、前記課題を解決できるのであ
る。
ット方法を構成したので、メモリの実行アドレス、レジ
スタの内容などが所定の値にセットされかを判別する内
部ＣＰＵ履歴信号を発生する。内部ＣＰＵ履歴信号によ
り、ＣＰＵが異常動作していると判別されると、ＣＰＵ
を再リセットするように制御して、再リセットして、再
スタートする。従って、前記課題を解決できるのであ
る。
【０００７】
【実施例】第１の実施例 図１は、本発明の第１の実施例のＣＰＵリセット回路の
構成図である。本第１実施例のＣＰＵリセット回路が従
来のＣＰＵリセット回路と異なる点は、ＣＰＵの正常／
異常動作を判別する内部ＣＰＵ履歴信号を発生する内部
ＣＰＵ履歴信号発生回路３０と、内部ＣＰＵ履歴信号に
よりＣＰＵの異常動作していると判別した場合に、再リ
セット要求信号をリセット発生回路に出力するリセット
認識回路４０とを設けたことである。このＣＰＵリセッ
ト回路は、リセット端子１、リセット信号発生回路２、
カウンタ４、内部ＣＰＵ履歴信号発生回路３０、リセッ
ト認識回路４０とにより構成されている。リセット信号
発生回路２には、リセット端子１を通して電源オン時に
発生するリセットパルスＳ１が入力され、リセット認識
回路４０より再リセット発生要求信号Ｓ４０が入力され
る。カウンタ４には、発振回路３よりクロックＣＬＫが
入力され、リセット信号発生回路２よりリセット信号Ｓ
２ｄが入力される。発振回路３には、リセット信号発生
回路２より起動要求信号ｓ２ｂが入力される。
構成図である。本第１実施例のＣＰＵリセット回路が従
来のＣＰＵリセット回路と異なる点は、ＣＰＵの正常／
異常動作を判別する内部ＣＰＵ履歴信号を発生する内部
ＣＰＵ履歴信号発生回路３０と、内部ＣＰＵ履歴信号に
よりＣＰＵの異常動作していると判別した場合に、再リ
セット要求信号をリセット発生回路に出力するリセット
認識回路４０とを設けたことである。このＣＰＵリセッ
ト回路は、リセット端子１、リセット信号発生回路２、
カウンタ４、内部ＣＰＵ履歴信号発生回路３０、リセッ
ト認識回路４０とにより構成されている。リセット信号
発生回路２には、リセット端子１を通して電源オン時に
発生するリセットパルスＳ１が入力され、リセット認識
回路４０より再リセット発生要求信号Ｓ４０が入力され
る。カウンタ４には、発振回路３よりクロックＣＬＫが
入力され、リセット信号発生回路２よりリセット信号Ｓ
２ｄが入力される。発振回路３には、リセット信号発生
回路２より起動要求信号ｓ２ｂが入力される。
【０００８】プログラムを記憶するプログラムＲＯＭ１
１、プログラムカウンタ１２などを有する内部ＣＰＵ１
０には、リセット信号発生回路２より内部リセット信号
Ｓ２ａが入力され、発振回路３よりクロックＣＬＫを入
力する。図示しないバスを通して、内部ＣＰＵ１０に接
続された複数の内部制御レジスタ２０−１〜２０−ｎを
有する内部制御レジスタ群２０には、リセット信号発生
回路２より内部リセット信号Ｓ２ａが入力され、発振回
路３よりクロックＣＬＫが入力される。内部ＣＰＵ履歴
信号発生部３０は、内部ＣＰＵ１０が実行するプログラ
ムアドレスが所定のアドレスを実行したかを判別するプ
ログラム認識プログラムアドレス認識回路３１と内部制
御レジスタ群２０が所定の値に設定されたかを判別する
内部制御レジスタ初期値認識回路３２とにより構成され
ている。内部プログラムアドレス認識回路３１には、プ
ログラムカウンタ１２よりプログラムのアドレスが入力
される。内部制御レジスタ初期値認識回路３２には、内
部制御レジスタ群２０の内容が入力される。リセット認
識回路４０には、リセット信号発生回路２より、リセッ
ト信号Ｓ２ｃを入力し、カウンタ４よりクロックＣＬＫ
の分周クロックＣＬＫ１が入力され、プログラムアドレ
ス認識回路３１より内部ＣＰＵ履歴信号Ｓ３１が入力さ
れ、内部制御レジスタ初期値認識回路３２より内部ＣＰ
Ｕ履歴信号Ｓ３２が入力される。
１、プログラムカウンタ１２などを有する内部ＣＰＵ１
０には、リセット信号発生回路２より内部リセット信号
Ｓ２ａが入力され、発振回路３よりクロックＣＬＫを入
力する。図示しないバスを通して、内部ＣＰＵ１０に接
続された複数の内部制御レジスタ２０−１〜２０−ｎを
有する内部制御レジスタ群２０には、リセット信号発生
回路２より内部リセット信号Ｓ２ａが入力され、発振回
路３よりクロックＣＬＫが入力される。内部ＣＰＵ履歴
信号発生部３０は、内部ＣＰＵ１０が実行するプログラ
ムアドレスが所定のアドレスを実行したかを判別するプ
ログラム認識プログラムアドレス認識回路３１と内部制
御レジスタ群２０が所定の値に設定されたかを判別する
内部制御レジスタ初期値認識回路３２とにより構成され
ている。内部プログラムアドレス認識回路３１には、プ
ログラムカウンタ１２よりプログラムのアドレスが入力
される。内部制御レジスタ初期値認識回路３２には、内
部制御レジスタ群２０の内容が入力される。リセット認
識回路４０には、リセット信号発生回路２より、リセッ
ト信号Ｓ２ｃを入力し、カウンタ４よりクロックＣＬＫ
の分周クロックＣＬＫ１が入力され、プログラムアドレ
ス認識回路３１より内部ＣＰＵ履歴信号Ｓ３１が入力さ
れ、内部制御レジスタ初期値認識回路３２より内部ＣＰ
Ｕ履歴信号Ｓ３２が入力される。
【０００９】図２は、図１中のリセット認識回路の回路
図である。図２に示すように、リセット認識回路４０
は、フリップフロップ（以下、ＦＦと呼ぶ）４１、４
２、ＮＡＮＤゲート４３、ＦＦ４４により構成されてい
る。ＦＦ４１のＤ端子、クロック端子、Ｒ端子には、Ｖ
DD電源電位（論理レベル“１”）、内部クロック履歴信
号Ｓ３１、リセット信号Ｓ２ｄがそれぞれ入力される。
ＦＦ４２のＤ端子、クロック端子、Ｒ端子には、ＶDD電
源電位（論理レベル“１”）、内部クロック履歴信号Ｓ
３２、リセット信号Ｓ２ｄがそれぞれ入力される。ＮＡ
ＮＤゲート４３には、ＦＦ４１、ＦＦ４２のＱ端子の出
力信号が入力される。ＦＦ４４のＤ端子、クロック端子
には、ＮＡＮＤゲート４３の出力信号、クロックＣＬＫ
１が入力される。ＦＦ４４からは、再リセット発生要求
信号Ｓ４０が出力される。
図である。図２に示すように、リセット認識回路４０
は、フリップフロップ（以下、ＦＦと呼ぶ）４１、４
２、ＮＡＮＤゲート４３、ＦＦ４４により構成されてい
る。ＦＦ４１のＤ端子、クロック端子、Ｒ端子には、Ｖ
DD電源電位（論理レベル“１”）、内部クロック履歴信
号Ｓ３１、リセット信号Ｓ２ｄがそれぞれ入力される。
ＦＦ４２のＤ端子、クロック端子、Ｒ端子には、ＶDD電
源電位（論理レベル“１”）、内部クロック履歴信号Ｓ
３２、リセット信号Ｓ２ｄがそれぞれ入力される。ＮＡ
ＮＤゲート４３には、ＦＦ４１、ＦＦ４２のＱ端子の出
力信号が入力される。ＦＦ４４のＤ端子、クロック端子
には、ＮＡＮＤゲート４３の出力信号、クロックＣＬＫ
１が入力される。ＦＦ４４からは、再リセット発生要求
信号Ｓ４０が出力される。
【００１０】図３は、図１のタイムチャートである。以
下、図３を参照しつつＣＰＵリセット方法及び図１のＣ
ＰＵリセット回路の動作の説明をする。 ［リセット信号発生処理］電源がオンされると、図示し
ないパワーオンリセット回路によりリセットパルスＳ１
がリセット端子１に入力される。リセット端子１にリセ
ットパルスＳ１が印加されると、リセット信号発生回路
２では、リセット信号を発生して、内部ＣＰＵ１０とレ
ジスタ群２０に内部リセット信号Ｓ２ａを出力し、発振
回路３に起動要求信号Ｓ２ｂを出力し、カウンタ４にリ
セット信号Ｓ２ｃを出力し、リセット認識回路４０に内
部リセット信号Ｓ２ｄを出力する。 ［発振処理］発振回路３では、起動要求信号Ｓ２ｂに基
づいて、発振を開始して、水晶などによる発振波形にし
たがって、内部クロックＣＬＫを生成して、カウンタ４
に出力する。
下、図３を参照しつつＣＰＵリセット方法及び図１のＣ
ＰＵリセット回路の動作の説明をする。 ［リセット信号発生処理］電源がオンされると、図示し
ないパワーオンリセット回路によりリセットパルスＳ１
がリセット端子１に入力される。リセット端子１にリセ
ットパルスＳ１が印加されると、リセット信号発生回路
２では、リセット信号を発生して、内部ＣＰＵ１０とレ
ジスタ群２０に内部リセット信号Ｓ２ａを出力し、発振
回路３に起動要求信号Ｓ２ｂを出力し、カウンタ４にリ
セット信号Ｓ２ｃを出力し、リセット認識回路４０に内
部リセット信号Ｓ２ｄを出力する。 ［発振処理］発振回路３では、起動要求信号Ｓ２ｂに基
づいて、発振を開始して、水晶などによる発振波形にし
たがって、内部クロックＣＬＫを生成して、カウンタ４
に出力する。
【００１１】［ＣＰＵ動作］内部ＣＰＵ１０では、内部
リセット信号Ｓ２ａとクロックＣＬＫに基づいて、内部
をリセットする。ここでは、図３に示すように、発振回
路３の発振が遅れて、内部リセット信号Ｓ２ａが立ち下
がった後にクロックＣＬＫが出力されるものとしている
ため、内部ＣＰＵ１０では、内部リセット信号Ｓ２ａが
解除される立ち下がりのタイミングからプログラムＲＯ
Ｍ１１に記憶されたプログラムが実行する。内部ＣＰＵ
１０が正常に動作すると所定のアドレス（例えば、
“０”番地）から実行する。また、プログラムが最初に
実行される命令コードに所定のアドレスにジャンプする
命令を指定しておき、そのジャンプ先の命令コードを内
部制御レジスタ群２０の所定のレジスタに所定の値をセ
ットする命令を指定しておく。すると、内部ＣＰＵ１０
が正常動作したかをその所定のアドレスを実行し、その
アドレスの命令である所定のアドレスにジャンプして、
所定のレジスタに所定の値が設定されたかを調べること
により判別することができる。
リセット信号Ｓ２ａとクロックＣＬＫに基づいて、内部
をリセットする。ここでは、図３に示すように、発振回
路３の発振が遅れて、内部リセット信号Ｓ２ａが立ち下
がった後にクロックＣＬＫが出力されるものとしている
ため、内部ＣＰＵ１０では、内部リセット信号Ｓ２ａが
解除される立ち下がりのタイミングからプログラムＲＯ
Ｍ１１に記憶されたプログラムが実行する。内部ＣＰＵ
１０が正常に動作すると所定のアドレス（例えば、
“０”番地）から実行する。また、プログラムが最初に
実行される命令コードに所定のアドレスにジャンプする
命令を指定しておき、そのジャンプ先の命令コードを内
部制御レジスタ群２０の所定のレジスタに所定の値をセ
ットする命令を指定しておく。すると、内部ＣＰＵ１０
が正常動作したかをその所定のアドレスを実行し、その
アドレスの命令である所定のアドレスにジャンプして、
所定のレジスタに所定の値が設定されたかを調べること
により判別することができる。
【００１２】［内部ＣＰＵ履歴信号発生処理］内部ＣＰ
Ｕ履歴信号発生回路３０中のプログラムアドレス認識回
路３１では、プログラムカウンタ１２より出力されるア
ドレスをラッチして、そのアドレスと内部ＣＰＵ１０の
正常動作時に通過するアドレスとのＡＮＤをとり、その
出力Ｓ３１を内部ＣＰＵ履歴信号としてリセット認識回
路４０に出力する。ここで、内部ＣＰＵ１０が正常動作
していると、内部ＣＰＵ履歴信号Ｓ３１が“１”とな
る。内部ＣＰＵ履歴信号発生回路３０中の内部制御レジ
スタ初期値認識回路３２では、内部制御レジスタ群２０
の出力と内部ＣＰＵ１０の正常動作時にセットされるべ
き値とＡＮＤをとり、その出力Ｓ３２を内部ＣＰＵ履歴
信号としてリセット認識回路４０に出力する。ここで、
内部ＣＰＵ１０が正常動作していると、内部ＣＰＵ履歴
信号Ｓ３２が“１”となる。
Ｕ履歴信号発生回路３０中のプログラムアドレス認識回
路３１では、プログラムカウンタ１２より出力されるア
ドレスをラッチして、そのアドレスと内部ＣＰＵ１０の
正常動作時に通過するアドレスとのＡＮＤをとり、その
出力Ｓ３１を内部ＣＰＵ履歴信号としてリセット認識回
路４０に出力する。ここで、内部ＣＰＵ１０が正常動作
していると、内部ＣＰＵ履歴信号Ｓ３１が“１”とな
る。内部ＣＰＵ履歴信号発生回路３０中の内部制御レジ
スタ初期値認識回路３２では、内部制御レジスタ群２０
の出力と内部ＣＰＵ１０の正常動作時にセットされるべ
き値とＡＮＤをとり、その出力Ｓ３２を内部ＣＰＵ履歴
信号としてリセット認識回路４０に出力する。ここで、
内部ＣＰＵ１０が正常動作していると、内部ＣＰＵ履歴
信号Ｓ３２が“１”となる。
【００１３】［リセット認識処理］リセット認識回路４
０中のＦＦ４１，ＦＦ４２、ＦＦ４４は、リセット信号
Ｓ２ｄによりリセットされ、ＮＡＮＤゲート４３により
ＦＦ４４のＤ端子に“１”が出力される。ＦＦ４１、Ｆ
Ｆ４２のクロック端子には、内部ＣＰＵ履歴信号Ｓ３
１、Ｓ３２がそれぞれ入力される。図３に示すように、
内部ＣＰＵ１０は、リセットされないままに動作を開始
したために、内部ＣＰＵ１０が正常なアドレスを通過し
ないので、内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２は“０”
である。そのため、ＦＦ４１、ＦＦ４２のクロック端子
に入力されるクロックが変化しないため、ＦＦ４４のＤ
端子には、“１”が入力されたままである。カウンタ４
は、リセット信号発生回路２のリセット信号Ｓ２ｃによ
りリセットされ、クロックＣＬＫを分周して、分周クロ
ックＣＬＫ１をＦＦ４４のクロック端子に出力する。Ｆ
Ｆ４４では、分周クロックＣＬＫ１に基づいて、“１”
をラッチして、リセット信号発生回路２に再リセット発
生要求信号Ｓ４０を出力する。
０中のＦＦ４１，ＦＦ４２、ＦＦ４４は、リセット信号
Ｓ２ｄによりリセットされ、ＮＡＮＤゲート４３により
ＦＦ４４のＤ端子に“１”が出力される。ＦＦ４１、Ｆ
Ｆ４２のクロック端子には、内部ＣＰＵ履歴信号Ｓ３
１、Ｓ３２がそれぞれ入力される。図３に示すように、
内部ＣＰＵ１０は、リセットされないままに動作を開始
したために、内部ＣＰＵ１０が正常なアドレスを通過し
ないので、内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２は“０”
である。そのため、ＦＦ４１、ＦＦ４２のクロック端子
に入力されるクロックが変化しないため、ＦＦ４４のＤ
端子には、“１”が入力されたままである。カウンタ４
は、リセット信号発生回路２のリセット信号Ｓ２ｃによ
りリセットされ、クロックＣＬＫを分周して、分周クロ
ックＣＬＫ１をＦＦ４４のクロック端子に出力する。Ｆ
Ｆ４４では、分周クロックＣＬＫ１に基づいて、“１”
をラッチして、リセット信号発生回路２に再リセット発
生要求信号Ｓ４０を出力する。
【００１４】［再リセット信号発生処理］リセット信号
発生回路２では、リセットパルスＳ１と再リセット要求
信号Ｓ４０とのＯＲをとって、再リセット信号Ｓ２ａを
作成して、内部ＣＰＵ１０及び内部制御レジスタ群２０
に出力する。この時点において、クロックＣＬＫが発生
されているので、内部ＣＰＵ１０及び内部制御レジスタ
群２０がリセットされて、内部ＣＰＵ１０が先頭番地か
ら再スタートする。 ［内部ＣＰＵ履歴信号発生処理］上述したように、再び
内部ＣＰＵ履歴信号発生回路３０中のプログラムアドレ
ス認識回路３１及び内部制御レジスタ初期値認識回路３
２では、内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２を発生す
る。この時点では、内部ＣＰＵ１０が正常に動作してい
るので、内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２は、それぞ
れ“１”となる。
発生回路２では、リセットパルスＳ１と再リセット要求
信号Ｓ４０とのＯＲをとって、再リセット信号Ｓ２ａを
作成して、内部ＣＰＵ１０及び内部制御レジスタ群２０
に出力する。この時点において、クロックＣＬＫが発生
されているので、内部ＣＰＵ１０及び内部制御レジスタ
群２０がリセットされて、内部ＣＰＵ１０が先頭番地か
ら再スタートする。 ［内部ＣＰＵ履歴信号発生処理］上述したように、再び
内部ＣＰＵ履歴信号発生回路３０中のプログラムアドレ
ス認識回路３１及び内部制御レジスタ初期値認識回路３
２では、内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２を発生す
る。この時点では、内部ＣＰＵ１０が正常に動作してい
るので、内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２は、それぞ
れ“１”となる。
【００１５】［リセット認識処理］リセット認識回路４
０では、内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２がそれぞれ
“１”に変化するタイミングで、ＦＦ４１、ＦＦ４２よ
り“１”が出力され、ＮＡＮＤゲート４３より“０”が
ＦＦ４４のＤ端子に入力される。ＦＦ４４では、クロッ
クＣＬＫ１に基づいて、“０”をラッチして、リセット
信号発生回路２に出力する。そのため、内部ＣＰＵ１
０、内部制御レジスタ群２０は、再リセットされず、内
部ＣＰＵ１０は、処理を続行する。以上のように、本第
１の実施例では、内部ＣＰＵ履歴信号発生回路３０とリ
セット認識回路４０を設けて、内部ＣＰＵ１０が誤動作
した場合には、内部ＣＰＵ１０及び内部制御レジスタ群
２０を再リセットするようにしたので、誤動作が避けら
れるという利点がある。
０では、内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２がそれぞれ
“１”に変化するタイミングで、ＦＦ４１、ＦＦ４２よ
り“１”が出力され、ＮＡＮＤゲート４３より“０”が
ＦＦ４４のＤ端子に入力される。ＦＦ４４では、クロッ
クＣＬＫ１に基づいて、“０”をラッチして、リセット
信号発生回路２に出力する。そのため、内部ＣＰＵ１
０、内部制御レジスタ群２０は、再リセットされず、内
部ＣＰＵ１０は、処理を続行する。以上のように、本第
１の実施例では、内部ＣＰＵ履歴信号発生回路３０とリ
セット認識回路４０を設けて、内部ＣＰＵ１０が誤動作
した場合には、内部ＣＰＵ１０及び内部制御レジスタ群
２０を再リセットするようにしたので、誤動作が避けら
れるという利点がある。
【００１６】第２の実施例 図４は、本発明の第２の実施例のＣＰＵリセット回路の
構成図であり、図１中の要素と共通の要素には共通の符
号を付してある。本第２の実施例のＣＰＵリセット回路
が第１の実施例のＣＰＵリセット回路と異なる点は、内
部ＣＰＵ履歴信号Ｓ３１、Ｓ３２をラッチするタイミン
グをクロックＣＬＫをカウンタ５０により分周した分周
クロックＣＬＫＡとしたことである。図４に示すよう
に、このＣＰＵリセット回路は、リセット信号発生回路
２、内部ＣＰＵ履歴信号発生回路３０、カウンタ５０、
リセット認識回路６０により構成されている。リセット
認識回路６０には、カウンタ５０より第１の分周クロッ
クＣＬＫＡ、第２の分周クロックＣＬＫＢが入力され
る。リセット信号発生回路２には、リセット端子１を通
して電源オン時に発生するリセットパルスＳ１が入力さ
れ、カウンタ５０よりリセット信号解除信号Ｓ５０が入
力され、リセット認識回路６０より再リセット信号要求
信号Ｓ６０が入力される。
構成図であり、図１中の要素と共通の要素には共通の符
号を付してある。本第２の実施例のＣＰＵリセット回路
が第１の実施例のＣＰＵリセット回路と異なる点は、内
部ＣＰＵ履歴信号Ｓ３１、Ｓ３２をラッチするタイミン
グをクロックＣＬＫをカウンタ５０により分周した分周
クロックＣＬＫＡとしたことである。図４に示すよう
に、このＣＰＵリセット回路は、リセット信号発生回路
２、内部ＣＰＵ履歴信号発生回路３０、カウンタ５０、
リセット認識回路６０により構成されている。リセット
認識回路６０には、カウンタ５０より第１の分周クロッ
クＣＬＫＡ、第２の分周クロックＣＬＫＢが入力され
る。リセット信号発生回路２には、リセット端子１を通
して電源オン時に発生するリセットパルスＳ１が入力さ
れ、カウンタ５０よりリセット信号解除信号Ｓ５０が入
力され、リセット認識回路６０より再リセット信号要求
信号Ｓ６０が入力される。
【００１７】図５は、図４中のリセット認識回路６０の
回路図である。図５に示すように、リセット認識回路６
０は、ＦＦ６１，ＦＦ６２、ＮＡＮＤゲート６３、ＦＦ
６４により構成されている。ＦＦ６１のＤ端子、クロッ
ク端子、Ｒ端子には、内部ＣＰＵ履歴信号Ｓ３１、クロ
ックＣＬＫＡ、内部リセット信号Ｓ２ｄがそれぞれ入力
される。ＦＦ６２のＤ端子、クロック端子、Ｒ端子に
は、内部ＣＰＵ履歴信号Ｓ３２、クロックＣＬＫＡ、内
部リセット信号Ｓ２ｄがそれぞれ入力される。ＮＡＮＤ
ゲート６３には、ＦＦ６１、ＦＦ６２のＱ端子の出力信
号がそれぞれ入力される。ＦＦ６４のＤ端子、クロック
端子、Ｒ端子には、ＮＡＮＤゲート６３の出力信号、第
２の分周クロックＣＬＫＢ、内部リセット信号Ｓ２ｃが
それぞれ入力される。ＦＦ６４のＱ端子より再リセット
発生要求信号Ｓ６０が出力される。
回路図である。図５に示すように、リセット認識回路６
０は、ＦＦ６１，ＦＦ６２、ＮＡＮＤゲート６３、ＦＦ
６４により構成されている。ＦＦ６１のＤ端子、クロッ
ク端子、Ｒ端子には、内部ＣＰＵ履歴信号Ｓ３１、クロ
ックＣＬＫＡ、内部リセット信号Ｓ２ｄがそれぞれ入力
される。ＦＦ６２のＤ端子、クロック端子、Ｒ端子に
は、内部ＣＰＵ履歴信号Ｓ３２、クロックＣＬＫＡ、内
部リセット信号Ｓ２ｄがそれぞれ入力される。ＮＡＮＤ
ゲート６３には、ＦＦ６１、ＦＦ６２のＱ端子の出力信
号がそれぞれ入力される。ＦＦ６４のＤ端子、クロック
端子、Ｒ端子には、ＮＡＮＤゲート６３の出力信号、第
２の分周クロックＣＬＫＢ、内部リセット信号Ｓ２ｃが
それぞれ入力される。ＦＦ６４のＱ端子より再リセット
発生要求信号Ｓ６０が出力される。
【００１８】図６は、図４のＣＰＵリセット回路のタイ
ムチャートである。以下、これらの図６を参照しつつ、
ＣＰＵリセット方法及び図４の動作の説明をする。 ［リセット信号発生処理］電源がオンされると、図示し
ないパワーオンリセット回路によりリセットパルスＳ１
がリセット端子１に入力される。リセット端子１にリセ
ットパルスＳ１が印加されると、リセット信号発生回路
２では、リセット信号を発生して、内部ＣＰＵ１０に内
部リセット信号Ｓ２ａを出力し、起動要求信号Ｓ２ｂを
発振回路３に出力し、リセット認識回路６０に内部リセ
ット信号Ｓ２ｄを入力する。 ［発振処理］発振回路３では、起動要求信号Ｓ２ｂに基
づいて、発振を開始して、水晶発振器などによる発振波
形にしたがって、クロックＣＬＫを生成して、そのクロ
ックＣＬＫを内部ＣＰＵ１０、内部制御レジスタ群２
０、及びカウンタ６０に出力する。
ムチャートである。以下、これらの図６を参照しつつ、
ＣＰＵリセット方法及び図４の動作の説明をする。 ［リセット信号発生処理］電源がオンされると、図示し
ないパワーオンリセット回路によりリセットパルスＳ１
がリセット端子１に入力される。リセット端子１にリセ
ットパルスＳ１が印加されると、リセット信号発生回路
２では、リセット信号を発生して、内部ＣＰＵ１０に内
部リセット信号Ｓ２ａを出力し、起動要求信号Ｓ２ｂを
発振回路３に出力し、リセット認識回路６０に内部リセ
ット信号Ｓ２ｄを入力する。 ［発振処理］発振回路３では、起動要求信号Ｓ２ｂに基
づいて、発振を開始して、水晶発振器などによる発振波
形にしたがって、クロックＣＬＫを生成して、そのクロ
ックＣＬＫを内部ＣＰＵ１０、内部制御レジスタ群２
０、及びカウンタ６０に出力する。
【００１９】［リセット信号解除処理］カウンタ６０で
は、内部リセット信号Ｓ２ｃによりリセットされた後、
クロックＣＬＫを所定のカウント値に一致すると、リセ
ット解除を指示する信号Ｓ６０を出力する。リセット信
号発生回路２では、信号Ｓ６０に基づいて、内部リセッ
ト信号Ｓ２ｃを立ち下げて、解除する。このカウンタ６
０によりリセット信号の解除の制御により、内部ＣＰＵ
１０、内部制御レジスタ２０がリセットされる。 ［ＣＰＵ動作］内部ＣＰＵ１０では、クロックＣＬＫに
同期して、内部リセット信号Ｓ２ａに基づいて、リセッ
トする。ここでは、内部リセット信号Ｓ２ａがクロック
ＣＬＫが発振されるまで、解除されずに維持されている
ので、内部ＣＰＵ１０及び内部制御レジスタ群２０がリ
セットされる。内部ＣＰＵ１０では、内部リセット信号
Ｓ２ａが解除されるタイミングでプログラムＲＯＭ１１
に記憶されたプログラムを読み込み、実行する。内部Ｃ
ＰＵ１０が正常に動作すると所定のアドレス（例えば、
“０”番地）から実行する。また、そのプログラムが最
初に実行される命令コードに所定のアドレスにジャンプ
する命令を指定しておき、そのジャンプ先の命令コード
を内部制御レジスタ群２０の所定の内部制御レジスタに
所定の値をセットする命令を指定しておく。すると、内
部ＣＰＵ１０が正常動作したかをその所定のアドレスを
実行し、そのアドレスの命令である所定のアドレスにジ
ャンプして、所定のレジスタに所定の値が設定されたか
を調べることにより判別することができる。
は、内部リセット信号Ｓ２ｃによりリセットされた後、
クロックＣＬＫを所定のカウント値に一致すると、リセ
ット解除を指示する信号Ｓ６０を出力する。リセット信
号発生回路２では、信号Ｓ６０に基づいて、内部リセッ
ト信号Ｓ２ｃを立ち下げて、解除する。このカウンタ６
０によりリセット信号の解除の制御により、内部ＣＰＵ
１０、内部制御レジスタ２０がリセットされる。 ［ＣＰＵ動作］内部ＣＰＵ１０では、クロックＣＬＫに
同期して、内部リセット信号Ｓ２ａに基づいて、リセッ
トする。ここでは、内部リセット信号Ｓ２ａがクロック
ＣＬＫが発振されるまで、解除されずに維持されている
ので、内部ＣＰＵ１０及び内部制御レジスタ群２０がリ
セットされる。内部ＣＰＵ１０では、内部リセット信号
Ｓ２ａが解除されるタイミングでプログラムＲＯＭ１１
に記憶されたプログラムを読み込み、実行する。内部Ｃ
ＰＵ１０が正常に動作すると所定のアドレス（例えば、
“０”番地）から実行する。また、そのプログラムが最
初に実行される命令コードに所定のアドレスにジャンプ
する命令を指定しておき、そのジャンプ先の命令コード
を内部制御レジスタ群２０の所定の内部制御レジスタに
所定の値をセットする命令を指定しておく。すると、内
部ＣＰＵ１０が正常動作したかをその所定のアドレスを
実行し、そのアドレスの命令である所定のアドレスにジ
ャンプして、所定のレジスタに所定の値が設定されたか
を調べることにより判別することができる。
【００２０】［内部ＣＰＵ履歴信号発生処理］内部ＣＰ
Ｕ履歴信号発生回路３０中のプログラムアドレス認識回
路３１では、プログラムカウンタ１２より出力されるプ
ログラムのアドレスと正常動作時に通過するアドレスと
のＡＮＤをとり、その出力を内部ＣＰＵ履歴信号Ｓ３１
としてリセット認識回路６０に出力する。内部ＣＰＵ履
歴信号発生回路３０中の内部制御レジスタ初期値認識回
路３２では、内部制御レジスタ群２０の各内部制御レジ
スタの内容とのＡＮＤをとり、その出力を内部ＣＰＵ履
歴信号Ｓ３２としてリセット認識回路６０に出力する。 ［リセット認識処理］リセット認識回路６０では、内部
リセット信号Ｓ２ａによりＦＦ６１、ＦＦ６２、ＦＦ６
４がリセットされて、ＦＦ６４からは“０”が出力され
る。ＦＦ６１のクロック端子、ＦＦ６２のクロック端子
には、カウンタ５０より第１の分周クロックＣＬＫＡが
入力される。ＦＦ６１、ＦＦ６２のＤ端子には、内部Ｃ
ＰＵ履歴信号Ｓ３１、Ｓ３２がそれぞれ入力される。
Ｕ履歴信号発生回路３０中のプログラムアドレス認識回
路３１では、プログラムカウンタ１２より出力されるプ
ログラムのアドレスと正常動作時に通過するアドレスと
のＡＮＤをとり、その出力を内部ＣＰＵ履歴信号Ｓ３１
としてリセット認識回路６０に出力する。内部ＣＰＵ履
歴信号発生回路３０中の内部制御レジスタ初期値認識回
路３２では、内部制御レジスタ群２０の各内部制御レジ
スタの内容とのＡＮＤをとり、その出力を内部ＣＰＵ履
歴信号Ｓ３２としてリセット認識回路６０に出力する。 ［リセット認識処理］リセット認識回路６０では、内部
リセット信号Ｓ２ａによりＦＦ６１、ＦＦ６２、ＦＦ６
４がリセットされて、ＦＦ６４からは“０”が出力され
る。ＦＦ６１のクロック端子、ＦＦ６２のクロック端子
には、カウンタ５０より第１の分周クロックＣＬＫＡが
入力される。ＦＦ６１、ＦＦ６２のＤ端子には、内部Ｃ
ＰＵ履歴信号Ｓ３１、Ｓ３２がそれぞれ入力される。
【００２１】図６に示すようにこの時点では、発振回路
３が異常発振しているため、内部ＣＰＵ１０が正常に動
作しておらず、内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２の論
理レベルは“０”である。ＦＦ６１、ＦＦ６２では、内
部ＣＰＵ１０が正常動作の時に、正常なアドレス及びレ
ジスタ群２０の値がセットされるタイミングを示す第１
の分周クロックＣＬＫＡをタイミング信号として、内部
ＣＰＵ履歴信号Ｓ３１、Ｓ３２（この時点では、
“０”）をラッチして、ＮＡＮＤゲート６３より“１”
をＦＦ６４のＤ端子に出力する。ＦＦ６４では、第１の
分周クロックＡよりも遅い第２の分周クロックＣＬＫＢ
をタイミング信号として、Ｄ端子に入力された“１”を
ラッチして、リセット信号発生回路２に再リセット発生
要求信号Ｓ６０を出力する。 ［再リセット信号発生処理］リセット信号発生回路２で
は、リセットパルスＳ１と再リセット発生要求信号Ｓ６
０とのＯＲをとって、再リセット信号Ｓ２ａを作成し
て、内部ＣＰＵ１０及び内部制御レジスタ群２０に出力
する。内部ＣＰＵ１０では、再リセット信号Ｓ２ａによ
り、内部を再リセットした後、プグラムの実行の再開を
する。
３が異常発振しているため、内部ＣＰＵ１０が正常に動
作しておらず、内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２の論
理レベルは“０”である。ＦＦ６１、ＦＦ６２では、内
部ＣＰＵ１０が正常動作の時に、正常なアドレス及びレ
ジスタ群２０の値がセットされるタイミングを示す第１
の分周クロックＣＬＫＡをタイミング信号として、内部
ＣＰＵ履歴信号Ｓ３１、Ｓ３２（この時点では、
“０”）をラッチして、ＮＡＮＤゲート６３より“１”
をＦＦ６４のＤ端子に出力する。ＦＦ６４では、第１の
分周クロックＡよりも遅い第２の分周クロックＣＬＫＢ
をタイミング信号として、Ｄ端子に入力された“１”を
ラッチして、リセット信号発生回路２に再リセット発生
要求信号Ｓ６０を出力する。 ［再リセット信号発生処理］リセット信号発生回路２で
は、リセットパルスＳ１と再リセット発生要求信号Ｓ６
０とのＯＲをとって、再リセット信号Ｓ２ａを作成し
て、内部ＣＰＵ１０及び内部制御レジスタ群２０に出力
する。内部ＣＰＵ１０では、再リセット信号Ｓ２ａによ
り、内部を再リセットした後、プグラムの実行の再開を
する。
【００２２】［内部ＣＰＵ履歴信号発生処理］上述した
ように、再び内部ＣＰＵ履歴信号発生回路３０中のプロ
グラムアドレス認識回路３１及び内部制御レジスタ初期
値認識回路３２では、内部ＣＰＵ履歴信号Ｓ３１、Ｓ３
２を発生する。そして、内部ＣＰＵ１０が正常に動作す
ると、内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２は、それぞれ
“１”となる。 ［リセット認識処理］リセット認識回路６０では、内部
ＣＰＵ履歴信号Ｓ３１、Ｓ３２が共に“１”になると、
ＦＦ６４からは“０”が出力されて、再リセット発生要
求信号Ｓ６０の論理レベルは“０”となる。また、ＦＦ
６４の再リセット発生要求信号Ｓ６０が立ち下がると、
第２の分周クロックＣＬＫＢがキャンセルされて、それ
以降からは再リセット発生要求信号Ｓ６０がセットされ
ない。以上説明したように、本第２の実施例では、第１
の実施例と同様の利点がある上に、さらに以下の利点が
ある。第２の実施例では、第１の分周クロックＣＬＫＡ
をクロックとして、内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２
をラッチするので、内部ＣＰＵ１０が再スタートした時
点の内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２が有効となり、
正確に内部ＣＰＵ１０の正常動作を判別することができ
る。
ように、再び内部ＣＰＵ履歴信号発生回路３０中のプロ
グラムアドレス認識回路３１及び内部制御レジスタ初期
値認識回路３２では、内部ＣＰＵ履歴信号Ｓ３１、Ｓ３
２を発生する。そして、内部ＣＰＵ１０が正常に動作す
ると、内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２は、それぞれ
“１”となる。 ［リセット認識処理］リセット認識回路６０では、内部
ＣＰＵ履歴信号Ｓ３１、Ｓ３２が共に“１”になると、
ＦＦ６４からは“０”が出力されて、再リセット発生要
求信号Ｓ６０の論理レベルは“０”となる。また、ＦＦ
６４の再リセット発生要求信号Ｓ６０が立ち下がると、
第２の分周クロックＣＬＫＢがキャンセルされて、それ
以降からは再リセット発生要求信号Ｓ６０がセットされ
ない。以上説明したように、本第２の実施例では、第１
の実施例と同様の利点がある上に、さらに以下の利点が
ある。第２の実施例では、第１の分周クロックＣＬＫＡ
をクロックとして、内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２
をラッチするので、内部ＣＰＵ１０が再スタートした時
点の内部ＣＰＵ履歴信号Ｓ３１、Ｓ３２が有効となり、
正確に内部ＣＰＵ１０の正常動作を判別することができ
る。
【００２３】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 第２の実施例では、内部ＣＰＵ履歴信号Ｓ３
１、Ｓ３２をラッチするクロックを第１の分周クロック
ＣＬＫＡとして説明したが、アドレスあるいは内部制御
レジスタの正常な値が出力されるタイミングを指定する
ものであればそれぞれ別の分周クロックとしてよい。 （ｂ） 第１、第２の実施例では、リセット認識回路４
０、６０により、リセット信号発生回路２に再リセット
発生要求信号を出力して、リセット信号発生回路２がリ
セット信号を出力したが、リセット認識回路４０、６０
がリセット信号を内部ＣＰＵ１０、内部制御レジスタ群
２０に出力してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 第２の実施例では、内部ＣＰＵ履歴信号Ｓ３
１、Ｓ３２をラッチするクロックを第１の分周クロック
ＣＬＫＡとして説明したが、アドレスあるいは内部制御
レジスタの正常な値が出力されるタイミングを指定する
ものであればそれぞれ別の分周クロックとしてよい。 （ｂ） 第１、第２の実施例では、リセット認識回路４
０、６０により、リセット信号発生回路２に再リセット
発生要求信号を出力して、リセット信号発生回路２がリ
セット信号を出力したが、リセット認識回路４０、６０
がリセット信号を内部ＣＰＵ１０、内部制御レジスタ群
２０に出力してもよい。
【００２４】
【発明の効果】以上詳細に説明したように、第１〜第４
の発明によれば、ＣＰＵが正常に動作しているかを判別
するＣＰＵ履歴信号を発生して、そのＣＰＵ履歴信号に
よってＣＰＵが異常動作した場合にＣＰＵをリセットす
るようにしたので、ＣＰＵを確実に動作させることがで
きる。
の発明によれば、ＣＰＵが正常に動作しているかを判別
するＣＰＵ履歴信号を発生して、そのＣＰＵ履歴信号に
よってＣＰＵが異常動作した場合にＣＰＵをリセットす
るようにしたので、ＣＰＵを確実に動作させることがで
きる。
【図１】本発明の第１の実施例のＣＰＵリセット回路の
構成図である。
構成図である。
【図２】図１中のリセット認識回路の回路図である。
【図３】図１のタイムチャートである。
【図４】本発明の第２の実施例のＣＰＵリセット回路の
構成図である。
構成図である。
【図５】図４中のリセット認識回路の回路図である。
【図６】図４のタイムチャートである。
１ リセット端子 ２ リセット信号発生回路 ３ 発振回路 ４，５０ カウンタ １０ 内部ＣＰＵ ２０ 内部レジスタ群 ３０ ＣＰＵ履歴信号発生回路 ４０，６０ リセット認識回路
Claims (4)
- 【請求項１】 内部リセット信号に基づいてリセット
し、発振回路により生成されたクロックに基づいてメモ
リに記憶されたプログラムを実行するＣＰＵのＣＰＵリ
セット方法において、 電源オン時に発生されるリセットパルスに基づいて、前
記内部リセット信号を発生するリセット信号発生処理
と、 前記ＣＰＵの正常／異常動作を判別する内部ＣＰＵ履歴
信号を発生する内部ＣＰＵ履歴信号発生処理と、 前記内部ＣＰＵ履歴信号が前記ＣＰＵの異常動作を示し
ている場合に、前記ＣＰＵを再リセットするように制御
するリセット認識処理とを、 実行することを特徴とするＣＰＵリセット方法。 - 【請求項２】 前記内部ＣＰＵ履歴処理は、 前記ＣＰＵのレジスタの内容及びプログラムカウンタの
内容に基づいて、前記内部ＣＰＵ履歴信号を発生するよ
うにした、 ことを特徴とする請求項１記載のＣＰＵリセット方法。 - 【請求項３】 内部リセット信号に基づいてリセット
し、発振回路により生成されたクロックに基づいてメモ
リに記憶されたプログラムを実行するＣＰＵのＣＰＵリ
セット回路において、 電源オン時に発生されるリセットパルスに基づいて、前
記内部リセット信号を発生するリセット信号発生部と、 前記ＣＰＵの正常／異常動作を判別する内部ＣＰＵ履歴
信号を発生する内部ＣＰＵ履歴信号発生部と、 前記内部ＣＰＵ履歴信号をクロックとして、論理レベル
が一定のデータをラッチする第１のラッチ回路と、所定
の分周比で前記クロックを分周した分周クロックに基づ
いて、前記第１のラッチ回路の出力をラッチする第２の
ラッチ回路とを有するリセット認識部とを、 備えたことを特徴とするＣＰＵリセット回路。 - 【請求項４】 内部リセット信号に基づいてリセット
し、発振回路により生成されたクロックに基づいてメモ
リに記憶されたプログラムを実行するＣＰＵのＣＰＵリ
セット回路において、 電源オン時に発生されるリセットパルスに基づいて、前
記内部リセット信号を発生するリセット信号発生部と、 前記ＣＰＵの正常／異常動作を判別する内部ＣＰＵ履歴
信号を発生する内部ＣＰＵ履歴信号発生部と、 前記クロックを分周した第１の分周クロックに基づい
て、前記内部ＣＰＵ履歴信号をラッチする第１のラッチ
回路と、前記クロックを分周した第２の分周クロックに
基づいて、前記第１のラッチ回路の出力をラッチする第
２のラッチ回路とを、有するリセット認識部とを、 備えたことを特徴とするＣＰＵリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7068206A JPH08263177A (ja) | 1995-03-27 | 1995-03-27 | Ｃｐｕリセット方法及びｃｐｕリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7068206A JPH08263177A (ja) | 1995-03-27 | 1995-03-27 | Ｃｐｕリセット方法及びｃｐｕリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263177A true JPH08263177A (ja) | 1996-10-11 |
Family
ID=13367098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7068206A Withdrawn JPH08263177A (ja) | 1995-03-27 | 1995-03-27 | Ｃｐｕリセット方法及びｃｐｕリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08263177A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324703A (ja) * | 2006-05-30 | 2007-12-13 | Elpida Memory Inc | 半導体集積回路装置 |
-
1995
- 1995-03-27 JP JP7068206A patent/JPH08263177A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324703A (ja) * | 2006-05-30 | 2007-12-13 | Elpida Memory Inc | 半導体集積回路装置 |
| US7764099B2 (en) | 2006-05-30 | 2010-07-27 | Elpida Memory, Inc. | Semiconductor integrated circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |