JP2684813B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JP2684813B2 JP2684813B2 JP2079236A JP7923690A JP2684813B2 JP 2684813 B2 JP2684813 B2 JP 2684813B2 JP 2079236 A JP2079236 A JP 2079236A JP 7923690 A JP7923690 A JP 7923690A JP 2684813 B2 JP2684813 B2 JP 2684813B2
- Authority
- JP
- Japan
- Prior art keywords
- read
- oscillator
- microcomputer
- standby
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000013078 crystal Substances 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 101100006960 Caenorhabditis elegans let-2 gene Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Microcomputers (AREA)
- Power Sources (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスタンバイ機能を内蔵したマイクロコンピュ
ータに関する。
ータに関する。
近年ではバッテリ駆動の装置が増加しており、装置に
内蔵されている電子機器の消費電力低減が望まれてい
る。そこでマイクロコンピュータでは未使用時には動作
クロックを停止して消費電力を極小とするスタンバイモ
ードを内蔵しているものが多い。また、マイクロコンピ
ュータでは性能向上のため命令コードのプリフェッチや
パイプライン動作のためマイクロコンピュータの命令処
理とメモリアクセスのためのバスサイクルが非同期に行
なわれていることが増えている。したがってプログラム
によりスタンバイモードを設定する場合には実際にスタ
ンバイ状態となるときに、バスサイクルが起動中である
場合がある。
内蔵されている電子機器の消費電力低減が望まれてい
る。そこでマイクロコンピュータでは未使用時には動作
クロックを停止して消費電力を極小とするスタンバイモ
ードを内蔵しているものが多い。また、マイクロコンピ
ュータでは性能向上のため命令コードのプリフェッチや
パイプライン動作のためマイクロコンピュータの命令処
理とメモリアクセスのためのバスサイクルが非同期に行
なわれていることが増えている。したがってプログラム
によりスタンバイモードを設定する場合には実際にスタ
ンバイ状態となるときに、バスサイクルが起動中である
場合がある。
したがってバスサイクル起動中にスタンバイ状態とな
るとリード／ライト制御用のストローブ信号などがアク
ティブ状態で停止する場合があり、データ破壊やメモリ
等の消費電力増加の要因となるといった問題があった。
るとリード／ライト制御用のストローブ信号などがアク
ティブ状態で停止する場合があり、データ破壊やメモリ
等の消費電力増加の要因となるといった問題があった。
本発明のマイクロコンピュータは、動作クロックを供
給する発振器と、命令処理を行う中央処理装置と、メモ
リのリード／ライトを制御するリード／ライト制御手段
とを備えたマイクロコンピュータにおいて、前記メモリ
のリード／ライト制御手段はメモリのリード／ライトサ
イクルが起動中であることを示す手段と、前記中央処理
装置がマイクロコンピュータをスタンバイ状態とする命
令を実行したとき、前記手段がリード／ライトサイクル
起動中を示しているときには前記発振器を停止せず、起
動中のリード／ライトサイクルが終了した後あるいはリ
ード／ライトサイクルが起動されていないことを示すと
き前記発振器を停止させる手段とを備えることを特徴と
する。
給する発振器と、命令処理を行う中央処理装置と、メモ
リのリード／ライトを制御するリード／ライト制御手段
とを備えたマイクロコンピュータにおいて、前記メモリ
のリード／ライト制御手段はメモリのリード／ライトサ
イクルが起動中であることを示す手段と、前記中央処理
装置がマイクロコンピュータをスタンバイ状態とする命
令を実行したとき、前記手段がリード／ライトサイクル
起動中を示しているときには前記発振器を停止せず、起
動中のリード／ライトサイクルが終了した後あるいはリ
ード／ライトサイクルが起動されていないことを示すと
き前記発振器を停止させる手段とを備えることを特徴と
する。
次に本発明の一実施例を第１図を参照して説明する。
本発明によるマイクロコンピュータ100は、命令処理を
行うCPU101,バス制御部102,発振器104,2分周回路105お
よび同期化回路103を含んでいる。発振器104にはクリス
タル108を接続できるように×１端子106,×２端子107
２端子を備えている。発振器104の出力は２分周回路105
でクロックのデューティを調整されマイクロコンピュー
タ100の動作クロック105−１として各部分に供給され
る。CPU101ではバス制御部102に対してバスサイクル発
生要求101−２を発生し、バス制御部102ではこの要求に
もとづき制御信号112を発生し、バス113を制御すること
により各種データのリード／ライトを行う。CPU101でス
タンバイ状態を設定する命令（以下、スタンバイ命令と
いう。）を実行するとスタンバイ要求101−１を同期化
回路103へ出力する。同期化回路103ではバス制御部102
が動作状態であることを示すビジー信号102−１をモニ
タし、ビジー状態が解除されたことを検出すると同期化
出力110−２を出力し発振器104に対してスタンバイタイ
ミングを通知する。発振器104ではただちにクリスタル1
08の発振を停止させるため×１端子106をプルダウンし
てクロックを停止する。スタンバイ解除時はスタンバイ
解除信号111が端子109に通知されると同期化回路103は
これを認識し、同期化出力110−２を論理値“0"とし、
発振器104は発振を開始し発振器104内の図中不図示のタ
イマにより所定期間経過し、発振が安定すると２分周回
路105を通じて動作クロック105−１を供給する。次に以
上の動作を第２図のタイミングチャートを参照して説明
する。
本発明によるマイクロコンピュータ100は、命令処理を
行うCPU101,バス制御部102,発振器104,2分周回路105お
よび同期化回路103を含んでいる。発振器104にはクリス
タル108を接続できるように×１端子106,×２端子107
２端子を備えている。発振器104の出力は２分周回路105
でクロックのデューティを調整されマイクロコンピュー
タ100の動作クロック105−１として各部分に供給され
る。CPU101ではバス制御部102に対してバスサイクル発
生要求101−２を発生し、バス制御部102ではこの要求に
もとづき制御信号112を発生し、バス113を制御すること
により各種データのリード／ライトを行う。CPU101でス
タンバイ状態を設定する命令（以下、スタンバイ命令と
いう。）を実行するとスタンバイ要求101−１を同期化
回路103へ出力する。同期化回路103ではバス制御部102
が動作状態であることを示すビジー信号102−１をモニ
タし、ビジー状態が解除されたことを検出すると同期化
出力110−２を出力し発振器104に対してスタンバイタイ
ミングを通知する。発振器104ではただちにクリスタル1
08の発振を停止させるため×１端子106をプルダウンし
てクロックを停止する。スタンバイ解除時はスタンバイ
解除信号111が端子109に通知されると同期化回路103は
これを認識し、同期化出力110−２を論理値“0"とし、
発振器104は発振を開始し発振器104内の図中不図示のタ
イマにより所定期間経過し、発振が安定すると２分周回
路105を通じて動作クロック105−１を供給する。次に以
上の動作を第２図のタイミングチャートを参照して説明
する。
発振器104出力は２分周回路105にて分周されて動作ク
ロック105−１として供給されている。CPU101はバスサ
イクルを起動する場合にはバスサイクル発生要求101−
２を論理値“1"とする。バス制御部102はバスを調整
し、適当なタイミングでバスサイクルを起動する。図中
T1タイミングで、CPU101はバスサイクル発生要求を行な
い、バス制御部102はただちにバスサイクルを起動した
ので同一タイミングでビジー信号102−１を論理値“1"
とする。一方CPU101は図中T2タイミングでスタンバイ命
令によりスタンバイ要求101−１を発生するが、ビジー
信号102−１は論理値“1"のためバスサイクル終了まで
同期化出力110−２は出力されない。図中T3タイミング
ではバスサイクルが終了するので同期化出力110−２は
論理値“1"となり、これにより発振器104は発振を停止
し、出力は論理値“1"となる。スタンバイ解除時は図中
T4タイミングでスタンバイ解除信号111が論理値“1"と
なることで同期化出力110−２が論理値“0"となり発振
器104は発振を開始する。ところが発振の安定する図中T
5タイミングまでは分周回路105へはクロックを出力せず
誤動作を防ぐ。
ロック105−１として供給されている。CPU101はバスサ
イクルを起動する場合にはバスサイクル発生要求101−
２を論理値“1"とする。バス制御部102はバスを調整
し、適当なタイミングでバスサイクルを起動する。図中
T1タイミングで、CPU101はバスサイクル発生要求を行な
い、バス制御部102はただちにバスサイクルを起動した
ので同一タイミングでビジー信号102−１を論理値“1"
とする。一方CPU101は図中T2タイミングでスタンバイ命
令によりスタンバイ要求101−１を発生するが、ビジー
信号102−１は論理値“1"のためバスサイクル終了まで
同期化出力110−２は出力されない。図中T3タイミング
ではバスサイクルが終了するので同期化出力110−２は
論理値“1"となり、これにより発振器104は発振を停止
し、出力は論理値“1"となる。スタンバイ解除時は図中
T4タイミングでスタンバイ解除信号111が論理値“1"と
なることで同期化出力110−２が論理値“0"となり発振
器104は発振を開始する。ところが発振の安定する図中T
5タイミングまでは分周回路105へはクロックを出力せず
誤動作を防ぐ。
次に第３図を用いて本発明の第二の実施例を説明す
る。第１の実施例と異なるのは同期化出力101−２が端
子114から出力されている点で、外部よりマイクロコン
ピュータ100がスタンバイ状態であることを認識するこ
とができる。これにより誤動作などにより不用意にマイ
クロコンピュータ100がスタンバイした場合でもこれを
外部で検出して解除可能なので応用システムの安全性が
向上する。他の動作については第１の実施例と同一であ
るので説明は省略する。
る。第１の実施例と異なるのは同期化出力101−２が端
子114から出力されている点で、外部よりマイクロコン
ピュータ100がスタンバイ状態であることを認識するこ
とができる。これにより誤動作などにより不用意にマイ
クロコンピュータ100がスタンバイした場合でもこれを
外部で検出して解除可能なので応用システムの安全性が
向上する。他の動作については第１の実施例と同一であ
るので説明は省略する。
以上説明したように、本発明によりマイクロコンピュ
ータがバスサイクルに同期してスタンバイ状態となるの
で、外部メモリの内容が不用意に破壊されたり応用シス
テムの消費電力が増加するという問題のないマイクロコ
ンピュータが得られる。
ータがバスサイクルに同期してスタンバイ状態となるの
で、外部メモリの内容が不用意に破壊されたり応用シス
テムの消費電力が増加するという問題のないマイクロコ
ンピュータが得られる。
第１図は本発明による第１の実施例のブロック図、第２
図は本発明を説明するためのタイミングチャート、第３
図は本発明による第２の実施例のブロック図である。 100……マイクロコンピュータ、101……CPU、102……バ
ス制御部、103……同期化回路、104……発振器、105…
…２分周回路、106……×１端子、107……×２端子、10
8……クリスタル、109……スタンバイ解除入力端子、10
5−１……動作クロック、101−１……スタンバイ要求、
102−１……ビジー信号、111……スタンバイ解除信号、
110……論理ゲート、110−２……同期化出力、110−１
……クロック、114……端子。
図は本発明を説明するためのタイミングチャート、第３
図は本発明による第２の実施例のブロック図である。 100……マイクロコンピュータ、101……CPU、102……バ
ス制御部、103……同期化回路、104……発振器、105…
…２分周回路、106……×１端子、107……×２端子、10
8……クリスタル、109……スタンバイ解除入力端子、10
5−１……動作クロック、101−１……スタンバイ要求、
102−１……ビジー信号、111……スタンバイ解除信号、
110……論理ゲート、110−２……同期化出力、110−１
……クロック、114……端子。
Claims (1)
- 【請求項１】動作クロックを供給する発振器と、命令処
理を行う中央処理装置と、メモリのリード／ライトを制
御するリード／ライト制御手段とを備えたマイクロコン
ピュータにおいて、前記メモリのリード／ライト制御手
段はメモリのリード／ライトサイクルが起動中であるこ
とを示す手段と、前記中央処理装置がマイクロコンピュ
ータをスタンバイ状態とする命令を実行したとき、前記
手段がリード／ライトサイクル起動中を示しているとき
には前記発振器を停止せず、起動中のリード／ライトサ
イクルが終了した後あるいはリード／ライトサイクルが
起動されていないことを示すとき前記発振器を停止させ
る手段とを備えることを特徴とするマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079236A JP2684813B2 (ja) | 1990-03-28 | 1990-03-28 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079236A JP2684813B2 (ja) | 1990-03-28 | 1990-03-28 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03278210A JPH03278210A (ja) | 1991-12-09 |
| JP2684813B2 true JP2684813B2 (ja) | 1997-12-03 |
Family
ID=13684232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2079236A Expired - Lifetime JP2684813B2 (ja) | 1990-03-28 | 1990-03-28 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2684813B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69320417T3 (de) * | 1992-06-12 | 2004-05-19 | Texas Instruments Inc., Dallas | Verfahren und Gerät zur Änderung der Taktfrequenz eines Prozessors |
| JP3913991B2 (ja) | 2001-02-13 | 2007-05-09 | 富士通株式会社 | マイクロコンピュータおよびコンピュータシステム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59189426A (ja) * | 1983-04-13 | 1984-10-27 | Nec Corp | クロツク供給制御方式 |
| JPS62202222A (ja) * | 1986-02-28 | 1987-09-05 | Toshiba Corp | クロツクジエネレ−タ |
-
1990
- 1990-03-28 JP JP2079236A patent/JP2684813B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03278210A (ja) | 1991-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2825103B2 (ja) | 体内埋込可能心臓装置 | |
| US5502689A (en) | Clock generator capable of shut-down mode and clock generation method | |
| JP2676966B2 (ja) | シングルチップマイクロコンピュータ | |
| JPH10228340A (ja) | 電子装置 | |
| US6163851A (en) | Data processor | |
| US5541943A (en) | Watchdog timer lock-up prevention circuit | |
| JPH11312026A (ja) | クロック信号切替方法およびクロック信号切替システム | |
| JP2002189614A (ja) | ウォッチドッグタイマとそれを内蔵したマイクロコンピュータ及びマイクロコンピュータの暴走防止制御方法 | |
| JP2684813B2 (ja) | マイクロコンピュータ | |
| JPH1153049A (ja) | コンピュータシステム | |
| JPS5971525A (ja) | 状態制御装置 | |
| JP3647481B2 (ja) | マイクロコントローラ | |
| TW541453B (en) | Power saving device for computer and method thereof | |
| JP2712730B2 (ja) | エバリュエーションチップ | |
| JPH0883133A (ja) | コンピュータシステム及びそのクロック制御方法 | |
| JPH035948Y2 (ja) | ||
| KR100272531B1 (ko) | 전자기기에 있어서의 전원 소모 방지장치 및 방법 | |
| JP4079653B2 (ja) | クロック制御方法及びクロック制御回路 | |
| JPH0588775A (ja) | クロツク切替え方式 | |
| JP2705311B2 (ja) | マイクロコンピュータ | |
| JP2830216B2 (ja) | スタンバイ回路 | |
| JP3302149B2 (ja) | コンピュータシステム | |
| JP2003162412A (ja) | Ｃｐｕの省電力回路 | |
| JPH0264725A (ja) | 半導体集積回路装置 | |
| JPH04365110A (ja) | クロック停止回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070815 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090815 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090815 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100815 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100815 Year of fee payment: 13 |