JPS59189426A - クロツク供給制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明は、データ処理装置へのクロックの供給を制御す
る、クロック供給制御方式に関する。

（従来技術） 電池駆動の電子機器は、低消費電力であることが必須条
件であ、ｌ、Ｃ−ＭＯ８構成を基本とする集積回路を用
いて装置が構成されている。このＣ−ＭＯ８集積回路（
以下Ｃ−ＭＯ８ＩＣという。）の消費電力は出力が反転
する時に大きく発生すざ。

出力が一定の時にはリーク電流だけでほとんど電力消費
がない。

実際のデータ処理装置においては、データを処理してい
る第１の状態とデータを処理していない第２の状態があ
る。第１の状態ではクロック発生回路からのシステムク
ロックに同期して、入カデ−タを読み、データを処理し
、出力するという一連の動作をするため、遷移状態時に
生じる大きな消費電力を低減することはできない。一方
、第２の状態ではデータを処理していないにもかかわら
ず、システムクロックの供給を受けている回路で電力を
消費することになる。通常筒１の状態が第２の状態の数
パーセント以下であるので、この第２の状態における電
力消費が全体の電力消費の太き外部分を占めている。従
ってこの第２の状態における電力消費をいかにして減少
させるかが大きな問題となっている。

（発明の目的） 本発明の目的は、かかる従来技術の問題点に鑑み、デー
タ処理装置の電力消費を低減するととにあシ、特にデー
タを処理していない状態における消費電力を大幅に減ら
すことができるクロック供給制御方式を提供することに
ある。

（発明の構成） 本発明の方式は、データ処理装置へのクロックの供給を
制御するクロック供給制御方式において、基本クロック
の発生を制御信号によって制御される基本クロック発生
手段と、該基本クロック発生手段からの基本クロックを
受は前記データ処理装置へのシステムクロックの供給を
制御信号によって制御されるシステムクロック供給手段
と、前記データ処理装置からの制御信号に対応して前記
クロック発生手段の基本クロックの発生と前記システム
クロック供給手段からのシステムクロックの供給を停止
する前記制御信号、又は前記クロック発生手段の基本ク
ロックの発生の再開する前記制御信号及び該基本クロッ
クの発生再開時よシ所定時間経過後に前記システムクロ
ック供給手段からのシステムクロックの供給を再開する
前記制御信号とを発生すゐ制御手段とを含むことからな
っている。

（実施例） 以下、図面を参照して本発明の詳細な説明する。

第１図ないし第５図は本発明の第キー実施例を説明する
ための図である。まず第１図によれば、Ｃ−ＭＯ８構成
を基本とするディジタルシステムのブロック図で、基本
クロック発生回路１．システムクロック供給回路２．中
央処理装置（以下ＣＰＵという。）３．及びタイマ回路
５を含む制御回路４から構成されている。

データを処理している期間は、基本クロック発生回路１
が水晶発振子によシ発振し、基本クロック１０１をシス
テムクロック供給回路２に供給する。システムクロック
供給回路２は、この基本クロック１０１を分周して、Ｃ
ＰＬ７３にシステムクロック１０２を供給している。Ｃ
ＰＵ３はこのシステムクロック１０２に同期して各種デ
ータ処理を行なう。

従って、この期間は、基本クロック発生回路１が発振し
て基本クロック１０１を発生し、システムクロック１０
２をシステムクロック供給回路２から中央処理装置３に
供給しているため、Ｃ−ＭＯＳＩＣはシステムクロック
１０２の周波数に比例してＣＰＵ３内のＣ−ＭＯ８構成
の遷移状態に基づく電力を消費する。そして、このとき
の消費電力が最大となる。しかし、この電力の消費は有
効データ処理のため、低減するととは困難である。ＣＰ
Ｕ３が実行すべき仕事がなくなった時点になると、休止
状態に入るだめの、停止信号１０３を制御回路４に送出
する。制御回路４は、停止信号１０３を受けとると、シ
ステムクロック供給回路２に対し制御信号１０５を送出
し、システムクロック１０２の発生と、ＣＰＵ３へのシ
ステムクロック１０２の供給を停止させ、同時に、基本
クロック発生回路１に制御信号１０４を送出して、基本
クロック１０１０発生を停止させる。このように休止状
態に々ると、基本り四ツク発生回路１とシステムクロッ
ク−ｆＰ−？＝ｆ３回路２の動作を停止して安定状態に
な、９．ＣＰＵ３もシステムクロック１０２の供給が停
止されるので、回路の動作状態の変化がなくなり安定状
態に女る。このときには、Ｃ−ＭＯ８構成を基本とする
データ処理システムは、リーク電流以外に電流が流れな
くなシ、電力の消費は大幅に低減する。この休止状態が
長ければ長いほど平均の消費電力が低減される。

データ処理が再度必要になった時点で、ＣＰＵ３シ、基
本クロック発生回路１の基本クロック１０１の発生を再
開させ、更に、制御回路４は制御信号１０５により、基
本りｐツク発生回路１の出力する基本クロック１０１が
安定した後に、システムクロック１０２の伍岐を再開さ
せる。なお、基本クロック発生再開時点からのクロック
発生が安定になるまでの時間は、制御回路４に含まれた
タイマ回路５によシ調整される。また、図中１０７はシ
ステムのリセット信号である。

第２図に第１図中の基本クロック発生回路１の一実施例
の回路図を示す。

制御信号１０４はＮＡＮＤゲート６入力端子へ、他の入
力端子にはＮＡＮＤゲート６の出力が水晶発振子７を介
して帰還されている。更に、ＮＡＮＤゲート６の出力は
インバータ８を介して基本クロックク１０１として取シ
出される。制御信号１０４が、″″０″０″レベルには
発振が停止し、１”レベルのときは水晶発振子７とＮＡ
ＮＤゲート６とにより所率の周波数での発振を行ない基
本クロック１０１を出力する。

制御信号１０４がＯ“レベルの状態からｌ”レベルの状
態に変化して再び発振する場合、水晶発振子７は機械的
振動のために定状発振になるまでに数十ミリ秒必要とな
る（第５図参照）。このため、定状発振するまでの期間
は、システムクロック供給回路２からのシステムクロッ
ク１０２の供給を停止状態にして、定常発振したらシス
テムクロック１０２をＣＰＵ３に送出する必要がある。

第３図に、第１図中のシステムクロック供給回路２の一
実施例の回路図を示す。

基本クロック１０１をＤフリップフロップ９で阿分周さ
れたクロック１０８（第５図参照）を制御信号１０５に
よってＡＮＤゲート１０を制御してシステムクロック１
０２として取り出している。

制御信号１０５が＋１ｐルベルのときはＨ分周されたク
ロックをシステムクロック１０２としてＣＰＵ３に供給
し、′０”レベルのときはＡＮＤゲート１０によりｌＩ
Ｏ”レベルにしてシステムクロック１０２の供給を停止
している。

一方、位相の１８０度異なる阿分周されたクロックはＡ
ＮＤゲート１１で基本クロック１０１とのＡＮＤがとら
れ出力１０９（第５図参照）として取り出されている。

この出力１０９は制御回路４で、制御信号１０５を発生
するために用いられる０ 第４図に、第１図中の制御回路４の一実施例の回路図を
示す。

Ｄフリップフロップ１２は停止状態を記憶しておくもの
で、停止−再開信号１０３の立上りエツジにおいてＤフ
リップフロップ１２の出力Ｑ１１０（第５図参照）が１
０＃レベルとなる。一方、システムのりスタート信号１
０６または、リセット信号１０７のいづれか一方が′１
”レベルになるとＯＲゲート１４の出力が″′１″レベ
ルとなり、Ｄフリップフロップ１２の出力Ｑ１１０が′
１”レベルとなる。

Ｄフリップフロップ１２の出力Ｑ１１０は直接及びタイ
マ回路５を介してそれぞれＯＲゲート１５の各入力端子
に加えられ、このＯＲゲー）１５の出力から制御信号１
０４が得られる。一方、タイマ回路１５の出力１１１（
第５図参照）はＤフリップフロップ１３のＤ端子に与え
られ、システムクロック供給回路２からの出力信号１０
９の立上りエツジでＤフリップフロップ１３にラッチさ
れる。

このＤフリップフロップ１３の出力Ｑから制御信号１０
５が得られる。

第４図の実施例においては、基本クロック発生回路１の
出力が定常発振するまでの期間−発振開始よりシステム
クロック１０２の供給を開始するまでの期間−をタイマ
回路５によって制御している。タイマ回路５としては、
抵抗素子と容量による遅延と、カウンタによる遅延とが
考えられる０ 今、第２図の基本クロック発生回路１と、第３図のシス
テムクロック供給回路２と、第４図の制御回路４を第１
図のごとく組み合わせると第５図の如きタイミングチャ
ートで動作する。この場合ｔｏがデータを処理している
期間ｓ”１で休止状態に　　　　　　　。

入り、Ｆで休止状態が解除され、ｉｓからデータの処理
が再開され、以後データの処理期間ｔｏに入る。

以上説明したとおり、本実施例によると、システムが休
止状態になるとクロック発生を停止させて、消費電力を
大幅に低減でき、しかもデータ処理を再開するときは、
定常発振するまでの期間システムクロックの供給を停止
させることにより、正常にデータ処理を再開できる効果
が得られる。

次に、本発明を従来のＣＰＵのＡ機種（Ａ−ＣＰＵとい
う。）とＢ機種（Ｂ−ＣＰＵという。）の二つに適用し
た場合の実施例を説明する。

第６図はＡ−ＣＰＵに適用した場合のシステム構成を示
すブロック図である。Ａ−ＣＰＵ２１からの停止信号２
０２はＡ−ＣＰＵ２１の停止信号である圧σ子信号２０
２′を用いる。この１−ＩＡＬＴ信号２０２′はＡ−Ｃ
ＰＵ２１がＨＡＬＴ命令を実行したときに６０”レベル
になる。ｍ信号２０２′はインパーク２３を介して第１
図の基本クロック発生回路１．シスチクロック供給制御
装（置２０は停止信号２０２を受け、システムクロック
２０１を″ｏ″レベルにした後、クロック発振を停止し
安定状態に入る。外部からりスタート信号２０３が来る
と、クロック供給制御装置２０は、クロック発振を再開
し、安定した後に、システムクロック２０１をインバー
タ２２を介してＡ−ＣＰＵ２１へ供給する。

これによりＡ−ＣＰＵ２１はデータ処理を再開するが、
リスタート信号２０３がインバータ２４を介して割込み
入力端子２６に入力されているため、Ａ−ＣＰＵ２１は
、割込み処理を行なう。なおリセット信号２０４がクロ
ック供給制御装［ｆｆ２０及びインバータ２５を介し−
ＣＡ−ＣＰＵ２１（７）ＲｇＳｇＴｉ子２７に入子宮７
るようになっている。

第７図はＢ−ＣＰＵに適用した場合の実施例のシステム
構成を示すブロック図である。Ｂ−ＣＰＵａｌはＨＬＴ
命令を実行すると停止状態を示す信号がＳｏ、　Ｓｌ、
８２の各出力へエンコードされた形でアドレスラッテイ
ネーブル信号ＡＬＥが１”のタイミングで出力される。

そのためクロック供給制御装＃３０に対する停止信号３
０２は、ｓｏ　、　８１　。

Ｓ２をインバータ３４及びＡＮＤゲート３３を介してデ
コードされた信号を、ＡＬＥ信号の立下がりでＤフリッ
プフロップ３２にラッチさせ、出力Ｑとして得られる。

クロック供給制御装置３０が停止信号３０２を受けると
、システムクロック３０１を０”ルベルにしだ後、基本
クロックの発生を停止し、安定状態に入る。外部からり
スタート信号３０３が来ると、クロック供給制御装置３
０は基本クロックの発生を再開し、安定した後にシステ
ムクロック３０１をＢ−ＣＰＵ３１へ供給する。これに
よりＢ−ＣＰＵ３１はデータ処理を再開するが、リスタ
ート信号３０３がインバータ３５を介して割込み入力端
子３７に入力されているため、Ｂ−ＣＰＵ３１は割込み
処理を行なう。

以上の２種類のＣＰＵに対する不発明の実施例では、Ｃ
ＰＵが停止命令（ＨＡＬＴ命令まだばＨＬＴ命令）を実
行した場合に、常にシステムクロックの供給を停止する
構成となっている。しかし外部からのりスタート信号に
よってただちに処理の再開を必要とする場合には、ＣＰ
Ｕが停止命令を実行してもシステムクロックの供給は続
けなければならない。このためには、第８図に示すよう
にＣＰＵ４１が停止命令を実行した場合に、システムク
ロックを停止するか否かを記憶するホールド・モードレ
ジスタ４２及び、停止信号４０１とホールド・モードレ
ジスタ４２の出力を入力とするＡＮＤゲート４３によっ
てクロック供給制御装置への停止信号４０２を発生させ
る。ホールド・モードレジスタ４２に対する設定はＣＰ
Ｕ４１が停止命令の実行に先だって行なう。以上の方法
によってＣＰＵが停止命令を行なっても、システムクロ
ックの供給を続ける場合と、停止する場合とを分けるこ
とが可能となる。

（発明の効果） 以上詳細に説明したとおり、本発明によれば、前述の構
成をとることにより、データ処理装置がデータ処理を行
なっていないときは、基本クロックの発生とシステムク
ロックの供給を停止し、データ処理を再開するときは、
基本クロックの発生が安定した後でシステムクロックを
供給できるので、Ｃ−ＭＯ８ＩＣで構成されたデータ処
理装置の消費電力を大幅に低減するとともに安定な動作
を確保できるという効果が得られる。

【図面の簡単な説明】

第１図は本発明を適用した一実施例のディジタルシステ
ムのブロック図、第２図、第３図及び第４図はそれぞれ
第１図に含まれる基本クロック発生回路、システムクロ
ック供給回路及び制御回路の一実施例の回路図、第５図
は第１図ないし第４図の実施例の動作を説明するタイム
チャート、第６図及び第７図は本発明を従来のＣＰＵに
適用した場合の実施例のディジタルシステムのブロック
図、第８図は第６図及び第７図に用いられる停止信号発
生回路の一実施例の回路図である。 図において、１・・・・・・基本クロック発生回路、２
・・・・・・システムクロック供給回路、３，２１，３
１，４１・・・・・・中央処理装置、４・・・・・・制
御回路、５・・・・・・タイマ回路、６・・・・・・Ｎ
ＡＮＤゲート、７・・・・・・水晶振動子、８．２２，
２３，２４，２５，３４，３５．３６・・・・・・イン
バータ、９，１２，１３．３２・・・・・・Ｄフリップ
フロップ、１０．１１，３３・・・・・・ＡＮＤゲート
、１４．１５・・・・・・ＯＲゲート、２０，３０・・
・・・・クロック供給制御装置、２６．２７・・・・・
・割込み端子、２７・・・・・・リセット端子、４２・
・・・・・ホールド・モードレジスタ、１０１・・・・
・・基本クロック、１０２，２０１，３０１・・・・・
・システムクロック、１０３，２０２，３０２，４０２
・・・・・・停止信号、１０４．１０５・・・・・・制
御信号、１０６，２０３，３０３・・・・・・リスター
ト信号、１０７，２０４，３０４・・・・・・リセット
信号。 箭１〆 第す図 Δｆ １３４−

Claims (1)

【特許請求の範囲】
1. データ処理装置へのクロックの供給を制御するクロック
   供給制御方式において、基本クロックの発生を制御信号
   によって制御される基本クロック発生手段と、該基本ク
   ロック発生手段からの基本クロックを受は前記データ処
   理装置へのシステムクロックの供給を制御信号によって
   制御されるシステムクロック供給手段と、前記データ処
   理装置からの制御信号に対応して前記クロック発生手段
   の基本クロックの発生と前記システムクロック供給手段
   からのシステムクロックの供給を停止する前記制御信号
   、又は前記クロック発生手段の基本タロツクの発生の再
   開する前記制御信号及び該基本クロックの発生再開時よ
   シ所定時間経過後に前記システムクロック供給手段から
   のシステムクロックの供給を再開する前記制御信号とを
   発生する制御手段とを含むことを特徴とするクロック供
   給制御方式。