JPH03278210A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH03278210A JPH03278210A JP2079236A JP7923690A JPH03278210A JP H03278210 A JPH03278210 A JP H03278210A JP 2079236 A JP2079236 A JP 2079236A JP 7923690 A JP7923690 A JP 7923690A JP H03278210 A JPH03278210 A JP H03278210A
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- JP
- Japan
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- bus cycle
- instruction
- oscillator
- output
- timing
- Prior art date
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- Granted
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 2
- 230000007257 malfunction Effects 0.000 abstract description 3
- 230000006641 stabilisation Effects 0.000 abstract 1
- 238000011105 stabilization Methods 0.000 abstract 1
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスタンバイ機能を内蔵したマイクロコンピュー
タに関する。
タに関する。
近年ではバッテリ駆動の装置が増加しており、装置に内
蔵されている電子機器の消費電力低減が望まれている。
蔵されている電子機器の消費電力低減が望まれている。
そこでマイクロコンピュータでは未使用時には動作クロ
ックを停止して消費電力を極小とするスタンバイモード
を内蔵しているものが多い。また、マイクロコンピュー
タでは性能向上のため命令コードのブリフェッチやパイ
プライン動作のためマイクロコンピュータの命令処理と
メモリアクセスのためのバスサイクルが非同期に行なわ
れていることが増えている。したがってプログラムによ
りスタンバイモードを設定する場合には実際にスタンバ
イ状態となるときに、バスサイクルが起動中である場合
がある。
ックを停止して消費電力を極小とするスタンバイモード
を内蔵しているものが多い。また、マイクロコンピュー
タでは性能向上のため命令コードのブリフェッチやパイ
プライン動作のためマイクロコンピュータの命令処理と
メモリアクセスのためのバスサイクルが非同期に行なわ
れていることが増えている。したがってプログラムによ
りスタンバイモードを設定する場合には実際にスタンバ
イ状態となるときに、バスサイクルが起動中である場合
がある。
したがってバスサイクル起動中にスタンバイ状態となる
とリード／ライト制御用のストローブ信号などがアクテ
ィブ状態で停止する場合があり、データ破壊やメモリ等
の消費電力増加の要因となるといった問題があった。
とリード／ライト制御用のストローブ信号などがアクテ
ィブ状態で停止する場合があり、データ破壊やメモリ等
の消費電力増加の要因となるといった問題があった。
本発明によるマイクロコンピュータはバスサイクル起動
中であることを示す手段を備え、マイクロコンピュータ
の中央処理装置がスタンバイ状態を設定する命令を実行
したとき前記手段が起動中を示しているときにはスタン
バイ状態とせず、バスサイクルが終了したことを検出し
たときスタンバイとする手段を備えている。
中であることを示す手段を備え、マイクロコンピュータ
の中央処理装置がスタンバイ状態を設定する命令を実行
したとき前記手段が起動中を示しているときにはスタン
バイ状態とせず、バスサイクルが終了したことを検出し
たときスタンバイとする手段を備えている。
次に本発明の一実施例を第１図を参照して説明する。本
発明によるマイクロコンピュータ１００は、命令処理を
行うＣＰＵｌ０Ｉ、バス制御部１０２、発振器１０４．
２分周回路１０５および同期化回路１０３を含んでいる
。発振器１０４にはクリスタル１０８を接続できるよう
にＸ１端子１０６、Ｘ２端子１０７２端子を備えている
。
発明によるマイクロコンピュータ１００は、命令処理を
行うＣＰＵｌ０Ｉ、バス制御部１０２、発振器１０４．
２分周回路１０５および同期化回路１０３を含んでいる
。発振器１０４にはクリスタル１０８を接続できるよう
にＸ１端子１０６、Ｘ２端子１０７２端子を備えている
。
発振器１０４の出力は２分周回路１０５でクロックのデ
ユーティを調整されマイクロコンピュータ１００の動作
クロック１０５−１として各部分に供給される。ＣＰＵ
ｌ０Ｉではバス制御部１０２に対してバスサイクル発生
要求１０１−２を発生し、バス制御部１０２ではこの要
求にもとづき制御信号１１２を発生し、バス１１３を制
御することにより各種データのリード／ライトを行う。
ユーティを調整されマイクロコンピュータ１００の動作
クロック１０５−１として各部分に供給される。ＣＰＵ
ｌ０Ｉではバス制御部１０２に対してバスサイクル発生
要求１０１−２を発生し、バス制御部１０２ではこの要
求にもとづき制御信号１１２を発生し、バス１１３を制
御することにより各種データのリード／ライトを行う。
ＣＰＵｌ０Ｉでスタンバイ状態を設定する命令（以下、
スタンバイ命令という。）を実行するとスタンバイ要求
１０１−１を同期化回路１０３へ出力する。同期化回路
１０３ではバス制御部１０２が動作状態であることを示
すビジー信号１０２−１をモニタし、ビジー状態が解除
されたことを検出すると同期化出力１１０−２を出力し
発振器１０４に対してスタンバイタイミングを通知する
。発振器１０４ではただちにクリスタル１０８の発振を
停止させるためＸ１端子１０６をプルダウンしてクロッ
クを停止する。スタンバイ解除時はスタンバイ解除信号
１１１が端子１０９に通知されると同期化回路１０３は
これを認識し、同期化出力１１０−２を論理値′″０″
とし、発振器１０４は発振を開始し発振器１０４内の図
中不図示のタイマにより所定期間経過し、発振が安定す
ると２分周回路１０５を通じて動作クロック１０５−１
を供給する。次に以上の動作を第２図のタイミングチャ
ートを参照して説明する。
スタンバイ命令という。）を実行するとスタンバイ要求
１０１−１を同期化回路１０３へ出力する。同期化回路
１０３ではバス制御部１０２が動作状態であることを示
すビジー信号１０２−１をモニタし、ビジー状態が解除
されたことを検出すると同期化出力１１０−２を出力し
発振器１０４に対してスタンバイタイミングを通知する
。発振器１０４ではただちにクリスタル１０８の発振を
停止させるためＸ１端子１０６をプルダウンしてクロッ
クを停止する。スタンバイ解除時はスタンバイ解除信号
１１１が端子１０９に通知されると同期化回路１０３は
これを認識し、同期化出力１１０−２を論理値′″０″
とし、発振器１０４は発振を開始し発振器１０４内の図
中不図示のタイマにより所定期間経過し、発振が安定す
ると２分周回路１０５を通じて動作クロック１０５−１
を供給する。次に以上の動作を第２図のタイミングチャ
ートを参照して説明する。
発振器１０４出力は２分周回路１０５にて分周されて動
作クロック１０５−１として供給されている。ＣＰＵｌ
０Ｉはバスサイクルを起動する場合にはバスサイクル発
生要求１０１−２を論理値ＩＩ Ｉ Ｉ＋とする。バス
制御部１０２はバスを調整し、適当なタイミングでバス
サイクルを起動する。図中Ｔｌタイミングで、ＣＰＵ１
０１はバスサイクル発生要求を行ない、バス制御部１０
２はただちにバスサイクルを起動したので同一タイミン
グでビジー信号１０２−１を論理値゛１″とする。
作クロック１０５−１として供給されている。ＣＰＵｌ
０Ｉはバスサイクルを起動する場合にはバスサイクル発
生要求１０１−２を論理値ＩＩ Ｉ Ｉ＋とする。バス
制御部１０２はバスを調整し、適当なタイミングでバス
サイクルを起動する。図中Ｔｌタイミングで、ＣＰＵ１
０１はバスサイクル発生要求を行ない、バス制御部１０
２はただちにバスサイクルを起動したので同一タイミン
グでビジー信号１０２−１を論理値゛１″とする。
方ＣＰＵ１０１は図中Ｔ２タイミングでスタンバイ命令
によりスタンバイ要求１０１−１を発生するが、ビジー
信号１０２−１は論理値ＩＩ Ｉ Ｉ＋のだめバスサイ
クル終了まで同期化出力１１０−２は出力されない。図
中Ｔ３タイミングではバスサイクルが終了するので同期
化出力１１０−２は論理値“１′′となり、これにより
発振器１０４は発振を停止し、出力は論理値゛′１”と
なる。スタンバイ解除時は図中Ｔ４タイミングでスタン
バイ解除信号１１１が論理値ＩＩ Ｉ Ｉ＋となること
で同期化出力１１０−２が論理値ＩＩ ＯＩ＋となり発
振器１０４は発振を開始する。ところが発振の安定する
図中Ｔ５タイミングまでは分周回路１０５へはクロック
を出力せず誤動作を防ぐ。
によりスタンバイ要求１０１−１を発生するが、ビジー
信号１０２−１は論理値ＩＩ Ｉ Ｉ＋のだめバスサイ
クル終了まで同期化出力１１０−２は出力されない。図
中Ｔ３タイミングではバスサイクルが終了するので同期
化出力１１０−２は論理値“１′′となり、これにより
発振器１０４は発振を停止し、出力は論理値゛′１”と
なる。スタンバイ解除時は図中Ｔ４タイミングでスタン
バイ解除信号１１１が論理値ＩＩ Ｉ Ｉ＋となること
で同期化出力１１０−２が論理値ＩＩ ＯＩ＋となり発
振器１０４は発振を開始する。ところが発振の安定する
図中Ｔ５タイミングまでは分周回路１０５へはクロック
を出力せず誤動作を防ぐ。
次に第３図を用いて本発明の第二の実施例を説・明する
。第１の実施例と異なるのは同期化出力１０１−２が端
子１１４から出力されている点で、外部よりマイクロコ
ンピュータ−００がスタンバイ状態であることを認識す
ることができる。これにより誤動作などにより不用意に
マイクロコンピュータ１００がスタンバイした場合でも
これを外部で検出して解除可能なので応用システムの安
全性が向上する。他の動作については第１の実施例と同
一であるので説明は省略する。
。第１の実施例と異なるのは同期化出力１０１−２が端
子１１４から出力されている点で、外部よりマイクロコ
ンピュータ−００がスタンバイ状態であることを認識す
ることができる。これにより誤動作などにより不用意に
マイクロコンピュータ１００がスタンバイした場合でも
これを外部で検出して解除可能なので応用システムの安
全性が向上する。他の動作については第１の実施例と同
一であるので説明は省略する。
以上説明したように、本発明によりマイクロコンピュー
タがバスサイクルに同期してスタンバイ状態となるので
、外部メモリの内容が不用意に破壊されたり応用システ
ムの消費電力が増加するという問題のないマイクロコン
ピュータが得られる。
タがバスサイクルに同期してスタンバイ状態となるので
、外部メモリの内容が不用意に破壊されたり応用システ
ムの消費電力が増加するという問題のないマイクロコン
ピュータが得られる。
第１図は本発明による第１の実施例のブロック図、第２
図は本発明を説明するためのタイミングチャート、第３
図は本発明による第２の実施例のブロック図である。 １００・・・・・・マイクロコンピュータ、１０１・・
・・・・ＣＰＵ、１０２・・・・・・バス制御部、１０
３・・・・・・同期化回路、１０４・・・・・・発振器
、１０５・・・・・・２分周回路、１０６・・・・・・
×１端子、１０７・・・・・・×２端子、１０８・・・
・・・クリスタル、１０９・・・・・・スタンバイ解除
入力端子、１０５−１・・・・・・動作クロック、１０
１１・・・・・・スタンバイ要求、１０２−１・・・・
・・ビジー信号、１１１・・・・・・スタンバイ解除信
号、１１０・・・・・論理ゲート、１１０−２・・・・
・・同期化出力、１１０１・・・・・・クロック、１１
４・・・・・・端子。
図は本発明を説明するためのタイミングチャート、第３
図は本発明による第２の実施例のブロック図である。 １００・・・・・・マイクロコンピュータ、１０１・・
・・・・ＣＰＵ、１０２・・・・・・バス制御部、１０
３・・・・・・同期化回路、１０４・・・・・・発振器
、１０５・・・・・・２分周回路、１０６・・・・・・
×１端子、１０７・・・・・・×２端子、１０８・・・
・・・クリスタル、１０９・・・・・・スタンバイ解除
入力端子、１０５−１・・・・・・動作クロック、１０
１１・・・・・・スタンバイ要求、１０２−１・・・・
・・ビジー信号、１１１・・・・・・スタンバイ解除信
号、１１０・・・・・論理ゲート、１１０−２・・・・
・・同期化出力、１１０１・・・・・・クロック、１１
４・・・・・・端子。
Claims (1)
- 動作クロックを供給する発振器と、命令処理を行う中央
処理装置と、メモリのリード／ライトを制御する手段を
備えたマイクロコンピュータにおいて、前記メモリのリ
ード／ライト制御手段はメモリのリード／ライトサイク
ルが起動中であることを示す手段を備え、前記中央処理
装置がマイクロコンピュータをスタンバイ状態とする命
令を実行したとき、前記手段がリード／ライトサイクル
起動中を示しているときには発振器を停止せず、リード
／ライトサイクルが終了したことを検出したとき発振を
停止させる手段とを備えたマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079236A JP2684813B2 (ja) | 1990-03-28 | 1990-03-28 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079236A JP2684813B2 (ja) | 1990-03-28 | 1990-03-28 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03278210A true JPH03278210A (ja) | 1991-12-09 |
| JP2684813B2 JP2684813B2 (ja) | 1997-12-03 |
Family
ID=13684232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2079236A Expired - Lifetime JP2684813B2 (ja) | 1990-03-28 | 1990-03-28 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2684813B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0574177B1 (en) * | 1992-06-12 | 1998-08-19 | Texas Instruments Incorporated | Method and apparatus for changing processor clock rate |
| US7152177B2 (en) | 2001-02-13 | 2006-12-19 | Fujitsu Limited | Microcomputer and computer system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59189426A (ja) * | 1983-04-13 | 1984-10-27 | Nec Corp | クロツク供給制御方式 |
| JPS62202222A (ja) * | 1986-02-28 | 1987-09-05 | Toshiba Corp | クロツクジエネレ−タ |
-
1990
- 1990-03-28 JP JP2079236A patent/JP2684813B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59189426A (ja) * | 1983-04-13 | 1984-10-27 | Nec Corp | クロツク供給制御方式 |
| JPS62202222A (ja) * | 1986-02-28 | 1987-09-05 | Toshiba Corp | クロツクジエネレ−タ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0574177B1 (en) * | 1992-06-12 | 1998-08-19 | Texas Instruments Incorporated | Method and apparatus for changing processor clock rate |
| US7152177B2 (en) | 2001-02-13 | 2006-12-19 | Fujitsu Limited | Microcomputer and computer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2684813B2 (ja) | 1997-12-03 |
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