JPH04140810A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH04140810A JPH04140810A JP2264148A JP26414890A JPH04140810A JP H04140810 A JPH04140810 A JP H04140810A JP 2264148 A JP2264148 A JP 2264148A JP 26414890 A JP26414890 A JP 26414890A JP H04140810 A JPH04140810 A JP H04140810A
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- JP
- Japan
- Prior art keywords
- microprocessor
- signal
- clock
- external
- input
- Prior art date
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- Pending
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- 230000010365 information processing Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特にマイクロプロセッサ
を有する情報処理装置に関する。
を有する情報処理装置に関する。
従来のマイクロプロセッサを有する情報処理装置におい
て、マイクロプロセッサは外部クロック入力により動作
する。そのため、マイクロプロセッサには装置電源投入
中一定周波数のクロックを入力するか、あるいは低速動
作でのみ動作可能なプログラムをサポートするために外
部スイッチあるいはプログラムによってクロックの周波
数を切り変えて入力している。
て、マイクロプロセッサは外部クロック入力により動作
する。そのため、マイクロプロセッサには装置電源投入
中一定周波数のクロックを入力するか、あるいは低速動
作でのみ動作可能なプログラムをサポートするために外
部スイッチあるいはプログラムによってクロックの周波
数を切り変えて入力している。
上述した従来の情報処理装置では装置電源投入中はマイ
クロプロセッサの状態に関わらず常にマイクロフロセッ
サにクロックが入力されているので、マイクロプロセッ
サが停止状態であっても消費電力が減少しないという欠
点がある。
クロプロセッサの状態に関わらず常にマイクロフロセッ
サにクロックが入力されているので、マイクロプロセッ
サが停止状態であっても消費電力が減少しないという欠
点がある。
したがって本発明の目的は、マイクロフロセッサの消費
電力を減少させることのできる情報処理装置を提供する
ことにある。
電力を減少させることのできる情報処理装置を提供する
ことにある。
本発明の情報処理装置は、処理停止状態のときに状態出
力信号を出力するマイクロフロセッサと、このマイクロ
プロセッサに外部クロックを入カスる手段と、状態出力
信号に応答して外部クロックのマイクロフロセッサへの
入力を停止する手段と、マイクロプロセッサを再起動す
るための外部割り込み要因によって外部クロックのマイ
クロフロセッサへの入力を再開する手段とを有する。
力信号を出力するマイクロフロセッサと、このマイクロ
プロセッサに外部クロックを入カスる手段と、状態出力
信号に応答して外部クロックのマイクロフロセッサへの
入力を停止する手段と、マイクロプロセッサを再起動す
るための外部割り込み要因によって外部クロックのマイ
クロフロセッサへの入力を再開する手段とを有する。
本発明によれば、マイクロプロセッサの状態出力信号よ
りマイクロプロセッサが停止している状態を外部回路に
て認識し、自動的にマイクロプロセッサに入力している
クロックを停止する。さらにマイクロプロセッサを再起
動するための外部割り込み要因により自動的にマイクロ
プロセッサへのクロック入力を再開する。
りマイクロプロセッサが停止している状態を外部回路に
て認識し、自動的にマイクロプロセッサに入力している
クロックを停止する。さらにマイクロプロセッサを再起
動するための外部割り込み要因により自動的にマイクロ
プロセッサへのクロック入力を再開する。
本発明の具体的な態様においては、プログラム命令を記
憶する外部メモリ装置と、外部クロック入力により動作
し、処理を停止する命令手段、停止した状態を外部割り
込み要因により再起動する手段、および処理を停止して
いる状態を外部から認識可能な状態出力手段を有するマ
イクロプロセッサと、マイクロプロセッサが停止してい
る状態を認識する手段と、マイクロプロセッサが停止し
ている状態ではマイクロプロセッサに入力するクロック
を一時停止するとともにマイクロプロセッサを再起動す
るための外部割り込み要因によりクロック入力を再開す
る手段とを含むことを特徴とする情報処理装置が提供さ
れる。
憶する外部メモリ装置と、外部クロック入力により動作
し、処理を停止する命令手段、停止した状態を外部割り
込み要因により再起動する手段、および処理を停止して
いる状態を外部から認識可能な状態出力手段を有するマ
イクロプロセッサと、マイクロプロセッサが停止してい
る状態を認識する手段と、マイクロプロセッサが停止し
ている状態ではマイクロプロセッサに入力するクロック
を一時停止するとともにマイクロプロセッサを再起動す
るための外部割り込み要因によりクロック入力を再開す
る手段とを含むことを特徴とする情報処理装置が提供さ
れる。
次に、本発明をその実施例について図面を参照して説明
する。
する。
第１図は本発明の情報処理装置の一実施例の構成ブロッ
ク図である。この情報処理装置は、基本的にはマイクロ
プロセッサ１と、外部メモリ装置２と、周辺Ｉ１０装置
６と、これらを結合するシステム・バス２０とを含んて
いる。マイクロプロセッサ１は、クロック信号入力線８
からのクロック信号（第２図参照）によって動作し、自
身の状態を示すステータス信号をステータス信号出力線
１３からデコード回路３に出力する。また、アドレス信
号をアドレス信号比力線１１を経てバス制御回路１６へ
送り、バス制御回路１６との間でデータ信号群およびそ
の他の制御信号群をデータ信号線１２および制御信号線
１０を介してそれぞれ授受する。制御信号の一つにマイ
クロプロセラ信号線９を介してクロック制御回路４に送
られる。
ク図である。この情報処理装置は、基本的にはマイクロ
プロセッサ１と、外部メモリ装置２と、周辺Ｉ１０装置
６と、これらを結合するシステム・バス２０とを含んて
いる。マイクロプロセッサ１は、クロック信号入力線８
からのクロック信号（第２図参照）によって動作し、自
身の状態を示すステータス信号をステータス信号出力線
１３からデコード回路３に出力する。また、アドレス信
号をアドレス信号比力線１１を経てバス制御回路１６へ
送り、バス制御回路１６との間でデータ信号群およびそ
の他の制御信号群をデータ信号線１２および制御信号線
１０を介してそれぞれ授受する。制御信号の一つにマイ
クロプロセラ信号線９を介してクロック制御回路４に送
られる。
デコード回路３はクロック信号入力線８からクロック信
号を受けて動作しステータス信号出力線１３からのステ
ータス信号を認識し、マイクロフロセッサ１が停止状態
を示す信号を信号線１４を経てクロック制御回路４へ送
り、その他の状態を示す制御信号群を制御信号線１５に
よってバス制御回路１６へ出力する。制御信号線１０お
よび１５、アドレス信号比力線１１、データ信号線１２
ハンステム・バス２０に接続するためにバス制御回路１
６に接続されている。バス制御回路１６はシステム・バ
ス２０にアドレス信号群を送り、テ〜り信号群や制御信
号群を授受するために７ドレス信号線１７、データ信号
線１８、制御信号線１９をシステム・バス２０に接続し
ており、外部メモリ装置２および周辺Ｉ１０装置６も同
様の信号線１７．１８．１９によってシステム・バス２
０と接続され、マイクロプロセッサ１との間でデータ転
送や制御が行なわれる。
号を受けて動作しステータス信号出力線１３からのステ
ータス信号を認識し、マイクロフロセッサ１が停止状態
を示す信号を信号線１４を経てクロック制御回路４へ送
り、その他の状態を示す制御信号群を制御信号線１５に
よってバス制御回路１６へ出力する。制御信号線１０お
よび１５、アドレス信号比力線１１、データ信号線１２
ハンステム・バス２０に接続するためにバス制御回路１
６に接続されている。バス制御回路１６はシステム・バ
ス２０にアドレス信号群を送り、テ〜り信号群や制御信
号群を授受するために７ドレス信号線１７、データ信号
線１８、制御信号線１９をシステム・バス２０に接続し
ており、外部メモリ装置２および周辺Ｉ１０装置６も同
様の信号線１７．１８．１９によってシステム・バス２
０と接続され、マイクロプロセッサ１との間でデータ転
送や制御が行なわれる。
クロック制御回路４は、発振器５からクロック信号線７
を介して送られたクロック信号をマイクロフロセッサ１
へクロック信号入力線８によって供給するがデコード回
路３からのマイクロフロセッサ１が停止状態を示す信号
１４により供給を停止し、外部割り込み信号９により再
供給する機能を有する。
を介して送られたクロック信号をマイクロフロセッサ１
へクロック信号入力線８によって供給するがデコード回
路３からのマイクロフロセッサ１が停止状態を示す信号
１４により供給を停止し、外部割り込み信号９により再
供給する機能を有する。
第２図は第１図の回路における信号線７のクロック信号
、信号線８の入力クロック信号、信号線１４の停止状態
信号、信号線９の割り込み信号のタイミング関係を示す
。マイクロプロセッサ１が停止状態になると信号１４が
ハイ・レベルになり、それによりクロック制御回路４は
入力クロック信号８を停止させる。マイクロプロセッサ
１を再起動するための外部割り込み信号９がハイ・レベ
ルになると、クロック制御回路４は再び入力クロック信
号８の出力を開始する。
、信号線８の入力クロック信号、信号線１４の停止状態
信号、信号線９の割り込み信号のタイミング関係を示す
。マイクロプロセッサ１が停止状態になると信号１４が
ハイ・レベルになり、それによりクロック制御回路４は
入力クロック信号８を停止させる。マイクロプロセッサ
１を再起動するための外部割り込み信号９がハイ・レベ
ルになると、クロック制御回路４は再び入力クロック信
号８の出力を開始する。
以上説明したように本発明によれば、マイクロプロセッ
サが停止状態のときに自動的にマイクロフロセッサへの
クロック供給を停止することにより、マイクロプロセッ
サが消費する電力を最低限に抑えることが可能となると
いう効果がある。
サが停止状態のときに自動的にマイクロフロセッサへの
クロック供給を停止することにより、マイクロプロセッ
サが消費する電力を最低限に抑えることが可能となると
いう効果がある。
第１図は本発明の情報処理装置の一実施例の構成ブロッ
ク図である。第２図は第１図での主要信号線上の信号の
タイミングを示す波形図である。 ■・・・・・マイクロフロセッサ、２・・・・・・外部
メモリ装置、３・・・・・・デコード回路、４・・・・
・クロック制御回路、５・・・・・・発振器、６・・・
・・・周辺Ｉ１０装置、１６・・・・・ハス制御回路、
２０・・・・・ンステム・バス、７〜１９・・・・・・
信号線。 代理人 弁理士 内 原 晋 （Ｎ σ） くト Ｑト
ク図である。第２図は第１図での主要信号線上の信号の
タイミングを示す波形図である。 ■・・・・・マイクロフロセッサ、２・・・・・・外部
メモリ装置、３・・・・・・デコード回路、４・・・・
・クロック制御回路、５・・・・・・発振器、６・・・
・・・周辺Ｉ１０装置、１６・・・・・ハス制御回路、
２０・・・・・ンステム・バス、７〜１９・・・・・・
信号線。 代理人 弁理士 内 原 晋 （Ｎ σ） くト Ｑト
Claims (1)
- 【特許請求の範囲】 １、処理停止状態のときに状態出力信号を出力するマイ
クロプロセッサと、前記マイクロプロセッサに外部クロ
ックを入力する手段と、前記状態出力信号に応答して前
記外部クロックの前記マイクロプロセッサへの入力を停
止する手段と、前記マイクロプロセッサを再起動するた
めの外部割り込み要因によって前記外部クロックの前記
マイクロプロセッサへの入力を再開する手段とを含むこ
とを特徴とする情報処理装置。 ２、プログラム命令を記憶する外部メモリ装置と、外部
クロック入力により動作し、処理を停止する命令手段、
停止した状態を外部割り込み要因により再起動する手段
、および処理を停止している状態を外部から認識可能な
状態出力手段を有するマイクロプロセッサと、前記マイ
クロプロセッサが停止している状態を認識する手段と、
前記マイクロプロセッサが停止している状態では前記マ
イクロプロセッサに入力するクロックを一時停止すると
ともにマイクロプロセッサを再起動するための外部割り
込み要因によりクロック入力を再開する手段とを含むこ
とを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264148A JPH04140810A (ja) | 1990-10-02 | 1990-10-02 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264148A JPH04140810A (ja) | 1990-10-02 | 1990-10-02 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04140810A true JPH04140810A (ja) | 1992-05-14 |
Family
ID=17399131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264148A Pending JPH04140810A (ja) | 1990-10-02 | 1990-10-02 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04140810A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6173408B1 (en) | 1997-09-03 | 2001-01-09 | Matsushita Electric Industrial Co., Ltd. | Processor |
| WO2009005089A1 (ja) * | 2007-07-03 | 2009-01-08 | Nec Corporation | データ暗号化／復号化処理方法およびデータ処理装置 |
-
1990
- 1990-10-02 JP JP2264148A patent/JPH04140810A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6173408B1 (en) | 1997-09-03 | 2001-01-09 | Matsushita Electric Industrial Co., Ltd. | Processor |
| WO2009005089A1 (ja) * | 2007-07-03 | 2009-01-08 | Nec Corporation | データ暗号化／復号化処理方法およびデータ処理装置 |
| US8341394B2 (en) | 2007-07-03 | 2012-12-25 | Nec Corporation | Data encryption/decryption method and data processing device |
| JP5487966B2 (ja) * | 2007-07-03 | 2014-05-14 | 日本電気株式会社 | データ暗号化／復号化処理方法およびデータ処理装置 |
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