JPH0374751A - 入出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、中央処理装置とシステムバスを介して接続さ
れ、マイクロプロセッサにより入出力装置を制御する入
出力制御装置に関する。

従来の技術 従来の入出力制御装置において、例えば第４図で示すよ
うに、入出力制御装置８は、入出力制御装置８の基本的
な動作制御を行うマイクロプロセッサ７と、中央処理装
置１からの命令を実行する為の実行アドレス、データ等
を格納する命令レジスタ２と、中央処理装置１からのバ
ス要求を応答情報生成回路５に知らせる受信制御手段３
と、入出力制御装置！８の現在の状態情報を生成する応
答情報生成回路５と、応答情報を中央処理装置１に知ら
せる応答伝達手段４と、入出力制御装置８の状態情報で
あるフラグレジスタ６と、中央処理装置１と入出力制御
装置８間はシステムバス９により接続されている。

入出力命令は中央処理装置１によりシステムバス９を介
し入出力制御装置８に対し出力され、それを受信制御手
段３が受信すると応答情報の生成を応答情報生成回路５
に要求する。この際、応答情報生成回路５には、マイク
ロプロセッサ７により入出力制御装置８の状態を示すフ
ラグレジスタ６がセットされており、その情報を取り入
れた応答情報を応答情報生成回路５が生威し、応答伝達
手段４により同一バスサイクルで中央処理装置１に応答
される。

第５図は、フラグレジスタ６の内容が、入出力制御装置
８が割込み要求を行う為に応答不可の場合のタイムチャ
ートである。この場合、中央処理装置１は、応答シグナ
ル″″Ｏｌ″を受取ると、中央処理装置１は入出力制御
装置ｔ８の割込みを受取る為に一旦中央処理装置１の割
込みレベルを下げ、入出力制御装置８は上記バスサイク
ルとは別なサイクルで中央処理装置１に割込みステータ
スを伝達する。

発明が解決しようとする課題 上述した従来の入出力制御装置は、入出力制御装置が中
央処理装置に対して割込み要求を行う為応答不可である
場合には、中央処理装置は入出力制御装置からの割込み
要求が受取れるようにする為に割込みレベ゛ルを下げる
動作を行う必要があり、その結果、中央処理装置のスル
ープットが低下していた。

本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能とした新規な入出力制御装置を提
供することにある。

課題を解決するための手段 上記目的を連敗する為に、本発明に係る入出力制御装置
は、中央処理装置からの入出力命令によるデータ及びア
ドレスを格納する命令レジスタと、バス要求の受信を制
御する受信制御手段と、マイクロプロセッサによりセッ
トされるフラグ１／ジスタと、前記フラグレジスタの状
態及び前記受信制御手段の制御情報により入出力制御装
置の状態を示す応答情報を生成する応答情報生成回路と
、前記中央処理装置に対し応答情報を伝達する応答伝達
手段と、マイクロプロセッサから中央処理装置に対する
割込み要求ステータスを格納する割込み要求レジスタと
を備えて構成される。

実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。

第１図は本発明の一実施例を示すブロック構成図である
。

第１図を参照するに、入出力制御装置８は、入出力制御
装置８の基本的な動作制御を行うマイクロプロセッサ７
と、中央処理装置ｌからの命令を実行する為の実行アド
レス、データ等を格納する命令レジスタ２と、中央処理
装置１からのバス要求を応答情報生成回路５に知らせる
受信制御手段３と、入出力制御装置８の現在の状態情報
を生成する応答情報生成回路５と、応答情報を中央処理
装置１に知らせる応答伝達手段４と、入出力制御装置８
の状態情報であるフラグレジスタ６と、マイクロプロセ
ッサ７から中央処理装置に対する割込み要求ステータス
を格納する割込み要求レジスタ１０とにより構成され、
中央処理装置１と入出力制御装置８間はシステムバス９
により接続されている。

システムバス９を介した転送制御動作を第２図及び第３
図のタイムチャートに示す。

第２図を参照するに、システムバスサイクルは、コント
ロールシグナルによって、要求フェーズと応答フェーズ
に分けられる。要求フェーズではバス要求装置がアドレ
スをアドレス／データラインに出力し、応答フェーズで
はバス応答装置またはバス要求装置がデータをアドレス
／データラインに出力する。バス応答装置はコントロー
ルシグナルを制御して応答フェーズにおいてバス応答情
報を応答シグナルにより送出する。但し、応答シグナル
が入出力制御装置が割込み要求を行う為に応答不可であ
ると示す場合には、同一応答フェーズにおいてアドレス
／データラインに割込み要求ステータスを出力する。

再び第１図を参照するに、入出力命令は中央処理装置１
によりシステムバス９を介し入出力制御装置８に対して
出力され、それを受信制御手段３が受信すると応答情報
の生成を応答情報生成回路５に要求する。この際、応答
情報生成口ｎ５には、マイクロプロセッサ７により入出
力制御装置８の状態を示すフラグレジスタ６がセットさ
れており、その情報を取り入れた応答情報を応答情報生
成回路５が生成し、応答伝達手段４により同一サイクル
で中央処理装置１に応答される。

第２図は、フラグレジスタ６の内容が、入出力制御装置
８が割込み要求がある際のタイムチャートである。この
場合、中央処理装置１は、応答シグナル°’Ｏｆ”を受
取り、割込み要求がある為に、中央処理装置ｌに対し入
出力制御装置８はアドレス／データラインに割込み要求
ステータスを出力する。

第３図は、フラグレジスタ６の内容が入出力制御装置８
が以前の入出力命令の処理が未完了の為に、応答不可の
場合のタイムチャートである。中央処理装置１は、応答
シグナル″０２”を受取ると再度入出力制御装置８に対
してバス要求を行い、応答シグナル“００ｎを受取る。

つまり応答可になるまでバス要求を繰返し行う。

バス要求が許可された場合には、中央処理装置１は命令
レジスタ２を用いてマイクロプロセッサ７に対して入出
力命令の実行を促す。

発明の詳細 な説明したように、本発明によれば、入出力装置を備え
た入出力制御装置が中央処理装置に対し割込み要求を行
う為応答不可であるという応答情報を伝達した際に、同
一バスサイクル上で割込み要求ステータスを中央処理装
置に知らせることにより、中央処理装置のスループット
を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図である
。 １・・・中央処理装置、２・・・命令レジスタ、３・・
・受信制御手段、４・・・応答伝達手段、５・・・応答
情報生成手段、６・・・フラグレジスタ、７・・・マイ
クロプロセッサ、８・・・入出力制御装置、９・・・シ
ステムバス、１０・・・割込み要求レジスタ 第２図は入出力制御装置８が割込み要求がある際のタイ
ムチャートである。 第３図は入出力制御装置８が以前の入出力命令の処理が
未完了の為に応答不可の場合のタイムチャートである。 第４図は従来の入出力制御装置の一例を示すブロック図
である。 第５図は従来の入出力制御装置が割込み要求がある際の
タイムチャートである。

Claims (1)

【特許請求の範囲】
1. 　中央処理装置とシステムバスを介して接続され、マイ
   クロプロセッサにより入出力装置を制御する入出力制御
   装置において、中央処理装置からの入出力命令によるデ
   ータ及びアドレスを格納する命令レジスタと、バス要求
   の受信を制御する受信制御手段と、前記マイクロプロセ
   ッサによりセットされるフラグレジスタと、前記フラグ
   レジスタの状態及び前記受信制御手段の制御情報により
   入出力制御装置の状態を示す応答情報を生成する応答情
   報生成回路と、前記中央処理装置に対し応答情報を伝達
   する応答伝達手段と、前記マイクロプロセッサから前記
   中央処理装置に対する割込み要求ステータスを格納する
   割込み要求レジスタとを有し、前記中央処理装置からの
   入出力命令によるバス要求に対して前記入出力制御装置
   の前記中央処理装置に対する割込み要求を行う為に前記
   入出力制御装置が応答不可であった際に同一バスサイク
   ルで割込み要求ステータスを伝達することを特徴とする
   入出力制御装置。