JPH0374750A - 入出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は中央処理装置とシステムバスを介して接続され
、マイクロプロセッサにより入出力装置を制御する入出
力制御装置に関する。

従来の技術 従来の入出力制御装置においては、入出力命令バスサイ
クル中では中央処理装置に対して応答可能・不可という
応答情報だけを知らせるだけであった。入出力制御装置
が応答不可状態として、以前に入出力制御装置が受信し
た入出力命令の処理が待たされることによる一時的な応
答不可状態が有り得る為に、中央処理装置は所定の回数
再度バス要求を繰返し行っていたが、入出力制御装置が
中央処理装置に対して割込み要求を出した場合には、再
度バス要求を行っても応答不可状態が解除されない。こ
の為に無駄な入出力命令バスサイクルが発生し、バス使
用効率を低下させ、中央処理装置のスループットを低下
させるという問題があった。

発明が解決しようとする課題 上述したように、従来における入出力制御装置が応答不
可状態として、以前に入出力制御装置が受信した入出力
命令の処理が待たされることによる一時的な応答不可状
態が有り得る為に、中央処理装置は所定の回数再度バス
要求を繰返し行っていたが、入出力制御装置が中央処理
装置に対して割込み要求を出した場合には、再度バス要
求を行っても応答不可状態が解除されない。この為に無
駄な入出力命令バスサイクルが発生し、バス使用効率を
低下させ、中央処理装置のスルーブツトを低下させると
いう課題があった。

本発明は従来の技術に内在する上記課題を解決する為に
なされたものであり、従って本発明の目的は、上述の従
来技術による課題に対し、中央処理装置に入出力装置の
応答不可なときの入出力制御装置の状態を知らせ、無駄
なバス要求をさせず、中央処理装置のスループットを向
上させることを可能とした新規な入出力制御装置を提供
することにある。

課題を解決す悉ための手段 上記目的を遠戚する為に、本発明に係る入出力制御装置
は、中央処理装置からの入出力命令によるデータ及びア
ドレスを格納する命令レジスタと、バス要求の受信を制
御する受信制御手段と、マイクロプロセッサによりセッ
トされるフラグレジスタと、前記フラグレジスタの状態
及び前記受信制御手段の制御情報により入出力制御装置
の状態を示す応答情報を生成する応答情報生成回路と、
前記中央処理装置に対し応答情報を伝達する応答伝達手
段とを備えて構成される。

実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。

第１図は本発明の一実施例を示すブロック構成図である
。

第１図を参照するに、入出力制御装置８は、入出力制御
装置８の基本的な動作制御を行うマイクロプロセッサ７
と、中央処理装置１からの命令を実行する為の実行アド
レス、データ等を格納する命令レジスタ２と、中央処理
装置１からのバス要求を応答情報生成回路５に知らせる
受信制御手段３と、入出力制御装２８の現在の状態情報
を生成する応答情報生成回路５と、応答情報を中央処理
装置１に知らせる応答伝達手段４と、入出力制御装置８
の状態情報であるフラグレジスタ６とを含んで構成され
、中央処理装置１と入出力制御装置８間はシステムバス
９により接続されている。

システムバス９を介した転送制御動作を第２図及び第３
図のタイムチャートに示す。

第２図を参照するに、システムバスサイクルは、コント
ロールシグナルによって、要求フェーズと応答フェーズ
に分けられる。要求フェーズではバス要求装置がアドレ
スをアドレス／データラインに出力し、応答フェーズで
はバス応答装置またはバス要求装置がデータをアドレス
／データラインに出力する。バス応答装置はコントロー
ルシグナルを制御して応答フェーズを終了すると共にバ
ス応答情報を応答シグナルにより送出する。

第１図において、入出力命令は中央処理装置１によりシ
ステムバス９を介し入出力制御装置８に対し出力され、
それを受信制御手段３が受信すると応答情報の生成を応
答情報生成回路５に要求する。この際、応答情報生成回
路５Ｉ５には、マイクロプロセッサ７により入出力制御
装置８の状態を示すフラグレジスタ６がセットされてお
り、その情報を取り入れた応答情報を応答情報生成回路
５が生威し、応答伝達手段４により同一サイクルで中央
処理装置１に応答される。

第２図は、フラグレジスタ６の内容が、入出力制御装置
８が割込み要求起動の為に応答不可の場合のタイムチャ
ート・である。この場合、中央処理装置１は、応答シグ
ナル“０１”を受取り、再度バス要求をしても応答不可
のままであるので、中央処理装置１は入出力制御装置８
に対するバス要求を再度行わず、別の処理に移行する。

第３図は、フラグレジスタ６の内容が、入出力制御装置
８が以前の入出力命令の処理が未完了の為に、応答不可
の場合のタイムチャートである。

中央処理装置１は、応答シグナル“０２”を受取ると再
度入出力制御装置Ｆ８に対しバス要求を行い、応答シグ
ナル゛００″を受取る、つまり応答可になるまでバス要
求を繰返し行う。

バス要求が許可された場合には、中央処理装置１は命令
レジスタ２を用いてマイクロプロセッサ７に対して入出
力命令の実行を促す。

発明の詳細 な説明したように、本発明によれば、入出力装置を備え
た入出力制御装置が中央処理装置に対し入出力命令バス
サイクルでの応答情報に入出力命令受付不可であった入
出力制御装置の状態を付加して知らせることにより、中
央処理装置のスループットを向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図である
。 １・・・中央処理装置、２・・・命令レジスタ、３・・
・受信制御手段、４・・・応答伝達手段、５・・・応答
情報生成手段、６・・・フラグレジスタ、７・・・マイ
クロプロセッサ、８・・・入出力制御装置、９・・・シ
ステムバス第２図は入出力制御装置８が割込み要求起動
の為に応答不可の場合のタイムチャー十である。 第３図は入出力制御装置８が以前の入出力命令の処理が
未完了の為に応答不可の場合のタイムチャートである。

Claims (1)

【特許請求の範囲】
1. 　中央処理装置とシステムバスを介して接続され、マイ
   クロプロセッサにより入出力装置を制御する入出力制御
   装置において、中央処理装置からの入出力命令によるデ
   ータ及びアドレスを格納する命令レジスタと、バス要求
   の受信を制御する受信制御手段と、マイクロプロセッサ
   によりセットされるフラグレジスタと、前記フラグレジ
   スタの状態及び前記受信制御手段の制御情報により入出
   力制御装置の状態を示す応答情報を生成する応答情報生
   成回路と、前記中央処理装置に対し応答情報を伝達する
   応答伝達手段とを有し、前記中央処理装置からの前記入
   出力命令バス要求に対し応答情報を同一バスサイクルで
   応答することを特徴とする入出力制御装置。