JPH04324561A - Ｄｍａ情報のポーリング制御装置 - Google Patents
Ｄｍａ情報のポーリング制御装置Info
- Publication number
- JPH04324561A JPH04324561A JP9457891A JP9457891A JPH04324561A JP H04324561 A JPH04324561 A JP H04324561A JP 9457891 A JP9457891 A JP 9457891A JP 9457891 A JP9457891 A JP 9457891A JP H04324561 A JPH04324561 A JP H04324561A
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- JP
- Japan
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- polling
- dma
- dma bus
- bus
- control device
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- TVEXGJYMHHTVKP-UHFFFAOYSA-N 6-oxabicyclo[3.2.1]oct-3-en-7-one Chemical compound C1C2C(=O)OC1C=CC2 TVEXGJYMHHTVKP-UHFFFAOYSA-N 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ポーリングによって、
ＤＭＡ情報を収得するポーリング制御装置に関する。
ＤＭＡ情報を収得するポーリング制御装置に関する。
【０００２】
【従来の技術】従来のＤＭＡ情報のポーリング制御装置
を図２にて説明する。１は中央処理装置（以下ＣＰＵと
称す）であり、ソフトウェアはＣＰＵ１上で動作する。 ２はＣＰＵ１と独立にデータ転送を行うＤＭＡバスであ
る。３はＣＰＵ１とＤＭＡバス２を分離するドライバで
ある。４はＤＭＡバス２にてＤＭＡ転送を行うＤＭＡ制
御装置である。５はＤＭＡの情報を格納するステータス
レジスタで、ＣＰＵ１はここをポーリングすることによ
ってＤＭＡの状況を認識する。６はＤＭＡバス２を制御
するＤＭＡバスアービタであり、ＣＰＵ１と、ＤＭＡマ
スタとのバス競合を制御し、ＣＰＵ１がマスタになりう
る場合には、ドライバ３をイネーブルにして、ＣＰＵ１
をＤＭＡバスに乗り込ませる。
を図２にて説明する。１は中央処理装置（以下ＣＰＵと
称す）であり、ソフトウェアはＣＰＵ１上で動作する。 ２はＣＰＵ１と独立にデータ転送を行うＤＭＡバスであ
る。３はＣＰＵ１とＤＭＡバス２を分離するドライバで
ある。４はＤＭＡバス２にてＤＭＡ転送を行うＤＭＡ制
御装置である。５はＤＭＡの情報を格納するステータス
レジスタで、ＣＰＵ１はここをポーリングすることによ
ってＤＭＡの状況を認識する。６はＤＭＡバス２を制御
するＤＭＡバスアービタであり、ＣＰＵ１と、ＤＭＡマ
スタとのバス競合を制御し、ＣＰＵ１がマスタになりう
る場合には、ドライバ３をイネーブルにして、ＣＰＵ１
をＤＭＡバスに乗り込ませる。
【０００３】図２のＣＰＵのポーリング動作は、以下の
ようにして行われる。
ようにして行われる。
【０００４】ＤＭＡ制御装置４により、ＤＭＡ転送が行
われている時、ＣＰＵ１はＤＭＡの情報を知るためにＤ
ＭＡバスアービタ６に対しバス要求を出力し、ＤＭＡバ
スアービタ６は、ドライバ３をイネーブルにして、ＣＰ
Ｕ１をＤＭＡバス２に乗り込ませる。そして、ＣＰＵ１
はステータスレジスタ５の内容をチェックして、ポーリ
ングバスサイクルを終了する。この動作は、ＤＭＡ制御
装置４が、ステータスレジスタ５を書き換えるまで続け
られ、ステータスレジスタ５が書換えられたことを、Ｃ
ＰＵ１が認識した段階で、ポーリングは完了する。
われている時、ＣＰＵ１はＤＭＡの情報を知るためにＤ
ＭＡバスアービタ６に対しバス要求を出力し、ＤＭＡバ
スアービタ６は、ドライバ３をイネーブルにして、ＣＰ
Ｕ１をＤＭＡバス２に乗り込ませる。そして、ＣＰＵ１
はステータスレジスタ５の内容をチェックして、ポーリ
ングバスサイクルを終了する。この動作は、ＤＭＡ制御
装置４が、ステータスレジスタ５を書き換えるまで続け
られ、ステータスレジスタ５が書換えられたことを、Ｃ
ＰＵ１が認識した段階で、ポーリングは完了する。
【０００５】
【発明が解決しようとする課題】上述した従来のＤＭＡ
情報のポーリング制御装置は、ＣＰＵがポーリング動作
をする度に、ＤＭＡバス上のＤＭＡ転送サイクルが止ま
ってしまい、全体のスループットが悪くなるという欠点
がある。
情報のポーリング制御装置は、ＣＰＵがポーリング動作
をする度に、ＤＭＡバス上のＤＭＡ転送サイクルが止ま
ってしまい、全体のスループットが悪くなるという欠点
がある。
【０００６】
【課題を解決するための手段】本発明のＤＭＡ情報のポ
ーリング制御装置は、中央処理装置と独立にデータ転送
を行うＤＭＡバスと、前記中央処理装置と前記ＤＭＡバ
スを通常は分離するドライバと、前記ＤＭＡバスにより
ＤＭＡ転送を行うＤＭＡ制御装置と、前記ＤＭＡ転送の
情報を格納するステータスレジスタと、前記中央処理装
置を前記ＤＭＡバスに乗り込ませる時に前記ドライバを
イネーブルにするＤＭＡバスアービタと、前記中央処理
装置が前記ＤＭＡバスを介して前記ステータスレジスタ
をポーリングする前にセットするポーリングスタートレ
ジスタと、前記ポーリングスタートレジスタがセットさ
れた時に前記ドライバをイネーブル不可としその後に前
記ステータスレジスタが書換えられた時に前記ドライバ
をイネーブルとするように前記ＤＭＡバスアービタを指
示するポーリング制御装置とを有する。
ーリング制御装置は、中央処理装置と独立にデータ転送
を行うＤＭＡバスと、前記中央処理装置と前記ＤＭＡバ
スを通常は分離するドライバと、前記ＤＭＡバスにより
ＤＭＡ転送を行うＤＭＡ制御装置と、前記ＤＭＡ転送の
情報を格納するステータスレジスタと、前記中央処理装
置を前記ＤＭＡバスに乗り込ませる時に前記ドライバを
イネーブルにするＤＭＡバスアービタと、前記中央処理
装置が前記ＤＭＡバスを介して前記ステータスレジスタ
をポーリングする前にセットするポーリングスタートレ
ジスタと、前記ポーリングスタートレジスタがセットさ
れた時に前記ドライバをイネーブル不可としその後に前
記ステータスレジスタが書換えられた時に前記ドライバ
をイネーブルとするように前記ＤＭＡバスアービタを指
示するポーリング制御装置とを有する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例のブロック図であ
る。
る。
【０００９】１はＣＰＵである。２はＤＭＡバスである
。３はＣＰＵ１とＤＭＡバス２を分離するドライバであ
る。４はＤＭＡ制御装置である。５はＤＭＡのステータ
スレジスタである。６はＤＭＡバスアービタである。 ７はソフトウェアがポーリングを行う前にセットするポ
ーリングスタートレジスタである。８はポーリングスタ
ートレジスタ７がアクティブの時、ＣＰＵ１がＤＭＡバ
スに乗り込まないようにＤＭＡバスアービタ６に指示し
、また、その状態で、ステータスレジスタ５が変化した
時はじめて、ＣＰＵ１がＤＭＡバス２に乗り込めるよう
に、ＤＭＡバスアービタに指示する機能を有しているポ
ーリング制御装置である。
。３はＣＰＵ１とＤＭＡバス２を分離するドライバであ
る。４はＤＭＡ制御装置である。５はＤＭＡのステータ
スレジスタである。６はＤＭＡバスアービタである。 ７はソフトウェアがポーリングを行う前にセットするポ
ーリングスタートレジスタである。８はポーリングスタ
ートレジスタ７がアクティブの時、ＣＰＵ１がＤＭＡバ
スに乗り込まないようにＤＭＡバスアービタ６に指示し
、また、その状態で、ステータスレジスタ５が変化した
時はじめて、ＣＰＵ１がＤＭＡバス２に乗り込めるよう
に、ＤＭＡバスアービタに指示する機能を有しているポ
ーリング制御装置である。
【００１０】本実施例のＣＰＵポーリング動作は、以下
のようにして行われる。
のようにして行われる。
【００１１】ＤＭＡ制御装置４により、ＤＭＡ転送が行
われている時、ソフトウェアは、ＤＭＡの情報を知るた
めのポーリング開始の１ステップ前にポーリングスター
トレジスタ７をセットする。そして、ポーリング制御装
置８はＤＭＡバスアービタ６に対し、ＣＰＵ１に対する
ＤＭＡバス獲得権を抑止する信号を出力し、それに対応
し、ＤＭＡバスアービタ６は、ドライバ３をイネーブル
不可とする。そこで、ＣＰＵ１はＤＭＡバス２が獲得出
来るまで、ウェイト状態になる。そして、ＤＭＡ制御装
置４により、ステータスレジスタ５が書換えられたこと
をポーリング制御装置８が認識すると、ＤＭＡバスアー
ビタ６にＣＰＵ１のＤＭＡバス獲得を指示し、ＤＭＡバ
スアービタ６はドライバ３をイネーブルし、ＣＰＵ１に
ＤＭＡバス２を解放する。そして、ＣＰＵ１はステータ
スレジスタ５の内容をチェックして、ポーリングバスサ
イクルを終了する。以上で、ポーリングは完了する。
われている時、ソフトウェアは、ＤＭＡの情報を知るた
めのポーリング開始の１ステップ前にポーリングスター
トレジスタ７をセットする。そして、ポーリング制御装
置８はＤＭＡバスアービタ６に対し、ＣＰＵ１に対する
ＤＭＡバス獲得権を抑止する信号を出力し、それに対応
し、ＤＭＡバスアービタ６は、ドライバ３をイネーブル
不可とする。そこで、ＣＰＵ１はＤＭＡバス２が獲得出
来るまで、ウェイト状態になる。そして、ＤＭＡ制御装
置４により、ステータスレジスタ５が書換えられたこと
をポーリング制御装置８が認識すると、ＤＭＡバスアー
ビタ６にＣＰＵ１のＤＭＡバス獲得を指示し、ＤＭＡバ
スアービタ６はドライバ３をイネーブルし、ＣＰＵ１に
ＤＭＡバス２を解放する。そして、ＣＰＵ１はステータ
スレジスタ５の内容をチェックして、ポーリングバスサ
イクルを終了する。以上で、ポーリングは完了する。
【００１２】
【発明の効果】以上説明したように本発明は、ポーリン
グの際にＤＭＡバスをポーリングマスタに解放しないよ
うにすることにより、無駄なポーリングサイクルを無く
し、全体としてのスループットを大幅に改善することが
出来るという効果がある。
グの際にＤＭＡバスをポーリングマスタに解放しないよ
うにすることにより、無駄なポーリングサイクルを無く
し、全体としてのスループットを大幅に改善することが
出来るという効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】従来のＤＭＡ情報のポーリング制御装置のブロ
ック図である。
ック図である。
１ 中央処理装置
２ ＤＭＡバス
３ 中央処理装置とＤＭＡバスを接続するドライ
バ４ ＤＭＡ制御装置 ５ ステータスレジスタ ６ ＤＭＡバスアービタ ７ ポーリングスタートレジスタ８ ポー
リング制御装置
バ４ ＤＭＡ制御装置 ５ ステータスレジスタ ６ ＤＭＡバスアービタ ７ ポーリングスタートレジスタ８ ポー
リング制御装置
Claims (1)
- 【請求項１】 中央処理装置と独立にデータ転送を行
うＤＭＡバスと、前記中央処理装置と前記ＤＭＡバスを
通常は分離するドライバと、前記ＤＭＡバスによりＤＭ
Ａ転送を行うＤＭＡ制御装置と、前記ＤＭＡ転送の情報
を格納するステータスレジスタと、前記中央処理装置を
前記ＤＭＡバスに乗り込ませる時に前記ドライバをイネ
ーブルにするＤＭＡバスアービタと、前記中央処理装置
が前記ＤＭＡバスを介して前記ステータスレジスタをポ
ーリングする前にセットするポーリングスタートレジス
タと、前記ポーリングスタートレジスタがセットされた
時に前記ドライバをイネーブル不可としその後に前記ス
テータスレジスタが書換えられた時に前記ドライバをイ
ネーブルとするように前記ＤＭＡバスアービタを指示す
るポーリング制御装置とを含むことを特徴とするＤＭＡ
情報のポーリング制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9457891A JPH04324561A (ja) | 1991-04-25 | 1991-04-25 | Ｄｍａ情報のポーリング制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9457891A JPH04324561A (ja) | 1991-04-25 | 1991-04-25 | Ｄｍａ情報のポーリング制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324561A true JPH04324561A (ja) | 1992-11-13 |
Family
ID=14114170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9457891A Pending JPH04324561A (ja) | 1991-04-25 | 1991-04-25 | Ｄｍａ情報のポーリング制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011204269A (ja) * | 2003-06-30 | 2011-10-13 | Intel Corp | リードアドレス可能バーチャルｄｍａコントロール及び状態レジスタ |
-
1991
- 1991-04-25 JP JP9457891A patent/JPH04324561A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011204269A (ja) * | 2003-06-30 | 2011-10-13 | Intel Corp | リードアドレス可能バーチャルｄｍａコントロール及び状態レジスタ |
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