JPH02166549A - 共有メモリ制御装置 - Google Patents
共有メモリ制御装置Info
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- JPH02166549A JPH02166549A JP32052188A JP32052188A JPH02166549A JP H02166549 A JPH02166549 A JP H02166549A JP 32052188 A JP32052188 A JP 32052188A JP 32052188 A JP32052188 A JP 32052188A JP H02166549 A JPH02166549 A JP H02166549A
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- 230000000694 effects Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000006266 hibernation Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野〕
この発明は、複数のマイクロプロセッサを用いたマルチ
プロセッサ装置における共有メモリ制御装置に関するも
のである。
プロセッサ装置における共有メモリ制御装置に関するも
のである。
第６図は例えば、特開昭６０−２２１８６３号公報に示
された従来のマルチプロセッサ装置における共有メモリ
制御装置を示すブロック接続図であり１図において、１
，２．３はメモリサイクルの延長できるマイクロプロセ
ッサ（以下、ＣＰＵと記す）、５は共有メモリ、６はバ
スアービタ。
された従来のマルチプロセッサ装置における共有メモリ
制御装置を示すブロック接続図であり１図において、１
，２．３はメモリサイクルの延長できるマイクロプロセ
ッサ（以下、ＣＰＵと記す）、５は共有メモリ、６はバ
スアービタ。
７１．７２，７３はそれぞれＣＰＵＩ、２．３に対応し
たアドレスデコーダ、８１Ａ、８２Ａ、８３Ａはそれぞ
れＣＰＵＩ、２．３のアドレスバスＩＡ、２Ａ、３Ａと
共有メモリ５のアドレスバス５Ａとの間に設けられたゲ
ートであり、８１Ｄ。
たアドレスデコーダ、８１Ａ、８２Ａ、８３Ａはそれぞ
れＣＰＵＩ、２．３のアドレスバスＩＡ、２Ａ、３Ａと
共有メモリ５のアドレスバス５Ａとの間に設けられたゲ
ートであり、８１Ｄ。
８２Ｄ、８３ＤはそれぞれＣＰＵＩ、２．３のデータバ
スＩＤ、２Ｄ、３Ｄと共有メモリ５のデータバス５Ｄと
の間に設けられたゲート、４１，４２．４３はそれぞれ
ＣＰＵＩ、２．３に対応したアドレスデコーダ７１，７
２．７３より出力された、所定信号としての共有メモリ
５の利用要求信号であり、バスアービタ６に入力される
。また９１．９２，９３はバスアービタ６から出力され
る他の所定信号としての共有メモリ５の利用許可信号で
あり、９１はＣＰＵＩのメモリサイクルの完了を制御す
ると共に、ゲート８１Ａ、８１Ｄを開く制御も行う、９
２はＣＰＵ２のメモリサイクルの完了と、ゲート８２Ａ
、８２Ｄの制御を、９３はＣＰＵ３のメモリサイクルの
完了と、ゲート８３Ａ、８３Ｄの制御を行う。
スＩＤ、２Ｄ、３Ｄと共有メモリ５のデータバス５Ｄと
の間に設けられたゲート、４１，４２．４３はそれぞれ
ＣＰＵＩ、２．３に対応したアドレスデコーダ７１，７
２．７３より出力された、所定信号としての共有メモリ
５の利用要求信号であり、バスアービタ６に入力される
。また９１．９２，９３はバスアービタ６から出力され
る他の所定信号としての共有メモリ５の利用許可信号で
あり、９１はＣＰＵＩのメモリサイクルの完了を制御す
ると共に、ゲート８１Ａ、８１Ｄを開く制御も行う、９
２はＣＰＵ２のメモリサイクルの完了と、ゲート８２Ａ
、８２Ｄの制御を、９３はＣＰＵ３のメモリサイクルの
完了と、ゲート８３Ａ、８３Ｄの制御を行う。
次に動作について説明する。
第６図において、ＣＰＵＩが共有メモリ５を利用しよう
としてアドレスバスＩＡに、該共有メモリ５のアドレス
信号を出力すると、アドレスデコーダ７１は間もなくバ
スアービタ６に対し、共有メモリ５の利用要求信号４１
を出力する。バスアービタ６は常に共有メモリ５の利用
要求信号をチエツクしており、利用要求があればその入
力に対応した利用許可信号９１を出力する。共有メモリ
５の利用許可信号９１によりアドレスバス用のゲート８
１Ａ及びデータバス用ゲート８１０が開かれ、それぞれ
共有メモリ５のアドレスバス５ＡとＣＰＵＩのアドレス
バスＩＡ、共有メモリ５のデータバス５ＤとＣＰＵＩの
データバスＩＤが直結され、ＣＰＵＩが共有メモリ５を
利用できるようになる。一方、共有メモリ５の利用許可
信号９１はＣＰＵＩのメモリサイクルを完了させる。Ｃ
ＰＵ２またはＣＰＵ３が共有メモリ５を利用する場合も
、同様な動作が行われる。
としてアドレスバスＩＡに、該共有メモリ５のアドレス
信号を出力すると、アドレスデコーダ７１は間もなくバ
スアービタ６に対し、共有メモリ５の利用要求信号４１
を出力する。バスアービタ６は常に共有メモリ５の利用
要求信号をチエツクしており、利用要求があればその入
力に対応した利用許可信号９１を出力する。共有メモリ
５の利用許可信号９１によりアドレスバス用のゲート８
１Ａ及びデータバス用ゲート８１０が開かれ、それぞれ
共有メモリ５のアドレスバス５ＡとＣＰＵＩのアドレス
バスＩＡ、共有メモリ５のデータバス５ＤとＣＰＵＩの
データバスＩＤが直結され、ＣＰＵＩが共有メモリ５を
利用できるようになる。一方、共有メモリ５の利用許可
信号９１はＣＰＵＩのメモリサイクルを完了させる。Ｃ
ＰＵ２またはＣＰＵ３が共有メモリ５を利用する場合も
、同様な動作が行われる。
次に、ＣＰＵＩ、ＣＰＵ２およびＣＰＵ３が同時に、共
有メモリ５を利用しようとした場合、それぞれのＣＰＵ
Ｉ、２．３の各アドレスバスＩＡ。
有メモリ５を利用しようとした場合、それぞれのＣＰＵ
Ｉ、２．３の各アドレスバスＩＡ。
２Ａ、３Ａを通じ、アドレスデコーダ７１．７２及び７
３から共有メモリ５の利用要求信号４１゜４２及び４３
が出さ九るが、バスアービタ６は優先度の高いＣＰＵに
共有メモリ５の許可信号を送出する様に構成されており
、例えば利用許可信号はｃｐｕｉに対する利用許可信号
９１しか出力されない、従ってＣＰＵＩのアドレスバス
ＩＡ、ゲート８１Ａ及びデータバス用ゲート８１Ｄしか
開かれない。
３から共有メモリ５の利用要求信号４１゜４２及び４３
が出さ九るが、バスアービタ６は優先度の高いＣＰＵに
共有メモリ５の許可信号を送出する様に構成されており
、例えば利用許可信号はｃｐｕｉに対する利用許可信号
９１しか出力されない、従ってＣＰＵＩのアドレスバス
ＩＡ、ゲート８１Ａ及びデータバス用ゲート８１Ｄしか
開かれない。
共有メモリ５の利用許可信号９１によりＣＰＵ１のメモ
リサイクルが完了するまで、ＣＰＵ２及びＣＰＵ３は共
有メモリ５の利用許可信号９２または９３が無いため、
共有メモリ５キの利用を待たされる。
リサイクルが完了するまで、ＣＰＵ２及びＣＰＵ３は共
有メモリ５の利用許可信号９２または９３が無いため、
共有メモリ５キの利用を待たされる。
ＣＰＵＩのメモリサイクルが完了すると残された利用要
求信号４２及び４３とから、バスアービタ６は共有メモ
リ５の利用許可信号９２を、次に優先されるＣＰＵ２に
対し出力し１次いでそのＣＰＵ２がメモリサイクルを完
了すると、バスアービタ６は次に、ＣＰＵ３に対し共有
メモリ５の利用許可信号９３を出力し、ＣＰＵ３に共有
メモリ５を利用させ、そのメモリサイクルを完了させる
。
求信号４２及び４３とから、バスアービタ６は共有メモ
リ５の利用許可信号９２を、次に優先されるＣＰＵ２に
対し出力し１次いでそのＣＰＵ２がメモリサイクルを完
了すると、バスアービタ６は次に、ＣＰＵ３に対し共有
メモリ５の利用許可信号９３を出力し、ＣＰＵ３に共有
メモリ５を利用させ、そのメモリサイクルを完了させる
。
従来の共有メモリ制御装置は以上のように構成されてい
るので１例えば上述の例では、最も優先度の高いＣＰＵ
１が処理を行っていて、かつ、ＣＰＵ２．ＣＰＵ３が共
有メモリ５の利用要求信号４２．４３を同時に出力して
いる場合、他のＣＰＵ２，３はＣＰＵＩが処理を完了す
るまで、他の処理を行わず待ちつづけることになり、各
ＣＰＵ時間の利用率が低くなるなどの問題点があった。
るので１例えば上述の例では、最も優先度の高いＣＰＵ
１が処理を行っていて、かつ、ＣＰＵ２．ＣＰＵ３が共
有メモリ５の利用要求信号４２．４３を同時に出力して
いる場合、他のＣＰＵ２，３はＣＰＵＩが処理を完了す
るまで、他の処理を行わず待ちつづけることになり、各
ＣＰＵ時間の利用率が低くなるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、優先度の低いプロセッサＣＰＵが共有メモリ
の利用要求信号を出してから、該共有メモリの利用許可
信号を受けとる迄の待ち時間を有効に利用し、システム
全体としての高速処理を可能とした共有メモリ制御装置
を得ることを目的とする。
たもので、優先度の低いプロセッサＣＰＵが共有メモリ
の利用要求信号を出してから、該共有メモリの利用許可
信号を受けとる迄の待ち時間を有効に利用し、システム
全体としての高速処理を可能とした共有メモリ制御装置
を得ることを目的とする。
（課題を解決するための手段〕
この発明に係る共有メモリ制御装置は、複数のマイクロ
プロセッサの各々につき１個づつのタイマ装置を設け、
また各タイマ装置には、対応する前記マイクロプロセッ
サの１組の共有メモリ利用に関する優先順位にしたがっ
たタイムアウト時間が予め設定されており、しかして当
該マイクロプロセッサが前記共有メモリの利用要求時に
出力する該共有メモリの利用要求信号等の所定信号の出
力時からカウント動作を開始してそのタイムアウト時間
に達するまでの間、当該マイクロプロセッサによる前記
共有メモリの利用を許可し、次いで前記タイムアウト時
間が経過すると該共有メモリの利用権を次の優先順位の
マイクロプロセッサに引き渡すようにしたものである。
プロセッサの各々につき１個づつのタイマ装置を設け、
また各タイマ装置には、対応する前記マイクロプロセッ
サの１組の共有メモリ利用に関する優先順位にしたがっ
たタイムアウト時間が予め設定されており、しかして当
該マイクロプロセッサが前記共有メモリの利用要求時に
出力する該共有メモリの利用要求信号等の所定信号の出
力時からカウント動作を開始してそのタイムアウト時間
に達するまでの間、当該マイクロプロセッサによる前記
共有メモリの利用を許可し、次いで前記タイムアウト時
間が経過すると該共有メモリの利用権を次の優先順位の
マイクロプロセッサに引き渡すようにしたものである。
この発明における共有メモリ制御装置は、各マイクロプ
ロセッサに１個づつ設けられたタイマ装置のカウント動
作によって共有メモリの利用を有効に行えるようになり
、共有メモリ利用の待ち時間がなくなってシステム全体
の処理時間がアップする。
ロセッサに１個づつ設けられたタイマ装置のカウント動
作によって共有メモリの利用を有効に行えるようになり
、共有メモリ利用の待ち時間がなくなってシステム全体
の処理時間がアップする。
以下、この発明の一実施例を図について説明する。第１
図において、ＩＴ、２Ｔ、３Ｔはそれぞれ各ＣＰＵＩ、
２．３に対応して設けられたタイマ装置であり、各ＣＰ
ＵＩ、２，３からの共有メモリ５の利用要求信号４１，
４２．４３とバスアービタ６からの各ＣＰＵＩ、２．３
への共有メモリ５の利用許可信号９１，９１．９３を入
力とし、またＩＲＱＩ、ＩＲＱ２．ＩＲＱ３はそれぞれ
、そのタイムアウト時に各ＣＰＵＩ、２．３に対して出
力する割込信号である。その地図中、第６図に示した従
来例と同一符号は、同一または相当部分である。
図において、ＩＴ、２Ｔ、３Ｔはそれぞれ各ＣＰＵＩ、
２．３に対応して設けられたタイマ装置であり、各ＣＰ
ＵＩ、２，３からの共有メモリ５の利用要求信号４１，
４２．４３とバスアービタ６からの各ＣＰＵＩ、２．３
への共有メモリ５の利用許可信号９１，９１．９３を入
力とし、またＩＲＱＩ、ＩＲＱ２．ＩＲＱ３はそれぞれ
、そのタイムアウト時に各ＣＰＵＩ、２．３に対して出
力する割込信号である。その地図中、第６図に示した従
来例と同一符号は、同一または相当部分である。
また、第２図は本発明による共有メモリ制御装置のメモ
リアクセスの具体例を示したタイムチャートであり、Ｗ
、、Ｗ、、Ｗ、は各ＣＰＵＩ、２゜３の共有メモリアク
セス待ち時間を示し、ａ工。
リアクセスの具体例を示したタイムチャートであり、Ｗ
、、Ｗ、、Ｗ、は各ＣＰＵＩ、２゜３の共有メモリアク
セス待ち時間を示し、ａ工。
ａ２１ ａ、は各ＣＰＵＩ、２．３の共有メモリ利用時
間を示している。
間を示している。
次に動作を説明する。第１図において、タイマ装置ＩＴ
、２Ｔ、３Ｔを除く動作は従来と同様である。そしてタ
イマ装置ｉ１Ｔは、ＣＰＵＩが共有メモリ５利用のため
のアドレス信号をアドレスバスＩＡに出力すると、アド
レスデコーダ７１から共有メモリ５の利用要求信号４１
を受は取る。これにより、タイマの装置ＩＴはカウント
動作をスタートし、次いで共有メモリ５の利用許可信号
９１を受けとるまでの間、カウントアツプする。ただし
、ここで各タイマ装置ＩＴ、２Ｔ、３Ｔには、各ＣＰＵ
Ｉ、２．３のプライオリティに合わせタイムアウト時間
が予め設定されており、タイマ装置ＩＴでは、そのタイ
ムアウト時間ｔｗ、を経過すると、該タイマ装置ＩＴは
、ＣＰＵＩに対し１割込信号ＩＲＱＩを送出し、しかし
て該信号ＩＲＱ１を受は取ったＣＰＵ１は一旦、自身を
解放する。
、２Ｔ、３Ｔを除く動作は従来と同様である。そしてタ
イマ装置ｉ１Ｔは、ＣＰＵＩが共有メモリ５利用のため
のアドレス信号をアドレスバスＩＡに出力すると、アド
レスデコーダ７１から共有メモリ５の利用要求信号４１
を受は取る。これにより、タイマの装置ＩＴはカウント
動作をスタートし、次いで共有メモリ５の利用許可信号
９１を受けとるまでの間、カウントアツプする。ただし
、ここで各タイマ装置ＩＴ、２Ｔ、３Ｔには、各ＣＰＵ
Ｉ、２．３のプライオリティに合わせタイムアウト時間
が予め設定されており、タイマ装置ＩＴでは、そのタイ
ムアウト時間ｔｗ、を経過すると、該タイマ装置ＩＴは
、ＣＰＵＩに対し１割込信号ＩＲＱＩを送出し、しかし
て該信号ＩＲＱ１を受は取ったＣＰＵ１は一旦、自身を
解放する。
ＣＰＵ２．３に対するタイマ装置２Ｔ、３Ｔにおいても
、同様の動作を行う。
、同様の動作を行う。
次に、一番優先度の高いＣＰＵがいま共有メモリ５を使
用中であるときに、他のＣＰＵが共有メモリ５の利用要
求信号を同時に出力した場合の動作につき、第１図、第
２図とともに説明する。
用中であるときに、他のＣＰＵが共有メモリ５の利用要
求信号を同時に出力した場合の動作につき、第１図、第
２図とともに説明する。
各ＣＰＵＩ、２．３のプライオリティをＰｌ。
Ｐ、、Ｐ、とし、その優先度の高さはｐｌ＞ｐ、＞Ｐ、
の順になっているものとする。ここで第２図において、
ｔｘｔ＋ ｉｔｔ ｔｘｘはＣＰＵＩ、２，３が共有
メモリ５の利用要求信号４１，４２．４３の出力を開始
した時間であり、ｔｘｉｔ ｔ２１１ ｔ、、の順に開
始する。
の順になっているものとする。ここで第２図において、
ｔｘｔ＋ ｉｔｔ ｔｘｘはＣＰＵＩ、２，３が共有
メモリ５の利用要求信号４１，４２．４３の出力を開始
した時間であり、ｔｘｉｔ ｔ２１１ ｔ、、の順に開
始する。
そして図示するように、この例では、ＣＰＵＩは、時間
ｔｉｚから時間ｔ工、の間、共有メモリ５を利用する。
ｔｉｚから時間ｔ工、の間、共有メモリ５を利用する。
しかしてこの間、ＣＰＵ２は、そのタイムアウト時間ｔ
ｗ□以上待たされず、しかしてメモリサイクルを延長し
、待ちつづけたのち、時間乞え、で共有メモリ利用許可
を得て、共有メモリ５を利用開始する。
ｗ□以上待たされず、しかしてメモリサイクルを延長し
、待ちつづけたのち、時間乞え、で共有メモリ利用許可
を得て、共有メモリ５を利用開始する。
ＣＰＵ３は時間ｔ３ｎに共有メモリ５の利用要求信号４
３を出力し、その結果、そのタイマ装置３Ｔがカウント
を開始し、共有メモリ５の利用許可信号９３を待つが、
予め設定されたタイムアウト時間を冑、を経過すると１
時間ｔ３２にて、タイマ装置３ＴはＣＰＵ３に対し、割
込信号ＩＲＱ３を出力し、共有メモリ５の利用要求信号
４３を一旦停止させ、ＣＰＵ３を解放する。
３を出力し、その結果、そのタイマ装置３Ｔがカウント
を開始し、共有メモリ５の利用許可信号９３を待つが、
予め設定されたタイムアウト時間を冑、を経過すると１
時間ｔ３２にて、タイマ装置３ＴはＣＰＵ３に対し、割
込信号ＩＲＱ３を出力し、共有メモリ５の利用要求信号
４３を一旦停止させ、ＣＰＵ３を解放する。
そして、ＣＰＵ３はその後、時間ｔ３１〜ｔ３）の間、
他の処理を行った後、再び時間ｔ０で共有メモリ５の利
用要求４８号４３を出力する。
他の処理を行った後、再び時間ｔ０で共有メモリ５の利
用要求４８号４３を出力する。
なお、上記実施例では、タイマｌＱｉ’１４１Ｔ、２Ｔ
。
。
３Ｔの起動信号として、共有メモリ５の利用要求信号４
１，４２．４３を用いて共有メモリ利用の待ち時間をカ
ウントし、所定の時間、即ち、予め設定されたタイムア
ウト時間を経過すると、当該ＣＰＵを解放するようにし
たが、第３図に示すように、タイマ装置ＩＴ、２Ｔ、３
Ｔの起動信号を共有メモリ５の利用許可信号９１，９２
．９３としてカウントを開始し、これにより１つのＣＰ
Ｕが長時間共有メモリ５を専有しないように、メモリア
クセス可能時間に制限をつけてもよい、なお、第３図に
おいて、第１図と同一符号は同一構成部を示し、しかし
てタイマ装［ＩＴ、２Ｔ、３Ｔへの入力信号が共有メモ
リ５の利用許可信号９１゜９２．９３のみとなり、該信
号がタイマカウントを起動させるようにしていることを
除いては、その動作は第１図の実施例と同様である。ま
た、第４図は、たとえば第３図の構成をもつマルチプロ
セッサ装置において、ＣＰＵＩ、ＣＰＵ２．ＣＰＵ３の
順に共有メモリ５の利用要求信号４１，４２．４３を出
した場合の各ＣＰＵＩ、２．３の共有メモリ利用時間と
待ち時間との関係を示したタイムチャートであり、図中
＋ ｊａｘ＋ ｔｌｌｉ＋ ｊｌｌｉは、ＣＰＵＩ、２
．３に対応するタイマ装置ＩＴ、２Ｔ、３Ｔの予め設定
されたタイムアウト時間。
１，４２．４３を用いて共有メモリ利用の待ち時間をカ
ウントし、所定の時間、即ち、予め設定されたタイムア
ウト時間を経過すると、当該ＣＰＵを解放するようにし
たが、第３図に示すように、タイマ装置ＩＴ、２Ｔ、３
Ｔの起動信号を共有メモリ５の利用許可信号９１，９２
．９３としてカウントを開始し、これにより１つのＣＰ
Ｕが長時間共有メモリ５を専有しないように、メモリア
クセス可能時間に制限をつけてもよい、なお、第３図に
おいて、第１図と同一符号は同一構成部を示し、しかし
てタイマ装［ＩＴ、２Ｔ、３Ｔへの入力信号が共有メモ
リ５の利用許可信号９１゜９２．９３のみとなり、該信
号がタイマカウントを起動させるようにしていることを
除いては、その動作は第１図の実施例と同様である。ま
た、第４図は、たとえば第３図の構成をもつマルチプロ
セッサ装置において、ＣＰＵＩ、ＣＰＵ２．ＣＰＵ３の
順に共有メモリ５の利用要求信号４１，４２．４３を出
した場合の各ＣＰＵＩ、２．３の共有メモリ利用時間と
待ち時間との関係を示したタイムチャートであり、図中
＋ ｊａｘ＋ ｔｌｌｉ＋ ｊｌｌｉは、ＣＰＵＩ、２
．３に対応するタイマ装置ＩＴ、２Ｔ、３Ｔの予め設定
されたタイムアウト時間。
ａ、〜ａ３２ｗ、〜ｗ３はＣＰＵＩ、２．３にそれぞれ
対応する共有メモリ利用時間、共有メモリ待ち時間であ
り、最下段にある図は、この場合横軸を時間とし、その
時間における共有メモリ利用中のＣＰＵを示したもので
ある。
対応する共有メモリ利用時間、共有メモリ待ち時間であ
り、最下段にある図は、この場合横軸を時間とし、その
時間における共有メモリ利用中のＣＰＵを示したもので
ある。
上述したように、ｔａｕ＋ｊａｉはＣＰｔＪｌ、ＣＰＵ
２に対応して設定されたタイムアウト時間であるが、こ
の場合、ＣＰＵＩはｔｘｔで共有メモリ５の利用を開始
してから、ｔａｌのタイムアウト時間により一度ＣＰＵ
２に共有メモリ５を譲り、しかしてＣＰＵ２はｔｉｔ〜
ｔｔａの間、共有メモリ５を利用する。その後再び共有
メモリ要求を出しているＣＰＵＩに利用権が移り、ｔ□
で共有メモリ５における処理を完了する。その後、共有
メモリ利用要求を出しているＣＰＵ３に利用権が移る。
２に対応して設定されたタイムアウト時間であるが、こ
の場合、ＣＰＵＩはｔｘｔで共有メモリ５の利用を開始
してから、ｔａｌのタイムアウト時間により一度ＣＰＵ
２に共有メモリ５を譲り、しかしてＣＰＵ２はｔｉｔ〜
ｔｔａの間、共有メモリ５を利用する。その後再び共有
メモリ要求を出しているＣＰＵＩに利用権が移り、ｔ□
で共有メモリ５における処理を完了する。その後、共有
メモリ利用要求を出しているＣＰＵ３に利用権が移る。
また、第５図は共有メモリアクセス利用可能時間し１
（暮： ＣＰＵ番号）とＣＰＵ ｌのプライオリティＰ
Ｉと関係を示した図であり、上記実施例のような共有メ
モリ利用時間に制限をつけるような場合にも、各ＣＰＵ
Ｉ、２，３のプライオリティに合わせ、プライオリティ
の高いＣＰＵはどタイムアウト時間を長くもたせ、共有
メモリ利用時間を長くしてもよい、たとえば、ここでは
し１°ｆ ａ（Ｐ ｌ ）として ｆａ（ＰＩ）”β！７７＋αとした場合の図を示した。
（暮： ＣＰＵ番号）とＣＰＵ ｌのプライオリティＰ
Ｉと関係を示した図であり、上記実施例のような共有メ
モリ利用時間に制限をつけるような場合にも、各ＣＰＵ
Ｉ、２，３のプライオリティに合わせ、プライオリティ
の高いＣＰＵはどタイムアウト時間を長くもたせ、共有
メモリ利用時間を長くしてもよい、たとえば、ここでは
し１°ｆ ａ（Ｐ ｌ ）として ｆａ（ＰＩ）”β！７７＋αとした場合の図を示した。
但し、
α、 β〉Ｏ
【発明の効果〕
以上のように、この発明によれば、共有メモリ制御装置
における共有メモリ利用の待ち時間に各マイクロプロセ
ッサの優先順位にしたがったタイムアウト時間を予め設
定しておいて、そのタイムアウト時間が経過すると当該
マイクロプロセッサを解放し１次の優先順位のマイクロ
プロセッサに共有メモリの利用権を渡すように構成した
ので、従来、休止状態で待機していたＣＰＵ時間を有効
に利用でき、システム全体の処理能力が向上し、また、
各ＣＰＵに合わせた共有メモリ利用が可能となる効果が
ある。
における共有メモリ利用の待ち時間に各マイクロプロセ
ッサの優先順位にしたがったタイムアウト時間を予め設
定しておいて、そのタイムアウト時間が経過すると当該
マイクロプロセッサを解放し１次の優先順位のマイクロ
プロセッサに共有メモリの利用権を渡すように構成した
ので、従来、休止状態で待機していたＣＰＵ時間を有効
に利用でき、システム全体の処理能力が向上し、また、
各ＣＰＵに合わせた共有メモリ利用が可能となる効果が
ある。
第１図はこの発明の一実施例による共有メモリ制御装置
を示したブロック接続図、第２図は同実施例による共有
メモリ利用時間と共有メモリ利用時ち時間を各ＣＰＵご
とに示したタイムチャート図、第３図はこの発明の変形
例による共有メモリ制御装置を示したブロック接続図、
第４図は同変形例による共有メモリ利用時間と共有メモ
リ利用待ち時間と、共有メモリ利用ＣＰＵの関係を示し
たタイムチャート図、第５図は同変形例において。 ＣＰＵのプライオリティと共有メモリ利用時間のタイム
アウト時間の関係を示した図であり、第６図は従来の共
有メモリ制御装置のブロック接続図である。 １．２．３はマイクロプロセッサ（ＣＰＵ） 。 ５は共有メモリ、７１，７２．７３はアドレスデコーダ
、８１Ａ、８２Ａ、８３Ａはアドレスバスゲート、８１
Ｄ、８２Ｄ、８３Ｄはデータバスゲート、６はバスアー
ビタ、ＩＴ、２Ｔ、３Ｔはタイマ装置。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 第４ｒＩ！Ｊ 第 図
を示したブロック接続図、第２図は同実施例による共有
メモリ利用時間と共有メモリ利用時ち時間を各ＣＰＵご
とに示したタイムチャート図、第３図はこの発明の変形
例による共有メモリ制御装置を示したブロック接続図、
第４図は同変形例による共有メモリ利用時間と共有メモ
リ利用待ち時間と、共有メモリ利用ＣＰＵの関係を示し
たタイムチャート図、第５図は同変形例において。 ＣＰＵのプライオリティと共有メモリ利用時間のタイム
アウト時間の関係を示した図であり、第６図は従来の共
有メモリ制御装置のブロック接続図である。 １．２．３はマイクロプロセッサ（ＣＰＵ） 。 ５は共有メモリ、７１，７２．７３はアドレスデコーダ
、８１Ａ、８２Ａ、８３Ａはアドレスバスゲート、８１
Ｄ、８２Ｄ、８３Ｄはデータバスゲート、６はバスアー
ビタ、ＩＴ、２Ｔ、３Ｔはタイマ装置。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 第４ｒＩ！Ｊ 第 図
Claims (1)
- 【特許請求の範囲】 優先順位の付与及びメモリサイクルが可変な複数のマイ
クロプロセッサと、この複数のマイクロプロセッサの各
々に共用して利用される共有メモリと、前記複数のマイ
クロプロセッサの各々に設置され、利用要求信号を出力
するアドレスデコーダと、前記各プロセッサと前記共有
メモリ間のアドレス及びデータバス間に設置されたアド
レスバスゲート及びデータバスゲートと、前記アドレス
デコーダからの利用要求信号を受けて、特定のマイクロ
プロセッサ及び対応するゲートに利用許可信号を出力す
るバスアービタから構成される共有メモリ制御装置にお
いて、 前記複数のマイクロプロセッサの各々に設置され、当該
マイクロプロセッサごとの優先順位に対応した所定の利
用要求時間タイムアウトの制御あるいは所定の利用時間
経過後の共有メモリ利用権を次の優先順位のマイクロプ
ロセッサに引き渡すように振舞うタイマ装置を有するこ
とを特徴とする共有メモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32052188A JPH02166549A (ja) | 1988-12-21 | 1988-12-21 | 共有メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32052188A JPH02166549A (ja) | 1988-12-21 | 1988-12-21 | 共有メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02166549A true JPH02166549A (ja) | 1990-06-27 |
Family
ID=18122367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32052188A Pending JPH02166549A (ja) | 1988-12-21 | 1988-12-21 | 共有メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02166549A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011022814A (ja) * | 2009-07-16 | 2011-02-03 | Nec Corp | 半導体集積回路、情報処理装置およびプロセッサ性能保証方法 |
| WO2013088521A1 (ja) * | 2011-12-13 | 2013-06-20 | 富士通株式会社 | 中継装置および中継方法 |
| JP2014096173A (ja) * | 2005-12-06 | 2014-05-22 | Samsung Electronics Co Ltd | メモリシステム及びそれを含むメモリ処理方法 |
-
1988
- 1988-12-21 JP JP32052188A patent/JPH02166549A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014096173A (ja) * | 2005-12-06 | 2014-05-22 | Samsung Electronics Co Ltd | メモリシステム及びそれを含むメモリ処理方法 |
| US8984237B2 (en) | 2005-12-06 | 2015-03-17 | Samsung Electronics Co., Ltd. | Memory system and memory management method including the same |
| JP2011022814A (ja) * | 2009-07-16 | 2011-02-03 | Nec Corp | 半導体集積回路、情報処理装置およびプロセッサ性能保証方法 |
| WO2013088521A1 (ja) * | 2011-12-13 | 2013-06-20 | 富士通株式会社 | 中継装置および中継方法 |
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