JPS63127361A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS63127361A JPS63127361A JP27470586A JP27470586A JPS63127361A JP S63127361 A JPS63127361 A JP S63127361A JP 27470586 A JP27470586 A JP 27470586A JP 27470586 A JP27470586 A JP 27470586A JP S63127361 A JPS63127361 A JP S63127361A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processor
- signal line
- connection
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 72
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に関し、特にマルチプロセッサ
方式のデータ処理装置に関する。
方式のデータ処理装置に関する。
機能分散形のマルチプロセッサシステムにおいては、分
散された機能を個々に実現する各プロセッサ間でのデー
タの送受が必要不可欠である。従来、この種のマルチプ
ロセッサシステムにおいては、各プロセッサが個別に持
つメモリ内容を転送するＤＭＡ方式、あるいは各プロセ
ッサが共通的に使用し得る共通メモリ方式が用いられて
いた。
散された機能を個々に実現する各プロセッサ間でのデー
タの送受が必要不可欠である。従来、この種のマルチプ
ロセッサシステムにおいては、各プロセッサが個別に持
つメモリ内容を転送するＤＭＡ方式、あるいは各プロセ
ッサが共通的に使用し得る共通メモリ方式が用いられて
いた。
上述した従来のＤＭＡ方式には、各プロセッサ個有メモ
リの読出し、書込みをプロセッサ間通信のために実行す
るハードウェアが必要であり、また通信すべき情報量が
多い場合は処理能力が低くなるという欠点がある。また
従来の共通メモリ方式では、各プロセッサが同時に使用
する場合の共通メモリ使用競合の制御が複雑になるばか
りでなく、プロセッサのメモリ空間を大きくする必要が
あるという欠点がある。
リの読出し、書込みをプロセッサ間通信のために実行す
るハードウェアが必要であり、また通信すべき情報量が
多い場合は処理能力が低くなるという欠点がある。また
従来の共通メモリ方式では、各プロセッサが同時に使用
する場合の共通メモリ使用競合の制御が複雑になるばか
りでなく、プロセッサのメモリ空間を大きくする必要が
あるという欠点がある。
本発明のデータ処理装置は、ｎ個のプロセッサと接続さ
れるｎ個の接続回路を持つｍ個のメモリと、前記各プロ
セッサが使用する前記メモリの組合せモードを表示する
メモリモード表示手段と、前記組合せモードにより前記
全メモリの前記プロセッサとの接続を同時に切替えるメ
モリ接続制御手段とを備えている。
れるｎ個の接続回路を持つｍ個のメモリと、前記各プロ
セッサが使用する前記メモリの組合せモードを表示する
メモリモード表示手段と、前記組合せモードにより前記
全メモリの前記プロセッサとの接続を同時に切替えるメ
モリ接続制御手段とを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
プロセッサ１はアドレス及びデータ信号線１４を介して
アドレス及びデータをメモリ４及びメモリ５に入力する
。同様にプロセッサ２はアドレス及びデータ信号線１５
を介してアドレス及びデータをメモリ４及びメモリ５に
人力する。プロセッサ１のメモリモード表示信号線１１
とプロセッサ２のメモリモード表示信号線１２はメモリ
接続制御回路３に接続され、メモリ接続制御回路３の出
力である接続制御信号線１３はメモリ４及びメモリ５に
接続されている。
アドレス及びデータをメモリ４及びメモリ５に入力する
。同様にプロセッサ２はアドレス及びデータ信号線１５
を介してアドレス及びデータをメモリ４及びメモリ５に
人力する。プロセッサ１のメモリモード表示信号線１１
とプロセッサ２のメモリモード表示信号線１２はメモリ
接続制御回路３に接続され、メモリ接続制御回路３の出
力である接続制御信号線１３はメモリ４及びメモリ５に
接続されている。
次に、第２図は第１図における各メモリ内部の接続回路
の一詳細例を示す回路図である。アドレス及びデータ信
号線１４は入出力回路６１．６３と接続され、またアド
レス及びデータ信号線１５は入出力回路６２．６４と接
続される。メモリ４では入出力回路６１．６２の出力は
アドレス及びデータ信号線１６と接続され、またメモリ
５では入出力回路６３．６４の出力はアドレス及び゛テ
゛−タ信号線１７と接続される。接続制御信号線１３は
入出力回路６１．〜６４に接続され、この接続制御信号
線１３が“Ｏ゛のとき入出力回路６１及び６４が有効、
入出力回路６２及び６３が無効となり、プロセッサ１は
メモリ４と接続され、またプロセッサ２はメモリ５と接
続される。接続制御信号線１３が１′のとき入出力回路
６２及び６３が有効、入出力回路６１及び６４が無効と
なり、プロセッサ１はメモリ５と接続され、またプロセ
ッサ２はメモリ４と接続される。
の一詳細例を示す回路図である。アドレス及びデータ信
号線１４は入出力回路６１．６３と接続され、またアド
レス及びデータ信号線１５は入出力回路６２．６４と接
続される。メモリ４では入出力回路６１．６２の出力は
アドレス及びデータ信号線１６と接続され、またメモリ
５では入出力回路６３．６４の出力はアドレス及び゛テ
゛−タ信号線１７と接続される。接続制御信号線１３は
入出力回路６１．〜６４に接続され、この接続制御信号
線１３が“Ｏ゛のとき入出力回路６１及び６４が有効、
入出力回路６２及び６３が無効となり、プロセッサ１は
メモリ４と接続され、またプロセッサ２はメモリ５と接
続される。接続制御信号線１３が１′のとき入出力回路
６２及び６３が有効、入出力回路６１及び６４が無効と
なり、プロセッサ１はメモリ５と接続され、またプロセ
ッサ２はメモリ４と接続される。
第３図は第１図におけるメモリ接続制御回路の一詳細例
を示す回路図である。メモリモード表示信号線１１．１
２はアンド回路７及び８に接続され、アンド回路７の出
力はフリップフロップ９のセット入力に、またアンド回
路８の出力はフリップフロップ９のリセット入力に接続
され、フリップフロップ９は接続制御信号線１３に接続
制御信号を出力する。
を示す回路図である。メモリモード表示信号線１１．１
２はアンド回路７及び８に接続され、アンド回路７の出
力はフリップフロップ９のセット入力に、またアンド回
路８の出力はフリップフロップ９のリセット入力に接続
され、フリップフロップ９は接続制御信号線１３に接続
制御信号を出力する。
ここで、プロセッサ１がメモリ４との接続を要求すると
、プロセッサ１はメモリモード表示信号線１１を０°に
し、接続制御信号線１３がＯ″になるのを待つ。その後
、プロセッサ２がメモリ５との接続を要求するためにメ
モリモード表示信号線１２を０“にすると、メモリ接続
制御回路３内部のフリップフロップ９がリセットされ、
接続制御信号線１３が“０°となり、メモリ４内の入出
力回路６１及びメモリ５内の入出力回路６４が有効とな
ってプロセッサ１はメモリ４と、またプロセッサ２はメ
モリ５と接続され、同時にプロセッサ１とプロセッサ２
にメモリモード′０′が通知され、メモリの使用が開始
される。
、プロセッサ１はメモリモード表示信号線１１を０°に
し、接続制御信号線１３がＯ″になるのを待つ。その後
、プロセッサ２がメモリ５との接続を要求するためにメ
モリモード表示信号線１２を０“にすると、メモリ接続
制御回路３内部のフリップフロップ９がリセットされ、
接続制御信号線１３が“０°となり、メモリ４内の入出
力回路６１及びメモリ５内の入出力回路６４が有効とな
ってプロセッサ１はメモリ４と、またプロセッサ２はメ
モリ５と接続され、同時にプロセッサ１とプロセッサ２
にメモリモード′０′が通知され、メモリの使用が開始
される。
以上説明したように本発明は、複数のプロセッサと複数
のメモリの接続を同時に切替えることにより、プロセッ
サ間通信のためのハードウェアを必要とせず、通信ずべ
き情報量が大量にある場合もプロセッサ間のデータの入
替えが短時間に実行可能であり、従来の共通メモリ方式
に比べて競合制御が不要となりかつメモリ空間を小さく
することができるので、経済的に高性能かつ高信頼性の
マルチプロセッサ方式のデータ処理装置を実現し得る効
果がある。
のメモリの接続を同時に切替えることにより、プロセッ
サ間通信のためのハードウェアを必要とせず、通信ずべ
き情報量が大量にある場合もプロセッサ間のデータの入
替えが短時間に実行可能であり、従来の共通メモリ方式
に比べて競合制御が不要となりかつメモリ空間を小さく
することができるので、経済的に高性能かつ高信頼性の
マルチプロセッサ方式のデータ処理装置を実現し得る効
果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図における各メモリ内部の接続回路の一詳細例を示
す回路図、第３図は第１図におけるメモリ接続制御回路
の一詳細例を示す回路図である。 １．２・・・プロセッサ、３・・・メモリ接続制御回路
、４．５・・・メモリ、６１，６２，６３．６４・・・
入出力回路、７，８・・・アンド回路、９・・・フリッ
プフロップ、１１．１２・・メモリモード表示信号線、
１３・・・接続制御信号線、１４，１５，１６．１７・
、。 アドレス及びデータ信号線。
第１図における各メモリ内部の接続回路の一詳細例を示
す回路図、第３図は第１図におけるメモリ接続制御回路
の一詳細例を示す回路図である。 １．２・・・プロセッサ、３・・・メモリ接続制御回路
、４．５・・・メモリ、６１，６２，６３．６４・・・
入出力回路、７，８・・・アンド回路、９・・・フリッ
プフロップ、１１．１２・・メモリモード表示信号線、
１３・・・接続制御信号線、１４，１５，１６．１７・
、。 アドレス及びデータ信号線。
Claims (1)
- ｎ個のプロセッサと接続されるｎ個の接続回路を持つｍ
個のメモリと、前記各プロセッサが使用する前記メモリ
の組合せモードを表示するメモリモード表示手段と、前
記組合せモードにより前記全メモリの前記プロセッサと
の接続を同時に切替えるメモリ接続制御手段とを備える
ことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27470586A JPS63127361A (ja) | 1986-11-17 | 1986-11-17 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27470586A JPS63127361A (ja) | 1986-11-17 | 1986-11-17 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63127361A true JPS63127361A (ja) | 1988-05-31 |
Family
ID=17545411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27470586A Pending JPS63127361A (ja) | 1986-11-17 | 1986-11-17 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63127361A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0479097A (ja) * | 1990-07-23 | 1992-03-12 | Nec Corp | メモリモジュール |
-
1986
- 1986-11-17 JP JP27470586A patent/JPS63127361A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0479097A (ja) * | 1990-07-23 | 1992-03-12 | Nec Corp | メモリモジュール |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO1994000834A1 (en) | Improved vga controller having frame buffer memory arbitration and method therefor | |
| JPS63127361A (ja) | デ−タ処理装置 | |
| JP3240679B2 (ja) | マルチｃｐｕシステムのリセット方式 | |
| JPH04323755A (ja) | Ｄｍａ装置 | |
| JPS6379161A (ja) | 半導体記憶装置 | |
| JPH0374751A (ja) | 入出力制御装置 | |
| JPH0114616B2 (ja) | ||
| KR100251849B1 (ko) | 다중화 기능을 갖는 입/출력 제어 보드 | |
| JPS6217879Y2 (ja) | ||
| JPS6381558A (ja) | マルチｃｐｕ制御方式 | |
| JPH01154272A (ja) | マルチプロセッサ装置 | |
| JPS61269545A (ja) | 計算機システム | |
| JPS60157654A (ja) | プロセツサ結合方式 | |
| JPH03167648A (ja) | ダイレクトメモリアクセス制御装置 | |
| JPS62127962A (ja) | マイクロコンピユ−タ | |
| JPH01241643A (ja) | インタフェース装置 | |
| JPH0433152A (ja) | バスシステム | |
| JPS63104155A (ja) | 電子計算機 | |
| JPH01248261A (ja) | デュアルポートメモリにおけるメモリアクセス制御回路 | |
| JPS61294572A (ja) | マルチプロセツサシステム | |
| JPS61206066A (ja) | メモリアドレス設定方式 | |
| JPS63158660A (ja) | マルチプロセツサバス制御方式 | |
| JPH04347762A (ja) | システムバスと疎結合したマルチプロセッサシステム | |
| JPS6315353A (ja) | デ−タ転送回路 | |
| JPH02211570A (ja) | バスマスタ切り換え制御方式 |