JP3240679B2 - マルチｃｐｕシステムのリセット方式 - Google Patents
マルチｃｐｕシステムのリセット方式Info
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Description
【０００１】
【産業上の利用分野】本発明は、複数のＣＰＵユニット
が共通バスで接続されているマルチＣＰＵシステムにお
けるＣＰＵユニットおよびＩＯユニットのリセット方式
に関する。
が共通バスで接続されているマルチＣＰＵシステムにお
けるＣＰＵユニットおよびＩＯユニットのリセット方式
に関する。
【０００２】制御系のコンピュータシステムでは、処理
の高速化、多量化、高信頼度化（ノンストップ化）の要
求に伴い、複数のＣＰＵを設けることにより並列処理や
冗長化が図れるマルチＣＰＵシステムが広まりつつあ
る。
の高速化、多量化、高信頼度化（ノンストップ化）の要
求に伴い、複数のＣＰＵを設けることにより並列処理や
冗長化が図れるマルチＣＰＵシステムが広まりつつあ
る。
【０００３】この場合、任意のＣＰＵユニットから全て
のＣＰＵのリセットが可能であることが要望される。
のＣＰＵのリセットが可能であることが要望される。
【０００４】
【従来の技術】図３は本発明が対象とするマルチＣＰＵ
システムの構成図である。マルチＣＰＵシステムでは、
システムとして行う全処理を個々に分担する複数のＣＰ
Ｕユニット2-1,2-2,2-3 が共通バス10を介して接続され
ている。共通バス10は、データやアドレスなどのデータ
線、リセット信号やアラーム信号を伝送する制御信号線
等からなる。そして、共通バス10には、全ＣＰＵユニッ
トから共通にアクセスされる共通メモリユニット（ＭＭ
Ｕ）６と、外部バスの使用権を調停するバス制御ユニッ
ト（ＢＣＵ）５が接続されている。また、あるＣＰＵユ
ニット2-1 には、個別バス10を介して、個別ＩＯユニッ
ト（ＰＩＯ）7-1,7-2,7-3 が接続され、この個別ユニッ
ト群はそのＣＰＵユニット2-1 の支配を受ける。
システムの構成図である。マルチＣＰＵシステムでは、
システムとして行う全処理を個々に分担する複数のＣＰ
Ｕユニット2-1,2-2,2-3 が共通バス10を介して接続され
ている。共通バス10は、データやアドレスなどのデータ
線、リセット信号やアラーム信号を伝送する制御信号線
等からなる。そして、共通バス10には、全ＣＰＵユニッ
トから共通にアクセスされる共通メモリユニット（ＭＭ
Ｕ）６と、外部バスの使用権を調停するバス制御ユニッ
ト（ＢＣＵ）５が接続されている。また、あるＣＰＵユ
ニット2-1 には、個別バス10を介して、個別ＩＯユニッ
ト（ＰＩＯ）7-1,7-2,7-3 が接続され、この個別ユニッ
ト群はそのＣＰＵユニット2-1 の支配を受ける。
【０００５】図４に上記マルチＣＰＵシステムの実装構
造を示す。マルチＣＰＵシステムを構成する全てのユニ
ットはユニット単位にプリント板パッケージで構成さ
れ、これらの複数のプリント板パッケージを横に並べて
収容する複数のサブラック＃１、＃２、＃３（1-1,1-2,
1-3 ）に実装されて装置を構成する。
造を示す。マルチＣＰＵシステムを構成する全てのユニ
ットはユニット単位にプリント板パッケージで構成さ
れ、これらの複数のプリント板パッケージを横に並べて
収容する複数のサブラック＃１、＃２、＃３（1-1,1-2,
1-3 ）に実装されて装置を構成する。
【０００６】サブラック＃1,＃2,＃３内には、バックパ
ネルプリント板上にデータ／アドレスバス等のデータ
線、リセット信号線、アラーム信号線等の制御線からな
る内部バスが設けられており、各ユニットのプリント板
パッケージを挿入すると内部バスと各ユニットの対応す
る回路との接続がなされる。装置機能のレベルアップ等
でユニットを増設する時は、新たなサブサラックを追加
してそれに増設ユニットを収容する。例えば、サブラッ
ク＃１は最初に構築された基本システムで、ＣＰＵユニ
ット2-1 、共通バスバッファユニットＭＢＢＦ、バス制
御ユニットＢＣＵ、共通メモリユニットＭＭＵ、個別Ｉ
／ＯユニットＰＩＯ1 が実装されている。また、サブラ
ック＃2,＃３はマルチＣＰＵ化のために追加されたもの
で、それぞれＭＢＢＦ、ＣＰＵ、個別ＩＯ（ＰＩＯ）、
個別バスバッファ（ＰＢＢＦ）等のユニットが実装され
る。このようにマルチＣＰＵシステムは、装置の実装構
造上では通常は複数のサブラックにまたがって構成され
る。
ネルプリント板上にデータ／アドレスバス等のデータ
線、リセット信号線、アラーム信号線等の制御線からな
る内部バスが設けられており、各ユニットのプリント板
パッケージを挿入すると内部バスと各ユニットの対応す
る回路との接続がなされる。装置機能のレベルアップ等
でユニットを増設する時は、新たなサブサラックを追加
してそれに増設ユニットを収容する。例えば、サブラッ
ク＃１は最初に構築された基本システムで、ＣＰＵユニ
ット2-1 、共通バスバッファユニットＭＢＢＦ、バス制
御ユニットＢＣＵ、共通メモリユニットＭＭＵ、個別Ｉ
／ＯユニットＰＩＯ1 が実装されている。また、サブラ
ック＃2,＃３はマルチＣＰＵ化のために追加されたもの
で、それぞれＭＢＢＦ、ＣＰＵ、個別ＩＯ（ＰＩＯ）、
個別バスバッファ（ＰＢＢＦ）等のユニットが実装され
る。このようにマルチＣＰＵシステムは、装置の実装構
造上では通常は複数のサブラックにまたがって構成され
る。
【０００７】サブラック間のバス接続には、外部バス用
の延長ケーブル11が用いられる。延長ケーブルを介した
信号の送受にはバッファ（送信バッファ、受信バッフ
ァ）が必要となるため、それらのバッファを収容するＭ
ＢＢＦ、ＰＢＢＦ等のバスバッファユニットが各サブラ
ックに搭載される。
の延長ケーブル11が用いられる。延長ケーブルを介した
信号の送受にはバッファ（送信バッファ、受信バッフ
ァ）が必要となるため、それらのバッファを収容するＭ
ＢＢＦ、ＰＢＢＦ等のバスバッファユニットが各サブラ
ックに搭載される。
【０００８】サブラックの内部バスのうち、データバ
ス、アドレスバスは当該サブラックと他のサブラックと
の間で双方向通信が可能なように、各バスラインはバス
バッファの送信バッファ及び受信バッファを介して延長
ケーブルによる外部バスに接続されている。そして、デ
ータやアドレスを外部バスに送出しようとするＣＰＵユ
ニットはそのつどバス制御ユニットＢＣＵにバス獲得依
頼を出し、ＢＣＵは複数のＣＰＵユニットからのデータ
同時送出による衝突を防止するための調停を行ってい
る。
ス、アドレスバスは当該サブラックと他のサブラックと
の間で双方向通信が可能なように、各バスラインはバス
バッファの送信バッファ及び受信バッファを介して延長
ケーブルによる外部バスに接続されている。そして、デ
ータやアドレスを外部バスに送出しようとするＣＰＵユ
ニットはそのつどバス制御ユニットＢＣＵにバス獲得依
頼を出し、ＢＣＵは複数のＣＰＵユニットからのデータ
同時送出による衝突を防止するための調停を行ってい
る。
【０００９】そして、従来は、共通バス内でリセット信
号やアラーム信号等を伝送する制御信号線は、システム
を構築した時点で複数のＣＰＵ間でマスタ、スレーブ関
係を固定し、リセット信号はマスタとなるＣＰＵユニッ
トからスレーブとなるその他の全てのＣＰＵユニット
へ、またアラーム信号は全てのスレーブＣＰＵユニット
からマスタＣＰＵユニットへ一方的に送信するように固
定的に設定されている。これは、バスバッファ内の送信
バッファバッファアンプと送信バッファアンプの何れか
一方だけを動作状態におくように、ＤＩＰスイッチ等の
ハードスイッチを人手により設定することによって行わ
れていた。
号やアラーム信号等を伝送する制御信号線は、システム
を構築した時点で複数のＣＰＵ間でマスタ、スレーブ関
係を固定し、リセット信号はマスタとなるＣＰＵユニッ
トからスレーブとなるその他の全てのＣＰＵユニット
へ、またアラーム信号は全てのスレーブＣＰＵユニット
からマスタＣＰＵユニットへ一方的に送信するように固
定的に設定されている。これは、バスバッファ内の送信
バッファバッファアンプと送信バッファアンプの何れか
一方だけを動作状態におくように、ＤＩＰスイッチ等の
ハードスイッチを人手により設定することによって行わ
れていた。
【００１０】また図５において、個別ＩＯユニットを配
下に持つＣＰＵユニット2-1 は、共通バス９からリセッ
ト信号を受信すると、自分が管理する個別バス10のリセ
ット線にそのまま送出して、配下の個別Ｉ／Ｏユニット
群を外部バスに接続されているユニット群と同時にリセ
ットするようになっていた。
下に持つＣＰＵユニット2-1 は、共通バス９からリセッ
ト信号を受信すると、自分が管理する個別バス10のリセ
ット線にそのまま送出して、配下の個別Ｉ／Ｏユニット
群を外部バスに接続されているユニット群と同時にリセ
ットするようになっていた。
【００１１】
【発明が解決しようとする課題】以上の如く、リセット
線はリセット信号の伝達に関して単一方向性を有し、ハ
ードスイッチの設定によってバッファの方向を決定する
と、リセット権を有するＣＰＵユニットが固定されてし
まい、システムの運用中に任意のＣＰＵユニットから他
のＣＰＵおよびＩ／Ｏユニットのリセットすることが不
可能であり、システムの運用効率が悪いという問題があ
った。
線はリセット信号の伝達に関して単一方向性を有し、ハ
ードスイッチの設定によってバッファの方向を決定する
と、リセット権を有するＣＰＵユニットが固定されてし
まい、システムの運用中に任意のＣＰＵユニットから他
のＣＰＵおよびＩ／Ｏユニットのリセットすることが不
可能であり、システムの運用効率が悪いという問題があ
った。
【００１２】また、システムリセットの際に、リセット
の必要のない特定ＣＰＵユニット配下の個別Ｉ／Ｏユニ
ットも同時にリセットされてしまい、システム運用の柔
軟性に欠けるとうい問題もあった。
の必要のない特定ＣＰＵユニット配下の個別Ｉ／Ｏユニ
ットも同時にリセットされてしまい、システム運用の柔
軟性に欠けるとうい問題もあった。
【００１３】本発明の目的は、複数のサブラックのそれ
ぞれにＣＰＵユニットを実装したマルチＣＰＵシステム
において、一本の共通のリセット線を介して任意のＣＰ
Ｕユニットがシステムリセットを行えるようにするこ
と、及びシステムリセットと個別バスリセットとを分離
できるようにすることを目的とする。
ぞれにＣＰＵユニットを実装したマルチＣＰＵシステム
において、一本の共通のリセット線を介して任意のＣＰ
Ｕユニットがシステムリセットを行えるようにするこ
と、及びシステムリセットと個別バスリセットとを分離
できるようにすることを目的とする。
【００１４】
【課題を解決するための手段】図１は本発明のマルチＣ
ＰＵシステムのリセット方式の図である。上記問題点を
解決するため、本発明のマルチＣＰＵシステムのリセッ
ト方式は、図１に示すように、複数のＣＰＵユニット2-
1,2-2,2-3 がそれぞれ対応する共通バスバッファユニッ
ト3-1 、3-2 、3-3 にリセット線81を有する内部バス８
で接続されており、それぞれの該共通バスバッファユニ
ット 3-1、3-2 、3-3 が該内部バス８をリセット線91を
有する外部バス９に接続しているマルチＣＰＵシステム
におけるＣＰＵリセット方式であって、該共通バスバッ
ファユニット 3-1、3-2 、3-3 は、方向設定データに基
づいて該リセット線81、91上のリセット信号を該内部バ
ス８から該外部バス９の方向へ伝達させるか、その逆方
向へ伝達させるかの何れかを行うリセット信号伝達手段
31、32と、前記内部バス８あるいは前記内部バス８と前
記外部バス９とを介して前記複数のＣＰＵユニット2-1,
2-2,2-3 の何れかから設定される前記方向設定データを
保持する方向レジスタ33と、を有する構成であり、また
さらに、前記ＣＰＵユニット2-1,2-2,2-3 は、該内部バ
ス８のリセット線81から該リセット信号を受信したと
き、自ＣＰＵユニットに個別バス10で接続されている配
下の個別Ｉ／Ｏユニット7-1 、7-2 、7-3 に該受信した
リセット信号をそのまま送出するか、あるいは送出しな
いかを行う送信バッファ手段21と、該送信バッファ手段
21を制御するデータを保持する個別バスリセットレジス
タ22とを有して構成される。
ＰＵシステムのリセット方式の図である。上記問題点を
解決するため、本発明のマルチＣＰＵシステムのリセッ
ト方式は、図１に示すように、複数のＣＰＵユニット2-
1,2-2,2-3 がそれぞれ対応する共通バスバッファユニッ
ト3-1 、3-2 、3-3 にリセット線81を有する内部バス８
で接続されており、それぞれの該共通バスバッファユニ
ット 3-1、3-2 、3-3 が該内部バス８をリセット線91を
有する外部バス９に接続しているマルチＣＰＵシステム
におけるＣＰＵリセット方式であって、該共通バスバッ
ファユニット 3-1、3-2 、3-3 は、方向設定データに基
づいて該リセット線81、91上のリセット信号を該内部バ
ス８から該外部バス９の方向へ伝達させるか、その逆方
向へ伝達させるかの何れかを行うリセット信号伝達手段
31、32と、前記内部バス８あるいは前記内部バス８と前
記外部バス９とを介して前記複数のＣＰＵユニット2-1,
2-2,2-3 の何れかから設定される前記方向設定データを
保持する方向レジスタ33と、を有する構成であり、また
さらに、前記ＣＰＵユニット2-1,2-2,2-3 は、該内部バ
ス８のリセット線81から該リセット信号を受信したと
き、自ＣＰＵユニットに個別バス10で接続されている配
下の個別Ｉ／Ｏユニット7-1 、7-2 、7-3 に該受信した
リセット信号をそのまま送出するか、あるいは送出しな
いかを行う送信バッファ手段21と、該送信バッファ手段
21を制御するデータを保持する個別バスリセットレジス
タ22とを有して構成される。
【００１５】
【作用】方向レジスタに適宜にソフトウエアで方向設定
データを設定することにより、バスバッファユニット内
におけるリセット線の信号伝達方向を任意に変更でき
る。従って、全てのシステムの状態を初期状態にもどす
リセットの要因が発生した時に、方向レジスタの方向設
定データを適切に設定すればどのＣＰＵユニットからで
もリセット線を介して共通バスに接続された全てのユニ
ットのリセットを行うことができる。また、各ＣＰＵユ
ニットは、受信したリセット信号を自分の配下のＩ／Ｏ
ユニッットの個別バスのリセット線に送出するかどうか
を独自に且つ任意に設定できるので、システムの運用効
率が向上する。
データを設定することにより、バスバッファユニット内
におけるリセット線の信号伝達方向を任意に変更でき
る。従って、全てのシステムの状態を初期状態にもどす
リセットの要因が発生した時に、方向レジスタの方向設
定データを適切に設定すればどのＣＰＵユニットからで
もリセット線を介して共通バスに接続された全てのユニ
ットのリセットを行うことができる。また、各ＣＰＵユ
ニットは、受信したリセット信号を自分の配下のＩ／Ｏ
ユニッットの個別バスのリセット線に送出するかどうか
を独自に且つ任意に設定できるので、システムの運用効
率が向上する。
【００１６】
【実施例】以下添付図面により本発明の実施例を説明す
る。図１は本発明のマルチＣＰＵシステムのリセット方
式の図、図２は共通バスバッファユニットを示す図であ
る。なお、全図を通じて同一符号は同一対象物を表す。
る。図１は本発明のマルチＣＰＵシステムのリセット方
式の図、図２は共通バスバッファユニットを示す図であ
る。なお、全図を通じて同一符号は同一対象物を表す。
【００１７】図１において、1-1 〜1-3 はサブラックで
あり、それぞれ少なくとも１つのＣＰＵユニット2-1,2-
2,2-3 と共通バスバッファユニット（以下ＭＢＢＦ）3-
1,3-2,3-3 、個別バスバッファユニット（ＰＢＢＦ）4-
1,4-2,4-3 を有する。
あり、それぞれ少なくとも１つのＣＰＵユニット2-1,2-
2,2-3 と共通バスバッファユニット（以下ＭＢＢＦ）3-
1,3-2,3-3 、個別バスバッファユニット（ＰＢＢＦ）4-
1,4-2,4-3 を有する。
【００１８】その他に、サブラック＃１には、システム
全体として共通バスの使用権を調停するバス制御ユニッ
トＢＣＵ５、全てのＣＰＵユニットからアクセス可能な
共通メモリユニットＭＭＵ６が搭載されている。その他
に各サブラックには、システム構成に応じて、各種の個
別Ｉ／Ｏユニット（以下ＰＩＯ）7-1,7-2,7-3 が搭載さ
れる。
全体として共通バスの使用権を調停するバス制御ユニッ
トＢＣＵ５、全てのＣＰＵユニットからアクセス可能な
共通メモリユニットＭＭＵ６が搭載されている。その他
に各サブラックには、システム構成に応じて、各種の個
別Ｉ／Ｏユニット（以下ＰＩＯ）7-1,7-2,7-3 が搭載さ
れる。
【００１９】本実施例では、全てのＰＩＯ1 〜3 がＣＰ
Ｕユニット＃１に従属し、個別バス10を介して自分を管
理するＣＰＵユニットに制御されるとともに該ＣＰＵユ
ニットとの間でデータの送受を行う。ＣＰＵユニット＃
１が他のサブラックに搭載されたＰＩＯ1,2 を配下にす
る場合には、ＰＢＢＦ4-1 〜2-3 を介して個別バス用延
長ケーブル11により接続される。
Ｕユニット＃１に従属し、個別バス10を介して自分を管
理するＣＰＵユニットに制御されるとともに該ＣＰＵユ
ニットとの間でデータの送受を行う。ＣＰＵユニット＃
１が他のサブラックに搭載されたＰＩＯ1,2 を配下にす
る場合には、ＰＢＢＦ4-1 〜2-3 を介して個別バス用延
長ケーブル11により接続される。
【００２０】これらのサブラック内のユニットは全て内
部バス８を介して共通に接続されており、また各サブラ
ックの内部バス８は、ＭＢＢＦ3-1 〜3-3 を介して、延
長ケーブルよりなる外部バス９に接続されている。共通
バスは、内部バス８と、外部バス９と、これらの間を接
続するＭＢＢＦとから構成される。
部バス８を介して共通に接続されており、また各サブラ
ックの内部バス８は、ＭＢＢＦ3-1 〜3-3 を介して、延
長ケーブルよりなる外部バス９に接続されている。共通
バスは、内部バス８と、外部バス９と、これらの間を接
続するＭＢＢＦとから構成される。
【００２１】内部バスおよび外部バスの信号線のうちの
一本は、リセット線81、91であり、残りは太線はアドレ
ス、データ等のデータ線と他の制御信号線である。図２
は本発明のＭＢＢＦのリセット線に関する部分を示した
ものである。
一本は、リセット線81、91であり、残りは太線はアドレ
ス、データ等のデータ線と他の制御信号線である。図２
は本発明のＭＢＢＦのリセット線に関する部分を示した
ものである。
【００２２】図２に示すように、外部バス側のリセット
線91は、各ＭＢＢＦ内では送信バッファ31と受信バッフ
ァ32とを介して各サブラック内の内部バス側のリセット
線81と接続されている。そして、ＭＢＢＦ内には、この
送信, 受信バスバッファの一方を動作状態にすることに
より信号伝送方向を制御する方向レジスタ33が設けられ
ている。方向レジスタ33は、外部バスのアドレス、デー
タ線を介して設定される例えば１ビットのレジスタで、
このレジスタに“１”が設定さると、送信バッファ31が
活性化し受信バッファ32が高入力インピーダンスとな
り、内部バス側のリセット線81から外部バス側のリセッ
ト線91へ信号を送出するように機能し、“０”が設定さ
れると受信バッファが動作状態となり外部バス側からリ
セット信号を受信するように機能する。即ち、方向レジ
スタ33の内容によって、内部バスと外部バスとの間の信
号伝送方向を制御するものである。
線91は、各ＭＢＢＦ内では送信バッファ31と受信バッフ
ァ32とを介して各サブラック内の内部バス側のリセット
線81と接続されている。そして、ＭＢＢＦ内には、この
送信, 受信バスバッファの一方を動作状態にすることに
より信号伝送方向を制御する方向レジスタ33が設けられ
ている。方向レジスタ33は、外部バスのアドレス、デー
タ線を介して設定される例えば１ビットのレジスタで、
このレジスタに“１”が設定さると、送信バッファ31が
活性化し受信バッファ32が高入力インピーダンスとな
り、内部バス側のリセット線81から外部バス側のリセッ
ト線91へ信号を送出するように機能し、“０”が設定さ
れると受信バッファが動作状態となり外部バス側からリ
セット信号を受信するように機能する。即ち、方向レジ
スタ33の内容によって、内部バスと外部バスとの間の信
号伝送方向を制御するものである。
【００２３】また、図1 に示すように、各ＣＰＵユニッ
ト内には、内部バスからのリセット線81と自ＣＰＵ配下
の個別バスのリセット線82との間に送信バッファ21を設
け、その送信バッファのオン、オフ制御を行うための個
別バスリセットレジスタ22を設ける。このレジスタの値
の設定は自ＣＰＵによって行われ、自分の都合で、シス
テムリセットと同時に配下の個別ＩＯユニット（ＰＩ
Ｏ）のリセットを行う場合には、このレジスタの値を
“１”に、システムリセットと同時には行わない場合に
は“０”に設定することによって、送信バッファ21を制
御する。
ト内には、内部バスからのリセット線81と自ＣＰＵ配下
の個別バスのリセット線82との間に送信バッファ21を設
け、その送信バッファのオン、オフ制御を行うための個
別バスリセットレジスタ22を設ける。このレジスタの値
の設定は自ＣＰＵによって行われ、自分の都合で、シス
テムリセットと同時に配下の個別ＩＯユニット（ＰＩ
Ｏ）のリセットを行う場合には、このレジスタの値を
“１”に、システムリセットと同時には行わない場合に
は“０”に設定することによって、送信バッファ21を制
御する。
【００２４】以上の構成のシステムにおけるバスを介し
たリセット動作を説明する。例えば装置電源立ち上げ時
のイニシャルリセットはＣＰＵユニット＃１がリセット
権を持つように定められていれば、ＣＰＵ１は自サブラ
ック内のＭＢＢＦ1-1 の方向レジスタに“１”を書込
み、他のサブラックの方向レジスタには、外部バスを介
して“０”を書き込み、また全サブラックの方向レジス
タの設定状態を共通メモリユニット６に書込み保持させ
ておく。
たリセット動作を説明する。例えば装置電源立ち上げ時
のイニシャルリセットはＣＰＵユニット＃１がリセット
権を持つように定められていれば、ＣＰＵ１は自サブラ
ック内のＭＢＢＦ1-1 の方向レジスタに“１”を書込
み、他のサブラックの方向レジスタには、外部バスを介
して“０”を書き込み、また全サブラックの方向レジス
タの設定状態を共通メモリユニット６に書込み保持させ
ておく。
【００２５】これにより、図１の実線矢印で示す如く、
リセット信号線に関してはサブラック＃1 が送出元、サ
ブラック＃2,＃３が受信側に設定され、ＣＰＵ＃１がリ
セット権を持つ。
リセット信号線に関してはサブラック＃1 が送出元、サ
ブラック＃2,＃３が受信側に設定され、ＣＰＵ＃１がリ
セット権を持つ。
【００２６】また、システムの運用が開始され、実行中
のアプリケーションプログラムの指定により、例えば、
サブラック＃２内に実装されたＣＰＵ＃２にシステムリ
セット要求が発生した時は、まず共通メモリユニット６
にアクセスして現在の各方向レジスタの設定値を調べ
る。そして自サブラック＃２の方向レジスタが“０”
に、サブラック＃１の方向レジスタに“１”が設定され
ていることを認識し、外部バスを介してサブラック＃１
の方向レジスタに“０”を、サブラック＃２のＭＢＢＦ
の方向レジスタに“０”を書き込む。これにより、図１
の点線矢印の如く、リセット線の信号伝送方向が設定さ
れるので、ＣＰＵ＃２はリセット権を獲得したことにな
る。
のアプリケーションプログラムの指定により、例えば、
サブラック＃２内に実装されたＣＰＵ＃２にシステムリ
セット要求が発生した時は、まず共通メモリユニット６
にアクセスして現在の各方向レジスタの設定値を調べ
る。そして自サブラック＃２の方向レジスタが“０”
に、サブラック＃１の方向レジスタに“１”が設定され
ていることを認識し、外部バスを介してサブラック＃１
の方向レジスタに“０”を、サブラック＃２のＭＢＢＦ
の方向レジスタに“０”を書き込む。これにより、図１
の点線矢印の如く、リセット線の信号伝送方向が設定さ
れるので、ＣＰＵ＃２はリセット権を獲得したことにな
る。
【００２７】このように、バス方向指定データをバス方
向設定レジスタに格納することによって、該レジスタを
読み出した設定部がバスバッファユニット内の送信バッ
ファアンプまたは受信バッファアンプの何れかをイネー
ブルとすることにより、外部バスから内部バスへ、また
は内部バスから外部バスへ、制御信号を伝達するように
する。
向設定レジスタに格納することによって、該レジスタを
読み出した設定部がバスバッファユニット内の送信バッ
ファアンプまたは受信バッファアンプの何れかをイネー
ブルとすることにより、外部バスから内部バスへ、また
は内部バスから外部バスへ、制御信号を伝達するように
する。
【００２８】また、ＣＰＵユニット2-1 が受け取ったリ
セット信号を自分の配下のＩ／Ｏユニットにそのまま送
出するかどうかも、個別バスリセットレジスタの値の設
定で制御できるので、個々のＣＰＵの事情に応じて配下
のＩ／Ｏユトニットのリセットをシステムリセットと分
離したり同時リセットしたりすることができて、運用の
多用性が増加する。
セット信号を自分の配下のＩ／Ｏユニットにそのまま送
出するかどうかも、個別バスリセットレジスタの値の設
定で制御できるので、個々のＣＰＵの事情に応じて配下
のＩ／Ｏユトニットのリセットをシステムリセットと分
離したり同時リセットしたりすることができて、運用の
多用性が増加する。
【００２９】
【発明の効果】以上説明したように、本発明によればマ
ルチＣＰＵシステムにおいて、全てのＣＰＵに、共通バ
スを介して各ユニットをリセットする権利を平等に持た
せること、及び、システムリセットと個別バスリセット
を分離することが可能になり、システムの運用効率が向
上するという効果がある。
ルチＣＰＵシステムにおいて、全てのＣＰＵに、共通バ
スを介して各ユニットをリセットする権利を平等に持た
せること、及び、システムリセットと個別バスリセット
を分離することが可能になり、システムの運用効率が向
上するという効果がある。
【図１】 本発明のマルチＣＰＵシステムのリセット方
式の図
式の図
【図２】 共通バスバッファユニットを示す図
【図３】 本発明が対象とするマルチＣＰＵシステムの
構成図
構成図
【図４】 マルチＣＰＵシステムの実装構造を示す図
1-1 〜1-3 …サブラック、2-1 〜2-3 …ＣＰＵユニッ
ト、21…個別バスリセットレジスタ、3-1 〜3-3 …共通
バスバッファユニット（ＭＢＢＦ）、31…送信バッフ
ァ、32…受信バッファ、33…方向レジスタ、４-1〜4-3
…個別バスバッファユニット（ＰＢＢＦ）、7-1 〜7-3
…個別Ｉ／Ｏユニット（ＰＩＯ）、８…内部バス、９…
外部バス、81,91 …リセット線
ト、21…個別バスリセットレジスタ、3-1 〜3-3 …共通
バスバッファユニット（ＭＢＢＦ）、31…送信バッフ
ァ、32…受信バッファ、33…方向レジスタ、４-1〜4-3
…個別バスバッファユニット（ＰＢＢＦ）、7-1 〜7-3
…個別Ｉ／Ｏユニット（ＰＩＯ）、８…内部バス、９…
外部バス、81,91 …リセット線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奈良 孝雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 影山 浩一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭55−9248（ＪＰ，Ａ) 特開 平５−53692（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/177,3/00,1/00
Claims (2)
- 【請求項１】 複数のＣＰＵユニットがそれぞれ対応す
る共通バスバッファユニットにリセット線を有する内部
バスで接続されており、それぞれの該共通バスバッファ
ユニットが該内部バスをリセット線を有する外部バスに
接続しているマルチＣＰＵシステムにおけるＣＰＵリセ
ット方式であって、 該共通バスバッファユニットは、 方向設定データに基づいて該リセット線上のリセット信
号を該内部バスから該外部バスの方向へ伝達させるか、
その逆方向へ伝達させるかの何れかを行うリセット信号
伝達手段と、 前記内部バスあるいは前記内部バスと前記外部バスとを
介して前記複数のＣＰＵユニットの何れかから設定され
る前記方向設定データを保持する方向レジスタと、 を有することを特徴とするマルチＣＰＵシステムのリセ
ット方式。 - 【請求項２】 請求項１記載のマルチＣＰＵシステムの
リセット方式においてさらに、 前記ＣＰＵユニットは、該内部バスのリセット線から該
リセット信号を受信したとき、自ＣＰＵユニットに個別
バスで接続されている配下の個別Ｉ／Ｏユニットに該受
信したリセット信号をそのまま送出するか、あるいは送
出しないかを行う送信バッファ手段と、該送信バッファ
手段を制御するデータを保持する個別バスリセットレジ
スタと、 を有することを特徴とするマルチＣＰＵシステムのリセ
ット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08741392A JP3240679B2 (ja) | 1992-04-09 | 1992-04-09 | マルチｃｐｕシステムのリセット方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08741392A JP3240679B2 (ja) | 1992-04-09 | 1992-04-09 | マルチｃｐｕシステムのリセット方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05290008A JPH05290008A (ja) | 1993-11-05 |
| JP3240679B2 true JP3240679B2 (ja) | 2001-12-17 |
Family
ID=13914194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08741392A Expired - Fee Related JP3240679B2 (ja) | 1992-04-09 | 1992-04-09 | マルチｃｐｕシステムのリセット方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3240679B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4230147B2 (ja) | 1999-08-30 | 2009-02-25 | 三菱電機株式会社 | プログラマブルコントローラシステムおよびプログラマブルコントローラシステムのリセット制御方法 |
| KR100723875B1 (ko) * | 2005-12-08 | 2007-05-31 | 한국전자통신연구원 | 동시기동에 적합한 마이크로프로세서 및 상기마이크로프로세서에서의 리셋 및 프로세서 아이디 제어방법 |
| JP5063212B2 (ja) | 2007-06-25 | 2012-10-31 | 株式会社日立産機システム | 複数コンポーネントシステム |
-
1992
- 1992-04-09 JP JP08741392A patent/JP3240679B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05290008A (ja) | 1993-11-05 |
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