JPS61221954A - アクセス制御方式 - Google Patents
アクセス制御方式Info
- Publication number
- JPS61221954A JPS61221954A JP6489185A JP6489185A JPS61221954A JP S61221954 A JPS61221954 A JP S61221954A JP 6489185 A JP6489185 A JP 6489185A JP 6489185 A JP6489185 A JP 6489185A JP S61221954 A JPS61221954 A JP S61221954A
- Authority
- JP
- Japan
- Prior art keywords
- mucpu
- signal
- memory
- access
- cpu
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
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- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１販且１
本発明はアクセス制御方式に関し、特に各々がメモリを
有するデュアルμｃｐｕ ＜マイクロ中央処理装置）間
の情報伝達のためのメモリアクセス制御方式に関するも
のである。
有するデュアルμｃｐｕ ＜マイクロ中央処理装置）間
の情報伝達のためのメモリアクセス制御方式に関するも
のである。
従来技術
従来のデュアルμＣＰＵ制御方式では、各々のμＣＰＵ
は通常のデータ処理等の為にローカルメモリを持ち、ま
たμＣＰＵ間の情報伝達の為に共有メモリを持ち、この
共有メモリの使用権を調停する為の調停ｍｉｌ！すなわ
ちアービタ（ａｒｂｉｔｅｒ）をも有していた。
は通常のデータ処理等の為にローカルメモリを持ち、ま
たμＣＰＵ間の情報伝達の為に共有メモリを持ち、この
共有メモリの使用権を調停する為の調停ｍｉｌ！すなわ
ちアービタ（ａｒｂｉｔｅｒ）をも有していた。
従来の制御方式について第３図のブロック図を参照して
説明する。μＣＰＵ１及びμＣＰＬＩ２はそれぞれ非同
期に異なる動作を行っている。互いにデータ情報等の伝
達が必要なときには、共有メモリ４を介して行う。その
場合はまず、μＣＰＵ１が共有メモリ４を使用するため
のアクセス信号７を調停回路３へ出力する。この調停回
路３では、μＣＰＬＩ２から共有メモリ４へのアクセス
信号９が来ていないことを確認する。すでにμＣＰＵ２
が共有メモリ４ヘアクセスしている時には、調停回路３
はμＣＰＵ１に対してウェイト信号８を出力し、μＣＰ
Ｕ１を待たせる。
説明する。μＣＰＵ１及びμＣＰＬＩ２はそれぞれ非同
期に異なる動作を行っている。互いにデータ情報等の伝
達が必要なときには、共有メモリ４を介して行う。その
場合はまず、μＣＰＵ１が共有メモリ４を使用するため
のアクセス信号７を調停回路３へ出力する。この調停回
路３では、μＣＰＬＩ２から共有メモリ４へのアクセス
信号９が来ていないことを確認する。すでにμＣＰＵ２
が共有メモリ４ヘアクセスしている時には、調停回路３
はμＣＰＵ１に対してウェイト信号８を出力し、μＣＰ
Ｕ１を待たせる。
一方、μＣＰＵ２が共有メモリ４ヘアクセスしていない
時には、μＣＰＵ１のアクセス信号７はそのまま共有メ
モリのアクセス信号１１として共有メモリへ出力される
。またμＣＰＵ１のバス信号１２により共有メモリ４の
アドレス及びデータが出力または入力される。
時には、μＣＰＵ１のアクセス信号７はそのまま共有メ
モリのアクセス信号１１として共有メモリへ出力される
。またμＣＰＵ１のバス信号１２により共有メモリ４の
アドレス及びデータが出力または入力される。
μＣＰＵ２が共有メモリ４ヘアクセスする時も調停回路
３は同様に動作する。尚、１０はμＣＰＵ２へのウェイ
ト信号であり、１３はμＣＰＵ２のバス信号、１４．１
５は各ローカルメモリ５及び６へのアクセス信号である
。
３は同様に動作する。尚、１０はμＣＰＵ２へのウェイ
ト信号であり、１３はμＣＰＵ２のバス信号、１４．１
５は各ローカルメモリ５及び６へのアクセス信号である
。
上述した従来のデュアルμＣＰＵ方式では非同期で動ヤ
しているデュアルμＣＰＵ間の情報伝達制御を、共有メ
モリを使用して調停回路により使用権を調停するように
なっているので、回路が複雑でかつ拡張性に乏しく汎用
性に欠けており、また、お互いのμＣＰＵからは共有メ
モリの範囲内しか情報の内容を見ることができなかった
。
しているデュアルμＣＰＵ間の情報伝達制御を、共有メ
モリを使用して調停回路により使用権を調停するように
なっているので、回路が複雑でかつ拡張性に乏しく汎用
性に欠けており、また、お互いのμＣＰＵからは共有メ
モリの範囲内しか情報の内容を見ることができなかった
。
１里旦亘１
本発明の目的は、複雑な調停回路を必要とせず、また共
有メモリを不要としたデュアルｕＣＰＵにおけるアクセ
ス制御方式を提供することである。
有メモリを不要としたデュアルｕＣＰＵにおけるアクセ
ス制御方式を提供することである。
本発明の他の目的は、各々のμＣＰＵから他方のメモリ
内容のすべての参照や変更が可能なアクセス制御方式を
提供することである。
内容のすべての参照や変更が可能なアクセス制御方式を
提供することである。
発明の構成
本発明によるアクセス制御方式は、各々がメモリを有す
る第１及び第２のＣＰＵ （中央処理装置）間のアクセ
ス制御方式であって、その特徴とするところは、第１の
ＣＰＵから第２のＣＰＵ側へのメモリアクセス要求に応
答して第２のＣＰＵヘホールド要求信号を発生する手段
と、このホールド要求信号に応答して第２のＣＰＵのバ
ス出力をハイインピーダンス化する手段とを含み、第２
のＣＰＵのホールド状態中に第１のＣＰＵからのメモリ
アクセス要求を実行可能としてなることにある。
る第１及び第２のＣＰＵ （中央処理装置）間のアクセ
ス制御方式であって、その特徴とするところは、第１の
ＣＰＵから第２のＣＰＵ側へのメモリアクセス要求に応
答して第２のＣＰＵヘホールド要求信号を発生する手段
と、このホールド要求信号に応答して第２のＣＰＵのバ
ス出力をハイインピーダンス化する手段とを含み、第２
のＣＰＵのホールド状態中に第１のＣＰＵからのメモリ
アクセス要求を実行可能としてなることにある。
更に述べれば、ＣＰＵの有するホールド機能すなわち、
外部からのホールド要求に対して内部処理を停止してア
ドレス及びデータの各バスをすべてハイインピーダンス
化し、他のシステム（他のＣＰＵ）へ当該バスを解放す
る機能を用いて、他のＣＰＵから直接ローカルメモリへ
のアクセスを可能としたことを特徴とするものである。
外部からのホールド要求に対して内部処理を停止してア
ドレス及びデータの各バスをすべてハイインピーダンス
化し、他のシステム（他のＣＰＵ）へ当該バスを解放す
る機能を用いて、他のＣＰＵから直接ローカルメモリへ
のアクセスを可能としたことを特徴とするものである。
第１図に本発明の実施例についてのブロック図を示す。
図において、第３図と同等部分は同一符号により示され
ており、各々にローカルメモリを有するμＣＰＵシステ
ム及び各々のシステムを結合、調停する調停回路から構
成されている。
ており、各々にローカルメモリを有するμＣＰＵシステ
ム及び各々のシステムを結合、調停する調停回路から構
成されている。
通常は、μＣＰＵ１及びμＣＰｕ２はそれぞれ非同期に
各々の所有する０−カルメモリ５．６を使用し動作して
いる。一方のμＣＰＵシステムから他方のμＣＰＵシス
テムに対し情報の伝達が必要になったときの動作概要を
第２図のフローチャートを参照しつつ以下に記述する。
各々の所有する０−カルメモリ５．６を使用し動作して
いる。一方のμＣＰＵシステムから他方のμＣＰＵシス
テムに対し情報の伝達が必要になったときの動作概要を
第２図のフローチャートを参照しつつ以下に記述する。
μＣＰＵ１がμＣＰＵ２に対し情報の伝達を行う時、μ
ＣＰＵ１は調停回路３に対しμＣＰＵ１アクセス信号７
を出力する。調停回路３では、その信号を受けると、μ
ＣＰＵ２からのアクセス信号９が来ていないことを確認
後、μＣＰＵ２に対しホールド要求信号１７を出力する
。
ＣＰＵ１は調停回路３に対しμＣＰＵ１アクセス信号７
を出力する。調停回路３では、その信号を受けると、μ
ＣＰＵ２からのアクセス信号９が来ていないことを確認
後、μＣＰＵ２に対しホールド要求信号１７を出力する
。
一方、調停回路３はμＣＰＵ１に対しウェイト信号８を
出力しμＣＰＵ１を持たせる。ホールド要求信号を受け
とったμＣＰＵ２ではプログラムのマシンサイクルの最
後を終了した時点でローカルメモリのバスの使用権を放
棄してホールド状態に入り、バスをハイインピーダンス
にする。それにより調停回路３では、μＣＰＵ１に対し
て出力していたウェイト信号を解除し、μｃｐｕｉはμ
ＣＰＵ２の０−カルメモリ６に対しアクセス（１９）す
ることができることになるのである。
出力しμＣＰＵ１を持たせる。ホールド要求信号を受け
とったμＣＰＵ２ではプログラムのマシンサイクルの最
後を終了した時点でローカルメモリのバスの使用権を放
棄してホールド状態に入り、バスをハイインピーダンス
にする。それにより調停回路３では、μＣＰＵ１に対し
て出力していたウェイト信号を解除し、μｃｐｕｉはμ
ＣＰＵ２の０−カルメモリ６に対しアクセス（１９）す
ることができることになるのである。
μＣＰＵ１がμＣＰＵ２のローカルメモリ６に対するア
クセスを終了すると調停回路３はμＣＰＵ２へ出してい
たホールド要求信号を解除する。
クセスを終了すると調停回路３はμＣＰＵ２へ出してい
たホールド要求信号を解除する。
ホールド要求を解除されたμＣＰｕ２は再び動作を開始
してμｃｐｕｉからの情報の内容をローカルメモリ６か
ら参照することができる。
してμｃｐｕｉからの情報の内容をローカルメモリ６か
ら参照することができる。
同様の手順によりμＣＰｔＪ２からμＣＰＵ１のローカ
ルメモリ５へもアクセスすることができることは明らか
である。尚、１６はμｃｐｕｉへのホールド要求信号で
あり、１８はローカルメモリ５に対するμＣＰＵ２から
のアクセス信号である。
ルメモリ５へもアクセスすることができることは明らか
である。尚、１６はμｃｐｕｉへのホールド要求信号で
あり、１８はローカルメモリ５に対するμＣＰＵ２から
のアクセス信号である。
及Ｈａと１呈
以上説明したように、本発明では、一方のμＣＰＵをホ
ールドすることにより複雑な調停回路及び共有メモリを
必要とせずデュアルμＣＰＵの制御を行うことが可能で
あり、また各々のμＣＰＵから他方のメモリ内容のすべ
ての参照や変更ができる効果がある。
ールドすることにより複雑な調停回路及び共有メモリを
必要とせずデュアルμＣＰＵの制御を行うことが可能で
あり、また各々のμＣＰＵから他方のメモリ内容のすべ
ての参照や変更ができる効果がある。
第１図本発明の実施例のブロック図、第２図は第１図の
ブロックの動作の一例を示すフローチャート、第３図は
従来のデュアルμＣＰＵシステムのアクセス方式を示す
ブロック図である。 主要部分の符号の説明
ブロックの動作の一例を示すフローチャート、第３図は
従来のデュアルμＣＰＵシステムのアクセス方式を示す
ブロック図である。 主要部分の符号の説明
Claims (1)
- 各々がメモリを有する第１及び第２のＣＰＵ（中央処理
装置）間のアクセス制御方式であって、前記第１のＣＰ
Ｕから前記第２のＣＰＵ側へのメモリアクセス要求に応
答して前記第２のＣＰＵへホールド要求信号を発生する
手段と、このホールド要求信号に応答して前記第２のＣ
ＰＵのバス出力をハイインピーダンス化する手段とを含
み、前記第２のＣＰＵのホールド状態中に前記第１のＣ
ＰＵからのメモリアクセス要求を実行可能としてなるこ
とを特徴とするアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6489185A JPS61221954A (ja) | 1985-03-28 | 1985-03-28 | アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6489185A JPS61221954A (ja) | 1985-03-28 | 1985-03-28 | アクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61221954A true JPS61221954A (ja) | 1986-10-02 |
Family
ID=13271157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6489185A Pending JPS61221954A (ja) | 1985-03-28 | 1985-03-28 | アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61221954A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180774A (ja) * | 1983-03-31 | 1984-10-13 | Ricoh Co Ltd | メモリアクセス方式 |
-
1985
- 1985-03-28 JP JP6489185A patent/JPS61221954A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180774A (ja) * | 1983-03-31 | 1984-10-13 | Ricoh Co Ltd | メモリアクセス方式 |
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