JPS619747A - バス制御装置 - Google Patents
バス制御装置Info
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- JPS619747A JPS619747A JP59131397A JP13139784A JPS619747A JP S619747 A JPS619747 A JP S619747A JP 59131397 A JP59131397 A JP 59131397A JP 13139784 A JP13139784 A JP 13139784A JP S619747 A JPS619747 A JP S619747A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- internal
- deadlock
- internal bus
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロコンピュータ（以下ＣＰＵと略す）と
メモリ・入出力装置（ｉｌｏ）などを接続するバス（ア
ドレスＢＵＳやデータＢＵＳ 、データ要求信号など）
を制御するバス（ＢＵＳ）制御装置に関するものである
。
メモリ・入出力装置（ｉｌｏ）などを接続するバス（ア
ドレスＢＵＳやデータＢＵＳ 、データ要求信号など）
を制御するバス（ＢＵＳ）制御装置に関するものである
。
従来例の構成とその問題点
近年、ＢＵＳ制御装置はメモリの大容量化やＣＰＵの多
機能・大規模化に伴い、ＣＰＵが扱うデータや構成シス
テムは年々複雑化している。
機能・大規模化に伴い、ＣＰＵが扱うデータや構成シス
テムは年々複雑化している。
以下に従来のＢＵＳ制御装置について説明する。
第１図は簡単なシステム構成図であり、１はシステムＢ
ＵＳ （以下外部ＢＵＳと略す）、２は外部ＢＵＳ １
に接続される第１のＢＵＳマスタ（以下ＣＰＵボードと
略す）、３は外部ＢＵＳ １に接続される第２のＢＵＳ
マスタ（以下他マスタと略す）、４は外部ＢＵＳ１に接
続される外部メモリでＣＰＵボード２からも他マスタ３
からもアクセスされる。
ＵＳ （以下外部ＢＵＳと略す）、２は外部ＢＵＳ １
に接続される第１のＢＵＳマスタ（以下ＣＰＵボードと
略す）、３は外部ＢＵＳ １に接続される第２のＢＵＳ
マスタ（以下他マスタと略す）、４は外部ＢＵＳ１に接
続される外部メモリでＣＰＵボード２からも他マスタ３
からもアクセスされる。
５はＣＰＵ、６はＣＰＵが占有して使用する内部ＢＵＳ
で外部ＢＵＳ１とは独立したタイミングで動作する。７
は内部ＢＵＳ６に接続される内部メモリ、８は内部１１
０である。９はＣＰＵ５が内部ＢＵＳ６に接続されるメ
モリや１１０以外をアクセスするとき、外部ＢＵＳ１と
の同期をとるＢＵＳ制御回路である。また、内部メモリ
７はＣＰＵ５の専用としてだけでなく外部ＢＵＳ１に接
続される他マスタ３などからもアクセス可能で、他マス
タ３が内部メモリをアクセスする際に外部ＢＵＳ１と内
部ＢＵＳ６との同期をとる。
で外部ＢＵＳ１とは独立したタイミングで動作する。７
は内部ＢＵＳ６に接続される内部メモリ、８は内部１１
０である。９はＣＰＵ５が内部ＢＵＳ６に接続されるメ
モリや１１０以外をアクセスするとき、外部ＢＵＳ１と
の同期をとるＢＵＳ制御回路である。また、内部メモリ
７はＣＰＵ５の専用としてだけでなく外部ＢＵＳ１に接
続される他マスタ３などからもアクセス可能で、他マス
タ３が内部メモリをアクセスする際に外部ＢＵＳ１と内
部ＢＵＳ６との同期をとる。
第２図は従来のＢＵＳ制御装置の構成図を示すものであ
り、１１ばＣＰＵ、１２はＣＰＵ１１が入出力するアド
レスＢＵＳ、 データＢＵＳのバッファでＢｔＪＳ占有
信号＊ＡＣＴ■が出力されている期間のみＣＰＵ１１が
入出力するアドレスＢＵＳ。
り、１１ばＣＰＵ、１２はＣＰＵ１１が入出力するアド
レスＢＵＳ、 データＢＵＳのバッファでＢｔＪＳ占有
信号＊ＡＣＴ■が出力されている期間のみＣＰＵ１１が
入出力するアドレスＢＵＳ。
データＢ ’（Ｊ Ｓを内部ＢＵＳ６に出力する。１３
は内部ＢＵＳに出力されているアドレスが内部ＢＵＳに
接続される内部メモリ７か内部１１０８を示すものかを
検出する内部ＢＵＳアドレスデコータ、１４は内部ＢＵ
Ｓｅ上のアドレスが内部ＢＵＳｅに接続されるものでな
いことを検出するゲート回路で外部ＢＵＳ ＩＪクエス
ト信号ＭＢＲＱ■を出力する。
は内部ＢＵＳに出力されているアドレスが内部ＢＵＳに
接続される内部メモリ７か内部１１０８を示すものかを
検出する内部ＢＵＳアドレスデコータ、１４は内部ＢＵ
Ｓｅ上のアドレスが内部ＢＵＳｅに接続されるものでな
いことを検出するゲート回路で外部ＢＵＳ ＩＪクエス
ト信号ＭＢＲＱ■を出力する。
１５はＭＢＲＱ■が出力されると外部ＢＵＳ１のアクセ
スタイミングに合せて一連の外部ＢＵＳ制御信号を発生
する。１６は外部ＢＵＳ １から内部ＢＵＳ６に接続さ
れる内部メモリ７か内部ｉ／。
スタイミングに合せて一連の外部ＢＵＳ制御信号を発生
する。１６は外部ＢＵＳ １から内部ＢＵＳ６に接続さ
れる内部メモリ７か内部ｉ／。
８がアクセスされていることを検出する内部ＢＵＳリク
エスト制御回路で内部ＢＵＳリクエスト信号ＩＮＢＲＱ
■を出力する。１７はＩＮＢＲＱ■が出力されると内部
ＢＵＳ６のアクセスタイミングに合せ、一連の内部ＢＵ
Ｓ制御信号を発生する内部ＢＵＳタイミング制御回路で
、内部ＢＵＳ占有許可信号■が出力される期間のみ動作
し、内部ＢＵＳアクセス終了時には、アクセス終了信号
■を出力する。１８は内部ＢＵＳ６の占有権がＣＰＵ１
１にあるのか、他マスタ３にあるのかを調停ゆるＢＵＳ
アービタで内部ＢＵＳ占有許可信号Ｂ Ｓ ＡＶＯ■、
ＢＳＡＶ１■を各々出力する。ＢＳＡＶＯ■とＢＳＡＶ
１■が同時に出力されることはない。
エスト制御回路で内部ＢＵＳリクエスト信号ＩＮＢＲＱ
■を出力する。１７はＩＮＢＲＱ■が出力されると内部
ＢＵＳ６のアクセスタイミングに合せ、一連の内部ＢＵ
Ｓ制御信号を発生する内部ＢＵＳタイミング制御回路で
、内部ＢＵＳ占有許可信号■が出力される期間のみ動作
し、内部ＢＵＳアクセス終了時には、アクセス終了信号
■を出力する。１８は内部ＢＵＳ６の占有権がＣＰＵ１
１にあるのか、他マスタ３にあるのかを調停ゆるＢＵＳ
アービタで内部ＢＵＳ占有許可信号Ｂ Ｓ ＡＶＯ■、
ＢＳＡＶ１■を各々出力する。ＢＳＡＶＯ■とＢＳＡＶ
１■が同時に出力されることはない。
以上の様に構成された従来のＢＵＳ制御装置について以
下の動作について説明する。
下の動作について説明する。
第３図に従来のＢＵＳ制御装置の波形図を示す。
今、内部アドレスＢＵＳには、内部ＢＵＳｅに接続され
るメモリ・ｉ１０以外のアドレス（アドレスＡ）が出力
されている。捷たほぼ同タイミングで外部ＢＵＳ ｉ上
の外部アドレスＢＵＳには、他マスタ３から内部ＢＵＳ
６に接続されるメモリか１２１０のアドレス（アドレス
Ｂ）が出力されている。
るメモリ・ｉ１０以外のアドレス（アドレスＡ）が出力
されている。捷たほぼ同タイミングで外部ＢＵＳ ｉ上
の外部アドレスＢＵＳには、他マスタ３から内部ＢＵＳ
６に接続されるメモリか１２１０のアドレス（アドレス
Ｂ）が出力されている。
内部ＢＵＳアドレスデコーダ１３は内部アドレスＢＵＳ
の示すアドレスが内部ＢＵＳ６に接続されるメモリやｉ
１０以外であることを検出し、ゲート回路１４は、デー
タ要求信号＊ＤＴＳＤとゲートして外部ＢＵＳリクエス
ト信号ＨＢＲＱ■を出力すると、外部ＢＵＳタイミング
制御回路１５は、外部ＢＵＳ １が空くと一連の外部Ｂ
ＵＳ制御信号を出力しようとする。外部ＢＵＳ１が空く
までＣＰＵ１１は内部Ｂ’ＵＳｅを占有したまま待つ。
の示すアドレスが内部ＢＵＳ６に接続されるメモリやｉ
１０以外であることを検出し、ゲート回路１４は、デー
タ要求信号＊ＤＴＳＤとゲートして外部ＢＵＳリクエス
ト信号ＨＢＲＱ■を出力すると、外部ＢＵＳタイミング
制御回路１５は、外部ＢＵＳ １が空くと一連の外部Ｂ
ＵＳ制御信号を出力しようとする。外部ＢＵＳ１が空く
までＣＰＵ１１は内部Ｂ’ＵＳｅを占有したまま待つ。
今外部ＢＵＳ１は他マスタ３に占有されている。外部ア
ドレスＢＵＳには内部ＥＵＳ６に接続されるメモリかｉ
１０のアドレスが示されているので、内部ＢＵＳＩＪク
エスト制御回路１６は、外部ＢＵＳ制御信号（コマンド
信号）を受けると内部Ｂ Ｕ Ｓ ＩＪクエスト信号Ｉ
ＮＢＲＱ■を出力し、内部ＢＵＳタイミング制御回路１
７は、内部ＢＵＳ占有許可信号ＢＳＡＶＯ■が出力され
るまで待つ。この間、外部ＢＵＳ１は他マスタ３に占有
されたままである。
ドレスＢＵＳには内部ＥＵＳ６に接続されるメモリかｉ
１０のアドレスが示されているので、内部ＢＵＳＩＪク
エスト制御回路１６は、外部ＢＵＳ制御信号（コマンド
信号）を受けると内部Ｂ Ｕ Ｓ ＩＪクエスト信号Ｉ
ＮＢＲＱ■を出力し、内部ＢＵＳタイミング制御回路１
７は、内部ＢＵＳ占有許可信号ＢＳＡＶＯ■が出力され
るまで待つ。この間、外部ＢＵＳ１は他マスタ３に占有
されたままである。
この現象が発生したとき、ＣＰＵ１１は内部ＢＵＳ６を
占有したまま外部ＢＵＳ １が空くのを待つ。
占有したまま外部ＢＵＳ １が空くのを待つ。
寸だ他マスタは外部ＢＵＳ １を占有したま捷内部ＢＵ
Ｓ６が空くまで待つ。
Ｓ６が空くまで待つ。
上記の様な構成では、内部ＢＵＳ６と外部ＢＵＳ１が空
くことは永久にないデッドロック状態となり、システム
にとっては致命的な欠陥となるという問題を有していた
。
くことは永久にないデッドロック状態となり、システム
にとっては致命的な欠陥となるという問題を有していた
。
発明の目的
本発明は上記従来の問題点を解消するもので、デッドロ
ック状態を解除し、ＣＰＵの外部ＢＵＳアクセス、他マ
スタからの内部ＢＵＳアクセスを正常に行なうＢＵＳ制
御装置を提供することを目的とする。
ック状態を解除し、ＣＰＵの外部ＢＵＳアクセス、他マ
スタからの内部ＢＵＳアクセスを正常に行なうＢＵＳ制
御装置を提供することを目的とする。
発明の構成
本発明は、外部ＢＵＳと内部ＢＵＳのアクセス動作にデ
ッドロックが発生したことを検出するデッドロック検出
回路と、デッドロックが検出されると内部ＢＵＳに入出
力されているＣＰＵから入出力されるアドレスＢＵＳ、
データＢＵＳやデータ要求信号、データ応答信号など
のＢＵＳ制御信号を一旦無効するＣＰＵ入出力有効信号
と内部ＢＵＳ占有権切換え信号を出力するデッドロック
解除回路と、ＣＰＵの入出力するＢＵＳ制御信号をＣＰ
Ｕ入出力有効信号が出力される期間のみ、内部ＢＵＳに
入出力するバッファと、内部ＢＵＳ占有権切換え信号に
より、内部ＢＵＳの占有権を外部ＢＵＳに接続される他
マスタに調停するＢＵＳアービタを備えたＢＵＳ制御装
置であり、デッドロック現象が発生してもこれを解除す
ることにより、正常にＢＵＳ転送を行なうことができる
ものである。
ッドロックが発生したことを検出するデッドロック検出
回路と、デッドロックが検出されると内部ＢＵＳに入出
力されているＣＰＵから入出力されるアドレスＢＵＳ、
データＢＵＳやデータ要求信号、データ応答信号など
のＢＵＳ制御信号を一旦無効するＣＰＵ入出力有効信号
と内部ＢＵＳ占有権切換え信号を出力するデッドロック
解除回路と、ＣＰＵの入出力するＢＵＳ制御信号をＣＰ
Ｕ入出力有効信号が出力される期間のみ、内部ＢＵＳに
入出力するバッファと、内部ＢＵＳ占有権切換え信号に
より、内部ＢＵＳの占有権を外部ＢＵＳに接続される他
マスタに調停するＢＵＳアービタを備えたＢＵＳ制御装
置であり、デッドロック現象が発生してもこれを解除す
ることにより、正常にＢＵＳ転送を行なうことができる
ものである。
実施例の説明
第４図は本発明の一実施例におけるＢＵＳ制御装置の構
成図を示すものである。第３図において、１１はＣＰＵ
、１３〜１７は従来例と同様、１８はデッドロックが発
生したことを検出するデッドロック検出回路でデッドロ
ック検出信号＠を出力する。１９は内部ＢＵＳの占有権
を調停するＢＵＳアービタ、２０はデッドロック検出信
号■が出力されると、ＣＰＵ１１から出力されているア
ドレス・データ信号、データ要求信号＊ＤＴＳＤ、デー
タ応答信号＊ＤＴＡＫを一旦無効にするＣＰＵ入出力有
効信号＊ＥＮＡＯ■、＊ＥＮＡ１■を出力するデッドロ
ック解除回路でＢＵＳアービタ１９に内部ＢＵＳ占有権
切換え信号＊ＡＶＣＨＧ■を出力する。
成図を示すものである。第３図において、１１はＣＰＵ
、１３〜１７は従来例と同様、１８はデッドロックが発
生したことを検出するデッドロック検出回路でデッドロ
ック検出信号＠を出力する。１９は内部ＢＵＳの占有権
を調停するＢＵＳアービタ、２０はデッドロック検出信
号■が出力されると、ＣＰＵ１１から出力されているア
ドレス・データ信号、データ要求信号＊ＤＴＳＤ、デー
タ応答信号＊ＤＴＡＫを一旦無効にするＣＰＵ入出力有
効信号＊ＥＮＡＯ■、＊ＥＮＡ１■を出力するデッドロ
ック解除回路でＢＵＳアービタ１９に内部ＢＵＳ占有権
切換え信号＊ＡＶＣＨＧ■を出力する。
２１はＣＰＵ１１の出力するアドレス、データ信号＊Ｄ
ＴＡＫ、＊ＤＴＳＤをＣＰＵ入出力有効信号＊ＥＮＡＯ
■、＊ＥＮＡ１■の出力される期間有効にするバッファ
である。
ＴＡＫ、＊ＤＴＳＤをＣＰＵ入出力有効信号＊ＥＮＡＯ
■、＊ＥＮＡ１■の出力される期間有効にするバッファ
である。
第５図は本発明の実施例におけるデッドロック解除回路
２ｏの構成図を示すものである。第６図において、１８
はデッドロック検出回路、２２はデッドロック状態保持
回路で外部ＢＵＳに接続されるマスタ３からの内部ＢＵ
Ｓアクセスが終了するとリセットされる。２３はＣＰＵ
１１が入出力するＢＵＳ制御信号を無効し、そして外部
Ｂ、ＵＳに接続されるマスタ３からの内部ＢＵＳアクセ
スが終了すると今度はＢＵＳ制御信号を有効にするだめ
のタイミングを発生するシフトレジスタ、２４は＊ＤＴ
ＳＤ、＊ＤＴＡＫの有効期間をゲートするゲート回路、
２５は内部Ｂ ’Ｕ Ｓ占有権切換え信号＊、ＡＶＣＨ
Ｇ■を発生するゲート回路である。
２ｏの構成図を示すものである。第６図において、１８
はデッドロック検出回路、２２はデッドロック状態保持
回路で外部ＢＵＳに接続されるマスタ３からの内部ＢＵ
Ｓアクセスが終了するとリセットされる。２３はＣＰＵ
１１が入出力するＢＵＳ制御信号を無効し、そして外部
Ｂ、ＵＳに接続されるマスタ３からの内部ＢＵＳアクセ
スが終了すると今度はＢＵＳ制御信号を有効にするだめ
のタイミングを発生するシフトレジスタ、２４は＊ＤＴ
ＳＤ、＊ＤＴＡＫの有効期間をゲートするゲート回路、
２５は内部Ｂ ’Ｕ Ｓ占有権切換え信号＊、ＡＶＣＨ
Ｇ■を発生するゲート回路である。
第６図は本発明の実施例におけるＢＵＳアービタ１９の
構成図を示すものである。第７図において３０はＢＵＳ
の調停タイミングを決定するゲート、３１は何らかのア
クセスが終了したことを検出するゲート回路、３２は内
部ＢＵＳの占有権を決定するフリップフロップで内部Ｂ
ＵＳリクエスト信号ＩＮＢＲＱ■が出力されていないと
きは常にＣＰＵ１１が内部ＢＵＳ占有権を得る様に構成
されている。
構成図を示すものである。第７図において３０はＢＵＳ
の調停タイミングを決定するゲート、３１は何らかのア
クセスが終了したことを検出するゲート回路、３２は内
部ＢＵＳの占有権を決定するフリップフロップで内部Ｂ
ＵＳリクエスト信号ＩＮＢＲＱ■が出力されていないと
きは常にＣＰＵ１１が内部ＢＵＳ占有権を得る様に構成
されている。
以上の様に構成された本実施例のＢＵＳ制御装置につい
て以下その動作を説明する。
て以下その動作を説明する。
第７図に本実施例のＢＵＳ制御装置の波形図を示す、外
部ＢＵＳリクエスト信号ＭＢＲＱ■と内部ＢＵＳリクエ
スト信号ＩＮＢＲＱ■が双方出力されるとデッドロック
検出回路１８はデッドロック検出信号＠を出力し、デッ
ドロック解除回路２０の７リツプフロツプ２２がセット
され、シフトレジスタ２３がタイミング発生を開始する
。まずＣＰＵ１１の入出力する＊ＤＴＳＤ、＊ＤＴＳＤ
が入出力有効信号＊ＥＮＡＯ■により無効にされ、次に
アドレスＢＵＳ、 データＢＵＳが入出力有効信号＊
ＥＮＡ１■により無効にされ、ＣＰＵ１１の出力するＢ
ＵＳ制御信号は一旦、内部ＢＵＳｅから切離される。次
にデッドロック解除回路２０が、内部ＢＵＳ占有権切換
え信号＊ＡＶＣＨＧ■を出力するとＢＵＳアービタ１８
は内部ＢＵＳ占有許可信号ＢＳＡＶｏ■を出力し、内部
ＢＵＳｅの占有権を他マスタ３に渡される。内部ＢＵＳ
タイミング制御回路１７は一連の内部ＢＵＳ制御信号を
発生し、アクセスを終了するとアクセス終了信号■を出
力する。フリップフロップ２２はリセットされ、シフト
レジスタ２３はＣＰＵ１１の出力しているＢＵＳ制御信
号を内部ＢＵＳに復活する。
部ＢＵＳリクエスト信号ＭＢＲＱ■と内部ＢＵＳリクエ
スト信号ＩＮＢＲＱ■が双方出力されるとデッドロック
検出回路１８はデッドロック検出信号＠を出力し、デッ
ドロック解除回路２０の７リツプフロツプ２２がセット
され、シフトレジスタ２３がタイミング発生を開始する
。まずＣＰＵ１１の入出力する＊ＤＴＳＤ、＊ＤＴＳＤ
が入出力有効信号＊ＥＮＡＯ■により無効にされ、次に
アドレスＢＵＳ、 データＢＵＳが入出力有効信号＊
ＥＮＡ１■により無効にされ、ＣＰＵ１１の出力するＢ
ＵＳ制御信号は一旦、内部ＢＵＳｅから切離される。次
にデッドロック解除回路２０が、内部ＢＵＳ占有権切換
え信号＊ＡＶＣＨＧ■を出力するとＢＵＳアービタ１８
は内部ＢＵＳ占有許可信号ＢＳＡＶｏ■を出力し、内部
ＢＵＳｅの占有権を他マスタ３に渡される。内部ＢＵＳ
タイミング制御回路１７は一連の内部ＢＵＳ制御信号を
発生し、アクセスを終了するとアクセス終了信号■を出
力する。フリップフロップ２２はリセットされ、シフト
レジスタ２３はＣＰＵ１１の出力しているＢＵＳ制御信
号を内部ＢＵＳに復活する。
以上の様に本実施例によれば、デッドロックを検出する
デッドロック検出回路と、ＣＰＵの出力するＢＵＳ制御
信号を一旦無効にし、内部ＢＵＳを他マスタに渡すデッ
ドロック解除回路を設けることにより、デッドロックを
なくし、正常なアクセス動作が行なえる。
デッドロック検出回路と、ＣＰＵの出力するＢＵＳ制御
信号を一旦無効にし、内部ＢＵＳを他マスタに渡すデッ
ドロック解除回路を設けることにより、デッドロックを
なくし、正常なアクセス動作が行なえる。
発明の効果
本発明のＢＵＳ制御装置は、外部ＢＵＳと内部ＢＵＳの
アクセス動作にデッドロックが発生したことを検出する
デッドロック検出回路と、デッドロックが検出されると
内部ＢＵＳに入出力されているＣＰＵの入出力するＢＵ
Ｓ制御信号を一旦無効にするＣＰＵ入出力有効信号と内
部ＢＵＳ占有権切換え信号を出力するデッドロック解除
回路と、ＣＰＵの入出力するＢＵＳ制御信号をＣＰＵ入
出力有効信号が出力されている期間のみ内部ＢＵＳに入
出力するバッファと、内部ＢＵＳ占有権切換え信号によ
り、外部ＢＵＳに接続される他マスタに内部ＢＵＳ占有
権を調停するＢＵＳアービタを設けることにより、デッ
ドロック現象を解除し、正常にアクセス動作を行なうこ
とができ、その実用的効果は大きい。
アクセス動作にデッドロックが発生したことを検出する
デッドロック検出回路と、デッドロックが検出されると
内部ＢＵＳに入出力されているＣＰＵの入出力するＢＵ
Ｓ制御信号を一旦無効にするＣＰＵ入出力有効信号と内
部ＢＵＳ占有権切換え信号を出力するデッドロック解除
回路と、ＣＰＵの入出力するＢＵＳ制御信号をＣＰＵ入
出力有効信号が出力されている期間のみ内部ＢＵＳに入
出力するバッファと、内部ＢＵＳ占有権切換え信号によ
り、外部ＢＵＳに接続される他マスタに内部ＢＵＳ占有
権を調停するＢＵＳアービタを設けることにより、デッ
ドロック現象を解除し、正常にアクセス動作を行なうこ
とができ、その実用的効果は大きい。
第１図は一般的なシステム構成図、第２図は従来のＢＵ
Ｓ制御装置のブロック構成図、第３図は従来のＢＵＳ制
御装置の信号波形図、第４図は本発明の一実施例におけ
るブロック構成図、第５図は同実施例におけるデッドロ
ック解除回路を示す回路図、第６図は同実施例における
ＢＵＳアービタを示す回路図、第７図は同実施例におけ
るＢＵＳ制御装置の信号波形図である。 １８・・・・・・デッドロック検出回路、１９・旧・・
ＢＵＳアービタ、２０・・・・・・デッドロック解除回
路、２１・・・・・・バッファ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 、ッ、Ｑ゛１ 第４図 第５図 クク 第６図 第７図 ： ；
Ｓ制御装置のブロック構成図、第３図は従来のＢＵＳ制
御装置の信号波形図、第４図は本発明の一実施例におけ
るブロック構成図、第５図は同実施例におけるデッドロ
ック解除回路を示す回路図、第６図は同実施例における
ＢＵＳアービタを示す回路図、第７図は同実施例におけ
るＢＵＳ制御装置の信号波形図である。 １８・・・・・・デッドロック検出回路、１９・旧・・
ＢＵＳアービタ、２０・・・・・・デッドロック解除回
路、２１・・・・・・バッファ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 、ッ、Ｑ゛１ 第４図 第５図 クク 第６図 第７図 ： ；
Claims (1)
- 【特許請求の範囲】 マイクロコンピュータと内部メモリ・内部入出力装置が
接続される内部バスと、他マスタや外部メモリなどが接
続される外部バスの２つのバスで構成され、マイクロコ
ンピュータが外部バスに接続される外部メモリなどをア
クセスするタイミングと、外部バスに接続される他マス
タが内部バスに接続される内部メモリや内部入出力装置
をアクセスするタイミングが重なり、アクセス動作にデ
ッドロック現象が発生したことを検出するデッドロック
検出回路と、デッドロンクが発生すると内部バスに入出
力されているマイクロコンピュータの入出力するバス制
御信号を一旦無効にするマイクロコンピュータ入出力有
効信号と内部バス占有権切換え信号を出力するデッドロ
ック解除回路と、マイクロコンピュータ入出力有効信号
が出力される期間のみ内部バスにマイクロコンピュータ
の入出力するバス制御信号を入出力するバッファと、内
部バス占有権切換え信号により外部バスに接続される他
マスタに内部バス占有権を調停するバス アービタを備えたことを特徴とするバス制 御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131397A JPS619747A (ja) | 1984-06-26 | 1984-06-26 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131397A JPS619747A (ja) | 1984-06-26 | 1984-06-26 | バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS619747A true JPS619747A (ja) | 1986-01-17 |
Family
ID=15057015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59131397A Pending JPS619747A (ja) | 1984-06-26 | 1984-06-26 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619747A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226356A (ja) * | 1988-12-30 | 1990-09-07 | Alcatel Nv | マルチバス多重プロセッサシステムのブロッキングを解除する方法 |
| JPH03102546A (ja) * | 1989-09-18 | 1991-04-26 | Agency Of Ind Science & Technol | 階層キャッシュメモリ装置 |
| US6368533B1 (en) | 1997-12-22 | 2002-04-09 | Kimberly-Clark Worldwide, Inc. | Process for forming films, fibers and base webs from thermoset polymers |
-
1984
- 1984-06-26 JP JP59131397A patent/JPS619747A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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