JPH03102546A - 階層キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （崖業上の利用分野） この発明は複数のプロセッサとメインメモリ装置との間
に階層構造化された複数のキャッシュメモリ装置を持つ
階層キャッシュメモリ装置に関する。

ロセッサやメインメモリ装置との間でデータの授受を行
う計算機システムにおいては、複数のプロセッサからの
同時アクセスによる所謂バス・コンテンションが問題と
なる。そこで上記プロセッサとメインメモリ装置との間
に、各プロセッサにそれぞれ対応する高速小容量のメモ
リ装置をキャッシュとして設け、これらのキャッシュメ
モリ装置に前記メインメモリ装置のデータのコピーを持
たせておくことが考えられている。

このようなキャッシュメモリ方式によれば、各プロセッ
ザはキャッシュメモリ装置のアクセスにより、等価的に
高速度にメインメモリ装置や他のブロセッザとの間でデ
ータの授受を行うことが可能となり、前述したコンテン
ション等の問題を効果的に回避することか可能となる。

ところでこの種のキャッシュメモリ方式にあっては、複
数のキャッシュメモリ装置とメインメモリ装置とのデー
タ内容の一致か問題となる。即ち、プロセッザからのキ
ャッンユメモリ装置に対する書込みによりそのデータの
更新が行われた場合、他のキャッシュメモリ装置やメイ
ンメモリ装置にらせる必要かある。この為の手法として
は、例えば下記の文献にその通知の時期やデータの有効
性の表し方が提唱されている。

ｒＡｒｃｈｉｂｏｌｄｌ．　ａｎｄ　Ｂａｃｒ，Ｊ．−
Ｌ”Ｃａｃｈｅ　Ｃｏｈｅｒｅｎｃｅ　Ｐｒｏｔｏｃｏ
ｌｓ：　ＥｖａｌｕａｔｉｏｎＵｓｉｎｇａ　Ｍｕｌｔ
ｉｐｒｏｃｅｓｓｏｒ　Ｓｉｍｕｌａｔｉｏｎ　Ｍｏｄ
ｅｌ”ＡＣＭ　　ＴｒａｎＳａｃＬｉｏ＋＋　　０１１
　　ＣｏｍｐｕＬｅｒ　　ＳｙＳｌｅｎ１ｓＶｏｌ．４
．　　Ｎｏ．４．　　ＮｏｖｅｍＬ＋ｅｒ　　］．．９
８Ｂ．　　ｐｐ２７３−２９８　　ｊ一方、複数のプロ
セッサか同一アドレスに対して書込みを行うプログラム
や、キャッシュメモリ装置からのブロックの追出しが頻
繁に起こるプログラムでは、データ転送や他のギャッシ
ュメモリ装置の内容無効化の為のコマンドによるバス・
コンテンションの問題か起こる。このような問題に対し
ては、キャッシュメモリ装置とメインメモリ装置の間に
、新たなキャッシュメモリ装置を階層的に設け、これに
よってバス・トラフィックの軽減を図る手法か下記の文
献に提唱されている。

ｒ　Ｈａｔｔｏｒｉ．Ａ．，Ｋｏｓｌ＋ｉｎｏ，Ｍ．　
ａｎｄ　Ｓ．Ｋａｍｉｍｏｔｏ−Ｔｈｒｅｅ−ｌｅｖｅ
ｌ　ｈｉｅｒａｒｃｈｉｃａｌ　ｓｔｏｒａｇｅ　ｓｙ
ｓｔｅｍキャッシュメモリ装置との間のハス・コンテン
ションが新たに問題となってくる。このような問題に対
処するべく、例えば下記の文献にて提唱されるように、
下位階層のキャッシュメモリ装置の数を増やすことか考
えられている。

ｒ　Ａ．Ｗ．Ｗｉｌｓｏｎ　Ｊｒ ”Ｔｈｅ　１４Ｌｈ　Ａｎｎｕａｌ　Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ　Ｓｙｍｐｏｓｉｕｍｏｎ　ＣＯＭＰＵＴＥ
Ｒ　ＡＲＣＩＩＩＴＥＣＴＬＩＲＥ”ＣＯＭＰＵＴＥＲ
　ＡＲＣＩＩＩＴＥＣＴＵＲＥ　ＮＥＷＳ　Ｖｏｌ．１
５　Ｎｏ．２Ｊｕｎｅ２−５，　１９８７　　Ｐｉｔｔ
ｓｂｕｒｇ．Ｐｅｎｎｓｙｌｖａｎｉａ　　Ｊ第２図は
このような観点に立脚して構築される階層キャッシュメ
モリ装置の概略構或を示す図であり、Ｐは複数のプロセ
ッサである。これらの各プロセッサＰに対応して複数の
第１−のキャッシュメモリ装置Ｃ１がそれぞれ設けられ
、これらの第１のキャッシュメモリ装置Ｃ１は複数の第
１のバスＢ｛にて所定数づつ共通接続される。また複数
の第２のキャッシュメモリ装置Ｃ２は上記各第１のバス
Ｂ１にそれぞれ対応して設けられており、これらの第２
のキャッシュメモリ装置Ｃ２は第２のバスＢ２にて共通
接続される。この第２のハスＢ２にメインメモリ装置Ｍ
が接続され、このメイ５ ンメモリ装置Ｍと前連した複数のブロセッザＰとの間に
複数のキャッシュメモリ装置ｃＩ．ｃ２がバスＢｉ，Ｂ
２を介して階層的に設けられたメモリ構のバスＢ２の両
方から当該キャッシュメモリ裂置Ｃ２におけるデータ内
容のコヒーレンシに関するコマンドを受けることがある
。

しかしてこの場合、そのコマンドの種類とキヤッシュメ
モリ装置Ｃ２におけるデータ内容によっでは、キャッシ
ュメモリ装置Ｃ２は上位側（第］のバスＢｌ）から受け
たコマンドに反応して下位のバス（第２のバスＢ２）に
コマンドを出す必要があり、また下位側（第２のバスＢ
２）から受けたコマンドに反応して上位のバス（第１の
バスＢｌ）にコマンドを出す必要が生じる可能性かある
。ところが上位側のバス（第１のバスＢｌ）はその上位
（箇１のキャッシュメモリ裂置Ｃｔ）か６ らきたコマントによって山ｈ゛されており、一方、下位
のバス（第２のバスＢ２）は下位側（他の第２のキャッ
シュメモリ装置Ｃ２）から来たコマンドにより占有され
ているので、所３＋７デッドロックの状態が生じてしま
うと云う問題がある。このような理由から、下位階層の
キャッシュメモリ装置を複数にするには幾つかの解決す
べき課題があり、て具体的に説明する。

第３図（ａ）はブロセッザＰ１が自己に対応する第１の
キャッシュメモリ装置ＣＩ＋にリード要求のコマンドを
出したところを表している。ところがキャッシュメモリ
装置Ｃ１．１がその要求されたブロック（データ）を持
ってない為にキャッシュ・ミスしたとする。この場合、
キャッシュメモリ装置ＣＨＩは要求されたブロックのコ
ピーを他のギャッンユメモリ装置から持ってくる必要が
生しる。この拮果、」二記キャッンユメモリ装置Ｃｌｌ
は第３図（ｂ）に示すように第１のバスＢ］を介して同
じ階層の他のキャッシュメモリ装置Ｃｌ２　　ＣＬ３や
、その下位階層の第２のキャソンユメモリ装置Ｃ２１に
対して前記プロセッサｐｔから央求されたブロックのコ
ピーを要求するコマンドをブロードキャストにより伝達
する。

しかしてキャッシュメモリ装置Ｃｌｌと同じ階層の他の
キャッシュメモリ装置Ｃ　Ｉ２，　　Ｃ　ＩＳおよび第
２のキャッシュメモリ装置ｃ２］も前述したコマンドに
よりリード要求されているブロックは持って求されてい
るブロックのコピーを持ってくるべく、第３図（Ｃ）に
示すように第２のバスＢ２を介して上述したコマンドを
出力する。

ところかこのような前記プロセッザＰ１からのコマンド
の伝達と同１１’４Ｊに、このコマンドかバスＢ２を介
して与えられた第２のキャッシュメモリ装置Ｃ２２に対
して、その上位のブロセッザＰ２が第３図（ｂ）に示す
ように発生したブロックのコピーを要求するコマンドか
第３図（ｅ）に示すように入ってきたとする。そしてキ
ャッシュメモリ装置Ｃ２２か−Ｌ位のバス（プロセッサ
Ｐ２）からのコマンドが聾求するブロックを持っていな
い場合、当該キャッシュメモリ装置Ｃ２２は下位のバス
にブロックのコピーを要求するコマンドを出そうとする
。

しか１，第２のバスＢ２は既に萌述したプロセッＰ−１
＞から要求されたコマンドを第２のバスＢ２にク， 出力することができなくなり、また第２のバスいること
から、これに応答することができなくなる。

９ かが差戻しされ、これによってそのハスか解放されない
眠り解消されない。

一方、プログラミングによって上連したデッドロックを
回避することも試みられている。具体的にはプログラミ
ングにより、第２のキャッシュメモリ装置Ｃ２が下位側
の第２のバスＢ２からのコマンドに対して応答を返した
後に、上記第２のキャッシュメモリ装置Ｃ２に対して上
位側の第１のバスＢ１からコマンドを与えられるように
１，てデッドロックの発生を回避することか試みられて
いる。

然し乍ら、第２のキャッシュメモリ装置Ｃ２が１ζ位側
の簗２のバスＢ２からのコマンドに対して応答を返した
後であってち、依然として下泣側の第２のバスＢ２が他
の資源によって占有されたままの状態であると、第２の
キャッシュメモリ装置Ｃ２にとっては、下位側の第２の
バスＢ２が解族１０ されるまで上位側からのコマンドに対して応答すること
ができず、第２のバスＢ２の解放を待つこ−装置ほどそ
のアクセス時間か長くなる。この為、下位側のバスを占
有しているコマンドが、より下位側のメモリ装置をアク
セスしている場合である。

今１の例は、この階層キャッシュメモリ装置におけるキ
ャッンユメモリ装置間の距離を、例えばコマンドがバス
を通る回数で定義するものとすれば、下位のバスを占有
しているコマンドが距離的に離れたキャッシュメモリ装
置に達している場合である。

これらのいずれの場合であっても、」二位のバスから来
たコマンドに対して、下位のバスを占有しているコマン
ドが当該バスを解放するのを待ち続けると、これによっ
て上位のバスも占有され続けることになる。そしてこの
ような事態が生じると、１１ 複数のブロセッザからの個々の要求に対する処理効率が
著しく妨げられ、その全体的な処理効率か大幅に低減す
ると云う大きな問題が生じた。

（発明が解決しようとする課題） このように従来のキャッシュメモリ技術では、キャッシ
ュメモリ装置を階層構造化する場合、上：際して、プロ
グラミングによって下位階層のキャッシュメモリ装置に
おけるデソドロックを回避するようにしても、例えば上
位側のバスからのコマンドを受けて下位側のバスにコマ
ンドを出す際、そのキャッシュメモリ装置の下位側のハ
スが既に他の資源によって占有されていると、当該キャ
ッシュメモリ装置では下位側のバスが角イ放されるまで
」二位側のコマンドに対する応答を待つことが必要とな
る。このような事態が生じると、その間に亘って上位側
のハスも占有状態になると云う不具合が生じ、この結果
、複数のプロセッザの要求に１２ 対する処理効率か大幅に低下するという問題があった。

本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、デッドロックの発生を効果的に
回避すると共に、バスの不本意な占有を防止して複数の
プロセッサからの要求に効東的に対処し、その全体的な
処理効率の向上を図ることを可能とする実用性の高い階
層キャッシュメモリ装置を提供することにある。

れた複数の第１のキャッンユメモリ装置Ｃ１と、これら
の第１のキャッシュメモリ装置Ｃ１を複数個づつ相互接
続した複数の第１のバスＢ１を介して上記第１のキャッ
シュメモリ装置Ｃ１のそれそれに接続された複数の第２
のキャッシュメモリ装置Ｃ２と、これらの第２のキャッ
ンユメモリ装置Ｃ２を相互に接続した第２のバスＢ２を
介して上１３ 記第２のキャッンユメモリ装置Ｃ２に接続されたメイン
メモリ装置Ｍとからなる階層キャソンユメモリ装置に係
り、 前記各第２のキャッンユメモリ装置に、第１のバスから
のコマントを受けて第２のバスにコマンドを出力しよう
とする際、既に」二記第２のバスか他の装置により占有
されているとき、前記第コ−のバスからのコマンドを差
戻して当該第１のバスをＨ放させる手段を設けたことを
特徴とするものである。

つまり第１図にその制御処理概念を示すように、上位側
のバスからのコマンドが入力されて、下位バスにコマン
ドを出力しようとするとき（ステツか否かを判定し（ス
テップｂ）、下位側のバスか既に他の装置により占有さ
れている場合には、前記上位側のバスからのコマンドを
その要求元に差１　４ 戻して、その上位側のバスを解放するようにし（ステッ
プｃ）、下位側のバスが空き状態にある場合にだけ前記
上位側のバスからのコマンドを下位側のバスに伝達する
（ステップｄ）ようにしたことを特徴とするものである
。

（作用） このようなコマンド差戻し手段を備えた本発明によれば
、第２のキャッシュメモリ装置がその上位側のバスから
コマンドを受け、このコマンドに対して下位側のバスに
コマンドを出そうとするとき、既に下位側のバスか他の
装置により占有されている場合にはこれを検知して前記
上位側のバスからのコマンドをその要求元へ差戻し、こ
れによって上位側のバスを解放するので、例えば下位側
のバスからのコマンドを上位側のバスに効果的に伝える
ことができ、デッドロックの発生を効果１　５ 先に処理することが可能となる。この結果、複数のプロ
セッサからの要求に対する処理効率の向上を図ることが
可能となる。

（実施例） 以下、図面を参照して本発明に係る階層キャッシュメモ
リ装置の実施例について説明する。

第４図は第１の実施例に係る階層キャッシュメモリ装置
における第２のキャッシュメモリ装置の概略構成を示す
図で、｛はキャッシュメモリ装置本体である。このキャ
ッシュメモリ装置本体ｌは複数のプロセッサＰにれぞれ
対応して設けられた第１のキャッシュメモリ装置ＣＩを
相互に接続する第１のバスＢ１を上位バス２として接続
し、また同じ階層の他の第２のキャッシュメモリ装置Ｃ
２およびメインメモリ装置Ｍを相互に接続する第２のバ
スＢ２を下位バス３として接続してキャッシュ機能を果
たすものである。

１６ しかしてこのキャッシュメモリ装置本体１は、基本的に
はタグＲＡＭとデータＲＡＭとからなりキャッシュ用の
メモリとして機能するＲＡＭ部４ス３に対するバス・コ
ントローラ６と、下位バス３からのコマンドに応じて前
記ＲＡＭ部４に対するアクセスをコントロールするスヌ
ープ・コントローラ７とを備えて構成される。

この実施例に係る第２のキャッシュメモリ装置が特徴と
するところは、上述した構或のキャッシュメモリ装置本
体１に加えて、当該キャッシュメモリ装置本体ｌから下
位バス３に対してコマンドを出力しようとするとき、下
位、バス３が既に他のコマンドにより占有されている状
態にあるか否かを検知し、占有状態であるならば上記コ
マンドを差戻させる為の応答を上記キャッシュメモリ装
置本体ｉに返すと共に、下位バス３が占有されていなけ
ればそのコマンドをそのまま下位バス３に伝１７ えると云う機能を備えた下位バス占有判定装置８を設け
たことを特徴としている。

即ち、この下位バス占有判定装置８は、キャッシュメモ
リ装置本体Ｉか上位バス２からのコマンドを受け付け、
その応答として下位バス３にコマンドを出力しようとす
るとき、この下位バス３にコマンドを下位バス３に出力
する。また下位バス３が既に他のコマンドにより占有さ
れている場合には、下位バス占有判定装置８は上記コマ
ンドをその要求元に差戻すべく、キャッシュメモリ装置
本体ｌに応答を返す。キャッシュメモリ装置本体１は、
このような応答を下位バス占有判定装置８から受けたと
き、下位バス３に出力しようとしているコマンドを上位
バス２を介してその要求元（プロセッサ）に差戻す。

第５図は上述した如き機能を備えて構成された１８ 第２のキャッシュメモリ装置を用いて構築される階層キ
ャソシュメモリ装置における処理動作の流れ、特にデッ
ドロックが同避されて所望とするキャッシュ動作がなさ
れる過程を模式的に示す図である。

この第５図（ａ）は上位階層の第１のキャッンユメモリ
装置Ｃ］．１から出力されたブロックのコピーの要求が
第２のキャッシュメモリ装置Ｃ２においてもキャッシュ
・ミスし、同じ階層の他のキャッのコマンドの差戻しの
応答を受けたバス・コンｉ・ローラ６は、前記上位ハス
側キャッシュ・コン１・ローラ５に列してコマン１・の
差戻しの応答を返し、これを受けた上位バス側キャッン
ユ・コントロラ５は第５図（ｄ）に示すように」二位ハ
ス２に！Ｊ　Ｌてコマンド差戻しの応答を返す。このよ
うなコマンド差戻しの応答が、そのコマンド要求元であ
るプロセッサまで順にイ人達され、そのコマンドの要求
元であるプロセッリか媚５図（Ｃ）に示すように上位バ
ス２を解放する。

この拮來、下位ハス３からのコマンドを受｛ＮＪケてい
るスヌーブ・コン１・ローラ６は、前述したコに対して
出力した状態を示している。

しかしてこのとき、下位バス３が既に他のコマンドによ
り占有されている場合には、第５図（ｌ））に示すよう
に下位バス占有判定装置８はコマンドの差戻しの応答を
前記キャッシュメモリ装置本体１のバス・コン１・ロー
ラ６に返す。すると第５図（Ｃ）に示すように、下位バ
ス占有判定装置８から１９ 第６図は上述した下位バス占も一判定部８か持つ処理機
能により、下位ハス３の占右時にコマンドを上位バス２
に対して差戻すことにより、複数のプロセッザからの要
求に対する処理効率の向上が２０ 期待される状況を示す図である。

第６図（ａ）はプロセッサＰ１の出したリード・コマン
ドがキャッシュメモリ装置Ｃｌｌにてキャッシュ・ミス
してしまい、キャッシュメモリ装置Ｃ１工が同じ階層の
キャッシュメモリ装置Ｃｌ２と下位階層のキャッシュメ
モリ装置Ｃ２１に対してブロックのコピーを要求するコ
マンドを第１のバスＢ１に送出したが、キャッシュメモ
リ装置Ｃ２１においてもキャッシュ・ミスか生した状態
を示している。

そしてキャッシュメモリ装置Ｃ２１から更に下位の第２
のバスＢ２にコマンドを出ず必投かあるのだが、既に第
２のバスＢ２が別のコマンドによって占ｈ゜されており
、しかもそのコマンドが距離的に遠いキャッシュメモリ
装置に達している状況を示している。

この場合、第２のハスＢ２を介して距離的に遠ュメモリ
装置Ｃ２１．においてはデッドロツクは生じ２１− マンドの出力を待ち続けても良いはずである。

ところが今、キャソンユメモリ装置Ｃ２１の」二位階層
に、」二連した第１のギャッンユメモリ装置Ｃｌｌの他
にも、リード・ライトにミスし、第１のバスＢ１に対し
てコマンドを出したいのだが、キャッンユメモリ装置Ｃ
］．ｌの出したコマンドによって第１のバスＢ１か山（
ｉされているので、そのハスＢ１か解赦されるのを待っ
ているキャッシュメモリ装置Ｃ１２かあるとする。しか
もこのキャッシュメモリ装Ｅ　Ｃ　］　２が出力するコ
マンドは第２のキャッシュメモリ装置Ｃ２１の内容によ
っては、更にその下位の禎２のバスＢ２にコマンドを出
す必要がない場合がある。

このような場合には、朶１のキャッシュメモリ装置Ｃ］
．ｌからのコマンドを一旦差し戻して」二位バスＢｌを
解放させ、キャッシコメモリ装置Ｃｌ２からのコマンド
を第２のキャッシュメモリ装置Ｃ２１に受け入れ、これ
を処理した方が全体的な処理効２２ 率が良くなる。つまり第２のバスＢ２が解放されるまで
の待ち時間を利用し、第２のバスＢ２にコしかしてこの
実胞例装置によれば、キャッシュメモリ装置Ｃｌｌから
第２のキャッシュメモリ装置Ｃ２１に与えられたコマン
ドは、第２のバスＢ２の占有によって上記第２のキャッ
シュメモリ装置Ｃ２１に組込まれた下位バス占有判定装
置８の作用により上記キャッシュメモリ装置Ｃｌｌに差
戻され、第１のバスＢ１が解放される。この第１のバス
Ｂ１の解放により、第２のキャッシュメモリ装置Ｃ２１
は第２のバスＢ２が占有されてキャッシュメモリ装置Ｃ
ｌｌからのコマンドが待ち状態となっている期間を利用
して、別のキャッシュメモリ装置Ｃ１２からの要求を処
理することになる。

また第６図（ｂ）は第２のキャッシュメモリ装置Ｃ２１
にその上位バスＢ１からブロックのコピーを２３ 要求するコマンドが来たかキャッシュ・ミスし、更に下
位の第２のバスＢ２にコマンドを出す必要があるのだが
、既に第２のバスＢ２が別のコマンドによって占有され
ており、しかもそのコマンドがメインメモリ装置Ｍに達
している状況を示している。しかして一般的に、メイン
メモリ装置Ｍへックは起こらないので、第２、のキャッ
シュメモリ装置Ｃ２１としては第２のバスＢ２が解放さ
れるのを待ち続けても良い。

゛一トころがキャッシュメモｊノ装置Ｃ２１の上位階層
に、リードまたはライトにミスしてバスにコマンドを出
したいのだが、上記キャッシュメモリ装置Ｃ２Ｈこ到達
しているコマンドによって第１のバスＢ１が占有されて
いるので、当該第１のバスＢｌが解放されるのを待って
いる別のキャッシュメモリ装置ＣＩ２があるとする。し
かしてこのキャツシ２４ ュメモリ装置ＣＩ２からの要求は第２のキヤ・ソシュメ
モリ装置Ｃ２１にてヒットする可能性がある。

そこでこのような状況下では、第２のキャッシュメモリ
装置Ｃ２１は上位バスＢ１から現在与えられているコマ
ンドを一旦差戻すことによって上記つまり第２のキャッ
シュメモリ装置Ｃ　２１としては、その下位の第２のバ
スＢ２が解ｈｋされるまでの待ち時間の間に、上位階層
から与えられるコマンドの内、第２のバスＢ２にコマン
ドを出す必要の無いものに対して応答を返すことが可能
となる。

このことはプロセッサからの要求に対するスループット
の向上を図る上で顕著な効果を槽する。実際、前述した
実施例装置によれば、下位側の第２のバスＢ２が占有さ
れているとき、下位バス占有判定装置８は上位側から下
位側に伝達しようとするコマンドに対して差戻しの応答
を返す。この結果、上位の第１のバスＢｌが解放される
ので、第２のキャッシュメモリ装置Ｃ２１は第２のバス
Ｂ２他のコマンドによって占有されたままであるならば
、上記キャッシュメモリ装置Ｃ１２からのコマンドをそ
のまま第１のバスＢ１に差戻す。また第２のバスＢ２が
解放されていれば、キヤ・ソシュメモリ装置Ｃｌ２から
のコマンドを第２のノくスＢ２に出力す・る。

２５ 尚、この実施例では下位バス占有判定装置８をキャッシ
ュメモリ装置本体１の外に設けているが、キャッシュメ
モリ装置本体１の内部にその機能を２６ ところで先の実施例では、デッドロック状況が発生しそ
うになったとき、Ｆ位ハス（第２のバスＢ２）か占有さ
れていることを判定してコマンドの差戻しを行ったか、
実際にデッドロック状況が発生する十分条件としては、
第２のバスＢ２が占有されているということよりも、む
しろ第２のキ↓ツシュメモリ装置Ｃ２に対して第２のバ
スＢ２からコマンドが与えられたときの方が厳しい条件
！ となる。従って或るキャッシュメモリ装置が下位のバス
にコマンドを出そうとしたときに、下位のバスからコマ
ンドが与えられているときに、上記上位からのコマンド
を差戻すようにしてデッドロックを回避するようにして
も良い。

槃機能を持たせた実施例について示すものである２　７ 即ち、バス・コントローラ６に、上位バス側キャッシュ
・コンＩ・ローラ５からコマンドか与えられたとき、下
位バス（第２のバスＢ２）からコマンドが与えられてい
るか否かを検出する機能を持たせ、・第２のバスＢ２か
らコマンドが与えられている場合には、上記」二位バス
側キャッシュ・コントローラ５から与えられたコマンド
に対して、そのコマンドの差戻しを指示する応答を返す
機能を特今、筆８図（ａ）に示すようにプロセッザＰ１
か要求したリードのコマンドかゴ５］のギャッンユメモ
リ装置Ｃｉｌでキャッシュ・ミスし、キャッシュメモリ
装置Ｃｌｌか同じ階層の他のキャッシュメモリ装置ＣＩ
２と下位階層の第２のキャッシュメモリ装置Ｃ２に対し
てブロックのコピーを要求するコマンドを出したとする
。ところが同し階層のキャッシュメモリ装置Ｃｌ２はそ
のブロックのコピーを２８ 持っておらず、また下位の第２のキャッシュメモ装置、
またはメインメモリ装置Ｍに対してブロックのコピーを
要求する為のコマンドをバス・コントローラ６に与える
。

ところがこの時、上記」二位バス側キャッシュ・コント
ローラ５からちえられるコマンドとは別に、下位ハス（
第２のバスＢ２）からブロックのコピーを要求するコマ
ンドがハス・コントローラ６に入ってきているものとす
る。

しかしてこのような状況下では、前述したようにバス・
コントローラ６は上位からコマンドが来たときに、下位
のバスからコマンドを受けており、未だにそれに対する
応答を返していない場合には、１、記上位からのコマン
ドに対して差戻しの応答を返すという機能を持っている
。上述したぁ８図（ａ）に示す状態はまさにその状況な
ので、バス・コン２９ トローラ６は前記上位バス側キャッシュ・コントローラ
５に対して、禎８図（ｂ）に示すようにそのコマンドの
差戻しを指示する応答を返すことになる。

またこのようなコマンドの差戻しか行われる間？・ユユ
ーＣ７，７−ッ．，ッ１、。一，■（よ■．８，第．。

バスＢ２から与えられるコマンドが要求するブロックを
持っているか、その１ノツ容は更に上位のキャ゛一ウシ
ュメモリ装置ＣＩ２において既に更新されているものと
する。するとこの場合には、スヌーブ・コントローラ７
はその上位のキャッシュメモリ装置ＣＩ．２からブロッ
クのコピーを持ってくるべく、そのコマンドを上位バス
（第１のバスＢｌ．）に出そうとする。ところか昂１の
バスＢ１は前記キャッシュメモリ装置Ｃｉｌからのコマ
ンドによって占有されたままの状態であるので、スヌー
プ・コントローラ７は第１−のバスＢ１が解放されるの
を待３０ ち続けることになる。

しかしてこのような状況にある時、第８図（Ｃ）に示す
ように、前記バス・コントローラ６からのコマンドの差
戻しの応答を受けた上位バス側コントローラ５は、第１
のバスＢｌに対してコマンドの差し戻しの応答を送出し
ている。この結果、コマンドの差戻しの応答を受けたキ
ャッシュメモリ装ｉｉ＆ｃＩｌは第１のバスＢ１を解放
するので、第８７’ｌＥ］．（ｄ）に示すように第２の
キャッシュメモリ装置１．１： Ｃ：２のスヌープ・コントローラ７が第１のバスのバス
Ｂ１に送出される。

ところで上述したような階層構造を持つキャッシュメモ
リ装置において、或るキャッシュメモリ装置に上位バス
からブロックのコピーを要求するコマンドが来ても、必
ずしも下位のバスにコマンドを出さなければならないと
いうわけではない。

下位バスにコマンドを出す必要があるのは、或る限られ
た条件下においてだけである。具体的には上位バスから
のコマンドが要求するブロックをキャッシュメモリ装置
が持っておらず、他のキャッシュメモリ装置にそのブロ
ックのコピーを要求すこうして第２のキャッシュメモリ
装置Ｃ２におけるデッドロックの発生が回避され、第２
のキャッシュメモリ装置Ｃ２から出力されるコマンドは
目的とする第１のキャッシュメモリ装置Ｃ１２に到達す
る。尚、キャッシュメモリ装置Ｃｌｌに差戻されたコマ
ンドは、前把キャッシュメモリ装置ＣＬ２にうえられた
コマンドに対する応答か返され、第１のバスＢ１が角牟
族されるのを待って、再び第１３１ １ 同様に下位のバスからコマンドが来ても、必ずしも上位
のバスにコマンドを出さなければならな｝ いわけではない。具体的にはそのキャッシュメモリ装置
の或るブロックの内容が、その上位のキャッシュメモリ
装置において更新されており、しか３２ もそのデータが書戻されていない時にそのデータを読み
に行く場合や、その上位のキャッシュメモリ装置の内容
を無効化する場合である。

第９図はこのようなデッドロックが本当に起こり得る状
況においてのみ、コマンドの差戻しを行うように最適化
した実施例について示すものである。

この実施例におけるキャッシュメモリ装置は、前述した
構戊のキャッシュメモリ装置本体１に、デッドロック回
避装置９を設けて実現される。

このデッドロック同避装置９は、当該キャッシュメモリ
装置が上位バス（第１のバスＢｌ）と下位バス（第２の
バスＢ２）にそれぞれ出そうとしているコマンドを検出
して、両方のコマンドが出：＆与えられたコマンドを第
１のコマンドＢｌに伝達しようとしているときには、上
記第２のバス＼Ｂ２に出そうとするコマンドの出力を中
止し、そのコマンドを前記第１のバスＢｌに差戻す機能
を持つものである。

このように構成された実施例装置によれば、第１０図に
示すようにしてデッドロックの発生が回避される。

即ち、第１０図（ａ）はデッドロック回避装置９にハス
・コントローラ６からの第２（下位）のバスＢ２に出力
すべきコマンドと、スヌープ・コントローラ７からの第
１（上位）のバスＢｌに出力すべきコマンドとが同時与
えられた状況を示してを受けてその下位の第２のバスＢ
２に対してコマンドを出そうとする際、同時に第２のバ
スＢ２か３　３ 来ているかどうかを判定し、実際にスヌープ・コントロ
ーラ７からコマンドが来ていることを確認して第１０図
（ｂ）に示すように前記バス・コン１・ローラ６に対し
てコマンドを差戻しをさせる為の３４ 応答を返す。

するとこのデッドロック回避装置９からのコマンドの差
戻しの応答を受けたバス・コントローラ（（ｅ　’は、
第１−０図（Ｃ）に示すように上位バス側キャーツシュ
・コントローラ５に対してコマンドを差戻０しをさせる
為の応答を返す。この粘果、第１−ｏ図＼ （ｄ）に示すように、コマンドの差戻しの応答を受けた
上位バス側キャッシュ・コントローラ５は、その上位バ
ス（第１のバスＢｌ．）に対してそのコマンドの差戻し
の応答を返すことになる。

この結果、コマンドの要求元であるプロセッザＰ１のキ
ャッシュメモリ装置ＣＩ．Ｉは上記差戻しの応答を受け
て第１のバスＢ１を解放する。そして第１のバスＢ１が
解放されると、第１０図（ｅ）に示すようにデッドロッ
ク回避装置９は前記スヌプ・コントローラ７からのコマ
ンドを第１のバスＢ１に送出し、目的とする第１のキャ
ッシュメモリ装置Ｃｌ２に、そのブロックのコピーを要
求することができる。

このような実施例装置によれば、実際にデッド３５ ロックが発生ずる状況となった場合のめ、上位側からの
コマンドか差戻されることになる。この点、先の２つの
実施例ではデソドロックか允生しない場合であってもコ
マンドの差戻しか行われる点て、そのキャッシュ制御に
若十の異なりはあるか、木質的にはこれらの各制御形態
によりデッ１・ロックことか可能となる。

尚、本発明は」二連した各大施例に限定されるものでは
ない。例えばキャッシュメモリ装置本体の構成や、コマ
ンドの差戻しを行うための条件判定等は、そのンステム
仕様に応して定めれば良いものである。また３階層以」
二にキャッシュメモリ装置を構築して個々のキャッンユ
メモリにおけるデッドロックの発生を回避するようにし
ても良い。

その他、本発明はその要旨を逸脱しない範囲で種々変形
して実施することが可能である。

３６ ［発明の効果］ 以上詳述したように本発明によれば、階層構造をもつメ
モリ装置においてキャッシュメモリ装置におけるデッド
ロックの発生を効果的に回避することができ、しかも複
数のプロセッサからの要求に対する処理効率の大幅な向
」二を図ることかて１＝第４図は本発明の第１の実施例
に係る或る階層のキャッシュメモリ装置の要部概略構戊
を示す図、．・第５図は第１の実施例におけるキャッシ
ュメモリ装置内部におけるコマンドと応答の流れを示す
図、第６図は本発明によるプロセッサからの要と応答の
流れを示す図、第９図は第３の実施例装置の要部概略構
或図、第１０図は第３の実施例装置におけるコマンドと
応答の流れを示す図である。

Ｐ・・・プロセッサ、Ｃｌ・・・第１のキャッシュメモ
リ装置、Ｂｌ・・・第１のバス、Ｃ２・・・第２のキャ
ッシュメモリ装置、Ｂ２・・・第２のバス、Ｍ・・・メ
インメモリ装置、１・・・キャッシュメモリ装置本体、
２・・・上位バス（第１のバスＢｌ），３・・・・・・
下位バス（第２のバスＢ２）、４・・・ＲＡＭ，５・・
・上位バス側キャッシュ・コントローラ、６・・・バス
・コントローラ、７・．，スヌーブ・コンｌ・ローラ、
８・・・下位バス占有判定装置、９・・・デッドロック
回避装置。

Claims (1)

【特許請求の範囲】
1. 複数のプロセッサのそれぞれに対応して設けられた複数
   の第１のキャッシュメモリ装置と、これらの第１のキャ
   ッシュメモリ装置を複数個づつ相互接続した複数の第１
   のバスを介して上記第１のキャッシュメモリ装置にそれ
   ぞれ接続された複数の第２のキャッシュメモリ装置と、
   これらの第２のキャッシュメモリ装置を相互に接続した
   第２のバスを介して前記第２のキャッシュメモリ装置に
   接続されたメインメモリ装置とを備えた階層キャッシュ
   メモリ装置において、第２のキャッシュメモリ装置は、
   第１のバスからのコマンドを受けて第２のバスにコマン
   ドを出力しようとする際、上記第２のバスが既に他の装
   置により占有されているとき、前記第１のバスからのコ
   マンドを差戻して当該第１のバスを解放する手段を備え
   たことを特徴とする階層キャッシュメモリ装置。