JPH03235145A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し発明の目的］ （産業上の利用分野） 本発明は階層構造化されたキヤ・ソシュメモリを持つ複
数のプロセッサ間における処理効率の向上を図り得るキ
ャッシュメモリ装置に関する。

（従来の技術） 複数のプロセッサにバスを介して主記憶（メインメモリ
）を接続し、このメインメモリを共有して上記複数のプ
ロセッサ間で、或いはブロモ・ンサとメインメモリとの
間で上記ノ〈スを介してデーメモリ）を設け、このキヤ
・ノシュメモリ上（こ前言己メインメモリのデータのコ
ピーをおくキヤ・ソシュメモリ方式が提唱されている。

夕内容を如何にして一致させておくかが問題となる。即
ち、キャッシュメモリに対して書き込みによりそのデー
タの更新が行われた場合、他のキャッシュメモリやメイ
ンメモリに格納されている該当データの内容を無効とし
、データ更新がなされたことを他のキャッシュメモリや
メインメモリに通知してデータ内容の一致化を図ること
が必要となる。

このようなデータ内容の一致化を図る為のデータ更新情
報の通知の時期や、データの有効性を表す為の手法か従
来より種々検討されており、例えば下記の文献等に詳し
く紹介される。

ｒＡｒｃｈｉｂｏｌｄ、Ｊ、　ａｎｄ　Ｂａｅｒ、Ｊ、
−Ｌ。

“Ｃａｃｈｅ　Ｃｏｈｅｒｅｎｃｅ　Ｐｒｏｔｏｃｏｌ
ｓ：Ｅｖａｌｕａｔｉｏｎ　　ｔｌｓｉｎｇ　　ａ　　
Ｎｕｔ口ｐｒｏｃｅｓｓｏｒＳｉｍｕｌａｔｉｏｎ　Ｍ
ｏｄｅｌ” ＡＣＭ　　Ｔｒａｎｓａｃｔｉｏｎ　　ｏｎ　　Ｃｏｍ
ｐｕｔｅｒ　　Ｓｙｓｔｅｍｓ。

Ｖｏｌ、４．　Ｎｏ、４．Ｎｏｖｅｍｂｅｒ　１９８６
．ｐｐ、２７３−２ＨＪところがキャッシュメモリを設
けたシステムであっても、例えば複数のプロセッサが同
じアドレスに対して頻繁に書き込みを行うプログラムや
、新たに起こる。このような問題に対しては、キャッシ
ュメモリとメインメモリとの間に新たにキャッシュメモ
リの階層を設け、これによってバス・トラフィックの軽
減を図る手法がある。この手法については、例えば下記
の文献に詳しく紹介されている。

ｒＡ、Ｈａｔｔｏｒｉ、　Ｍ、Ｋｏｓｈｉｎｏ、　ａｎ
ｄ　Ｓ、Ｋａｍｒｎｏｔ。

Ｔｈｒｅｅ−１ｅｖｅｌ　ｈｉｅｒａｒｃｈｉｃａｌ　
ｓｔｏｒａｇｅ　ｓｙｓｔｅｍｆｏｒ　ＦＡＣＯｌｉｌ
　Ｍ−３８０７３８２”Ｐｒｏｃ、　　Ｉｎｆｏｒｍａ
ｔｊｏｎ　Ｐｒｏｃｅｅｄｊｎｇ　ＩＰＩＰ。

ｐｐ、８９３−８９７．１９８３　　　　　　　　　　
　　　Ｊしかしプロセッサの数が多くなるに従って上位
のキャッシュメモリと下位のキャッシュメモリの間のバ
ス・コンテンションが問題となってくる。

そこで下位の階層のキャッシュメモリの数を増やすこと
で上述したバス・コンテンションの問題を回避すること
か、例えば下記の文献に詳しく紹介される。

ｒＡ、Ｗ、Ｗｉｌｓｏｎ　Ｊｒ。

“Ｔｈｅ　１４ｔｈ　Ａｎｎｕａｌ　Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ　５ｙＩＩｐｏｓｉｕａ＋ｏｎ　ＣＯＭＰＵ
ＴＥＲＡＲＣＨＩＴＥＣＴＵＲＥ”ＣＯＭＰＵＴＥＲＡ
ＲＣＨＩＴＥＣＴＬＩＲＥ　ＮＥＷＳ　Ｖｏｌ、１５　
Ｎｏ、２Ｊｕｎｅ　　２−５．　１９８７　　Ｐｉｔｔ
ｓｂｕｒｇ、Ｐｅｎｎ５ｙｌｖａｎｉａ　　　　　　Ｊ
第５図はこのような観点に立脚して構築される階層キャ
ッシュメモリ装置の概略構成を示す図でＰは複数のプロ
セッサである。これらの各プロセッサＰに対応して複数
の第１のキャッシュメモリＣＩがそれぞれ設けられ、所
定数の第１のキャッシュメモリＣ１を組として第１のバ
スＢ１を介して第２のキャッシュメモリＣ２がそれぞれ
設けられてクラスタが構成される。そしてこれらのクラ
スタノ上記第２のキャッシュメモリＣ２に第２のバスＢ
２を介してメインメモリＭを接続することで、このメイ
ンメモリＭと前記複数のプロセッサＰとの間に、複数の
キャッシュメモリ装置ＣｌＣ２がバスＢｌ、Ｂ２を介し
て階層的に設けられたメモリ構造が実現される。

ところがこのような構成では、例えばバスが成るプロセ
ッサＰからのコマンドによって占有されているとき、他
のプロセッサＰからのコマンドは上記バスが解放される
まで待たされることになる。

特にコマンドが複数のバスを経由して遠くのキャッシュ
メモリに達しているような場合には、他の多数のコマン
ドがバスの解放を待つという状態が小さくする必要が生
じる。

その１つの解決法として、キャッシュメモリをデータ部
とインストラクション部に分ける、所謂スプリット・キ
ャッシュ方式がある。このスプリット・キャッシュは、
本来、データのフェッチとインストラクションのフェッ
チを並行して行えるようにすることで、プロセッサＰと
キャッシュメモリの間のバスのバンド幅を大きくシ、こ
れによってフェッチの速度を上げることを目的とするも
のである。このようなスプリット・キャッシュ方式につ
いては、例えば下記の文献に詳しく紹介されている。

ｒ　Ａｌｎａ　Ｊａｙ　Ｓｍ１ｔｈ、　　　Ｃａｃｈｅ
　ＭｅｍｏｒｉｅｓＣｏｍｐｕｔｉｎｇ　５ｕｒｖａｙ
、Ｖｏｌ、１４．Ｎｏ、３．Ｓｅｐｔｅｍｂｅｒ１９ｇ
２．ｐｐ、４７３−５３０　　　　　　　　　　　　　
Ｊ階層構造を持つキャッシュメモリ装置における上位の
レベルのスプリット・キャッシュは、まさに前記目的の
為に設けられるが、下位のレベルでのスプリット・キャ
ッシュは、データと命令コードのフェッチによる同じキ
ャッシュブロック内での衝突を避けることにより、デー
タおよび命令コ第６図はこの種のスプリットキャッシュ
方式による階層キャッシュメモリ装置の概略構成を示す
図であり、第５図に示す装置と基本的に同一な部される
インストラクション部Ｉと、データのフェッチの際に参
照されるデータ部りとによりそれぞれ構成されている点
にある。

ところがこのスプリットキャッシュ方式では、命令コー
ドのフェッチがインストラクション部でミスした場合、
同じクラスタのデータ部かその命令コードをデータとし
て持っていても、そのインストラクション部（インスト
ラクション・キャッシュ）■は下位のバスに命令コード
のコピーを要求するコマンドを出す必要がある。

この場合、仮に下位のバスが他のコマンドに依り占有さ
れてなく　（空き状態）、このコマンドを下位バスに送
出できた場合には、このコマンドに対する応答が返され
るまで下位バスは上記インストラクション部により占有
され続けることになる。

その間に他のクラスタから下位バスにコマンドを出そう
とする他のキャッシュメモリはバスが解放されるまで待
たされることになる。また下位のバスが既に他のコマン
ドに占有されている場合には、そのコマンドがバスを解
放するまで上述したインストラクション部は下位のバス
にコマンドを送出部、およびその下位の階層の第２のキ
ャッシュメモリＣ２１に対して前記プロセッサＰＩから
要求されたブロックのコピーを要求するコマンドをプロ
明する。

第７図（ａ）はプロセッサＰＬが第１のキヤ・ソシュメ
モリＣｔｔに命令コードのフェッチのコマンドを出した
ところ、キャッシュメモリＣ１ｌがその要求されたブロ
ックを持っていない為にキヤ・ソシュミスした状況を示
している。この場合、キヤ・ンシュメモリＣ１ｌは、要
求されたプロ・ツクのコピーを他のキャッシュメモリか
ら持ってくる必要が生じる。そこでキャッシュメモリＣ
１ｌのインストラクション部Ｉは、第１のバスＢ１を介
して同じ階層のキャッシュメモリＣ１ｌ、　　Ｃ１２，
Ｃ１３の各データも前述したコマンドにより要求されて
いるブロックが存在しない場合、上記第２のキャッシュ
メモリリード要求されているブロックのコピーを持って
くるべく、第２のバスＢ２を介して上述したコマンドを
ブロードキャストにより伝達しようとする。

ところが下位バスＢ２が既に他のプロセッサＰ２からの
コマンドによって占有されており、しかもそのコマンド
は距離の遠いキャッシュメモリ装置に達している状況で
は、上記第２のキャツシュメモリＣ２１のインストラク
ション部Ｉはリード要求されているブロックのコピーを
持ってくる為のコマンドをバスＢ２に出力することがで
きない。

そしてバスＢ２の解放を待ってバスＢ２を確保し、前述
したコマンドを出力することになるので、このコマンド
に対する応答が得られるまでに多大な時間が掛かること
か否めない。

また一般に、メインメモリＭへのアクセスにも時間が掛
かるので、下位バスＢ２を占有しているコマンドがメイ
ンメモリＭに達している場合にも同様な不具合が生じる
ことが否めない。

また第７図（ｂ）は、第７図（ａ）に示すような状って
くるべく、第２のバスＢ２を介して上述したコマンドを
ブロードキャストにより伝達したとき、他のクラスタの
キャッシュメモリ装置Ｃ２２やＣ２３も同様にして下位
バスＢ２にコマンドを送出しようとして下位ハスＢ２の
解放を待っている状況を示している。

このような状況であっても、下位バスＢ２の解放を待っ
ているコマンドが存在すると、その間、その上位のバス
Ｂ１も占有され続ける。この為、そのクラスタにおける
他のプロセッサＰ２においてもバスＢ１を使用すること
ができなくなるので、各プロセッサＰ２での処理効率が
大幅に低下してしまうと云う不具合か生じる。

（発明が解決しようとする課題） このようにデータ部とインストラクション部とに分けら
れたキャッシュメモリを階層的に持つ従来のキャッシュ
メモリ装置では、成る階層のキャッシュメモリにおいて
上位のバスからのインストラクンヨンーフエッチがキャ
ッシュ・ミスした場合、下位バスが既に他のコマンドに
よって占有非常に悪くなると云う問題があった。

本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、インストラクション・キャッシ
ュでミスか発生した場合であっても、同じクラスタのデ
ータ部がその命令をデータとして持つような場合には下
位バスに対してコマンドか出力されることを防いで、複
数のブロモ・ンサからの要求に対する処理効率を効果的
に高めることのできるキャッシュメモリ装置を提供する
ことにある。

［発明の構成］ （課題を解決するための手段） 本発明は、複数のプロセッサのそれぞれに対応して設け
られた第１のキヤ・ソシュメモリに第１のバスを介して
第２のキャッシュメモリを接続して構成された複数のク
ラスタと、これらの各クラスタの上記第２のキャッシュ
メモリに第２のバスを介して接続されたメインメモリと
からなる階層構造を持つキャッシュメモリ装置に係り、
特にデータ部とインストラクション部とに分けＣし、 第１のバスから与えられたインストラクション・フェッ
チのコマンドにより要求されたプロ・ンクが前記インス
トラクション部に存在せず、当該ブロックが前記データ
部に存在せず、当該ブロックが前記第１のバスにデータ
を返す機能を設けたことを特徴とするものである。

つマリインストラクション−フェッチのコマンドにより
要求されたブロックがインストラクション部に存在しな
い為にキャッシュミスした際、そのブロックが当該キャ
ッシュメモリのデータ部に存在する場合には、下位バス
にコマンドを出力することなく、上記データ部を参照し
て上位ｌくスにデータを返すようにしたことを特徴とし
ている。

更に詳しく説明すると第１図にその制御処理概念を示す
ように、上位側のバスからのインストラクションフェッ
チのコマンドが人力されると（ステップａ）、インスト
ラクション部に要求された命令コードが存在するかどう
かを判定する（ステップｂ）。そして前記インストラク
ション部に命令コードが存在する場合には、そのデータ
をコマコマンドを送出する（ステップｆ）ようにしたこ
とを特徴とするものである。

（作　用） このような機能を備えて構成される本発明によれば、第
２のキャッシュメモリに上位バスから与えられたインス
トラクション・フェッチのコマンドにより要求されるブ
ロックがインストラクション部には存在しないが、その
ブロックがデータ部に存在するような場合、従来のよう
に下位バスにコマンドを出力することなく、上記データ
部がロックがデータとして存在しているか否かを判定す
る（ステップｄ）。更にデータ部が命令コードをデータ
として持っている場合には、データ部からその要求され
ているブロックのデータを前記コマンドに対する応答と
共に上位バスに返しくステップｅ）、データ部に要求さ
れているブロックがデータとしてない場合に始めて、前
記インストラクション部から下位バスに対して上位バス
からのコマンドの要求するブロックのコピーを要求する
放を待つことなく上位バスからのコマンドに対して応答
することが可能となる。しかも下位バスにコマンドを出
力して下位バスを占有することがないので、他のプロセ
ッサからのコマンドを待たせることもなくなる。この結
果、複数のプロセッサの要求に対する処理効率を大幅に
向上させることが可能となる。

（実施例） 以下、図面を参照して本発明の一実施例に係るスプリッ
トキャッシュ方式を採用した階層構造を持つキャッシュ
メモリ装置について説明する。

この実施例装置は基本的には第６図に示すように、複数
のプロセッサＰに対応して複数の第１のキャッシュメモ
リＣｔをそれぞれ設け、所定数の第１のキャッシュメモ
リＣ１を組としてこれらのキャッシュメモリＣ１に第１
のバスＢ１を介して第２のキャッシュメモリＣ２を接続
してクラスタを構成し、複数のクラスタの上記第２のキ
ャッシュメモリＣ２に第２のバスＢ２を介してメインメ
モリＭを接続することで、このメインメモリＭと置にお
いて、この実施例が特徴とするところは、第２図に示す
ようにそのキャッシュメモリ、特に第２のキャッシュメ
モリＣ２を構成したことを特のキャッシュメモリ装置Ｃ
１を相互に接続する第１のバスＢ１を上位バス２として
接続し、また同じ階層の他の第２のキャッシュメモリ装
置Ｃ２、およびメインメモリＭを相互に接続する為の第
２のバスＢ２を下位バス３として接続してキャッシュ機
能を果たす。

前記このキャッシュメモリ本体１は、命令コードのキャ
ッシュとして機能するインストラクション部４と、デー
タに対するキャッシュとして機能するデータ部５、そし
て上位バス２に対するバスコントローラ６と下位バス３
に対するバスコントローラ７とを備えて構成される。こ
のインストラクション部４およびデータ部５はいずれも
基本的にはデータＲＡＭとタグＲＡＭとにより構成され
る。

しかしてこの実施例に係る第２のキャッシュメモリＣ２
（キャッシュメモリ本体ｌ）は、前記上位バスコントロ
ーラ６に上位バス２から命令コードのフェッチを要求す
るコマンドが与えられた゛と−タ部５に要求されたブロ
ックが存在するか否かを判定する。

そしてインストラクション部４が要求されたブロックを
持っている場合には、上位バスコントローラ６は上記イ
ンストラクション部４のデータＲＡＭからそのブロック
を読み込み、そのブロックのデータを上位バス２に前記
コマンドに対する応答と共に返す。

またインストラクション部４に要求されたブロックが存
在しない場合には、前記上位バスコントローラ６は前記
データ部５にそのブロックがデータとして存在している
か否かを調べることになる。

そしてデータ部５か該当ブロックのデータを持っている
場合には、前記上位バスコントローラ６はデータ部５の
データＲＡＭからそのブロックのデータを読み込み、当
該データを前記コマンドに対する応答と共に上位バス２
に返す。

しかして前記インストラクション部４にも、データ部５
にも要求されたブロックが存在しない場合には、前記上
位バスコントローラ６はインストラクション部４を介し
て下位バスコントローラ７このような第２のキャッシュ
メモリＣ２の構成によれば、第３図に上位、バスから命
令フェッチのコマンドが与えられた際のキャッシュメモ
リＣ２の動作を対比して示すように、下位バス３にコマ
ンドが出力されるときの条件が異なってくる。

この第３図に示されるように従来にあっては、第２のキ
ャッシュメモリＣ２に上位バスＢ１から命令コードのフ
ェッチのコマンドが与えられた際、下位バスＢ２にコマ
ンドを出力するか否かは、そのインストラクション部ｌ
においてコマンドがヒツトするか否かにのみ依存して制
御されている。

従って同じキャッシュメモリＣ２内のデータ部５がその
命令コードをデータとして持っていても、インストラク
ション部４においては一旦、下位バスＢ２にコマンドを
出力し、そのコピーを読み出してくる必要があった。

これに対して本実施例によれば、インストラクション部
■においてコマンドがミスした場合であっても、データ
部りに当該コマンドが要求するブロックのデータがある
場合には、そのデータ部りれる条件が厳しくなる分だけ
、本実施例の方が下位バスＢ２にコマンドが出力される
回数が少なくなる。

次にこのような機能を備えた実施例装置におけるプロセ
ッサの処理効率の向上について説明する。

第４図（ａ）は従来例において、プロセッサｐＨから出
力された命令コードフェッチのコマンドが第１のキャッ
シュメモリＣ１ｌにおいてミスし、更にその下位バスＢ
ｌｌを介して第２のキャッシュメモリＣ２１に達した状
況であって、第２のキャッシュメモリＣ２１のインスト
ラクション部■に上記コマンドが要求するブロックが存
在せず、またキャッシュメモリＣ２１のデータ部りにも
上記コマンドが要求するブロックが存在しない状況を示
している。

この場合には、第２のキャッシュメモリＣ２１のインス
トラクション部Ｉは、その下位のバスＢ２を介して当該
データのコピーを得る為のコマンドを出力しようとする
ことになる。しかし別のプロセッサＰ１２から出ている
コマンドにより既に下位ｐＨは下位バスＢ２が解放され
るのを待ち続ける必要がなくなる。そしてキャッシュメ
モリＣ２１のデータ部りからのデータの応答によりバス
Ｂｌｌが速やかに解放されることになる。

ノハスＢ２の解放を待っているプロセッサｐＨの処理効
率を低下させることのみならず、プロセッサＰＩ＋によ
り占有されている第１のバスＢｌ＋の解放を持っている
他のプロセッサにおける処理効率も低下させると云うこ
とになる。

これに対して第４図（ｂ）は本実施例において第４図（
ａ）と同様な状況で第２のキャッシュメモリＣ２１のイ
ンストラクション部Ｉにコマンドが要求するブロックが
存在しないが、当該キャッシュメモリＣ２１のデータ部
りに上記コマンドが要求するブロックが存在している場
合の状況を示している。

この場合には、プロセッサｐＨから出力された命令コー
ドフェッチのコマンドは第２のキャッシュメモリＣ２１
のデータ部りが持っていたデータを返してもらうことに
なる。この結果、プロセッサとなるので、プロセッサｐ
Ｈの処理効率を向上させることが可能となる。またこれ
によってバスＢｌｌをプロセッサｐＨが長時間に亘って
占有することがなくなるので、バスＢＬＩの解放を持っ
ている他のプロセッサにおける処理効率も低下させるこ
とがなくなると云う効果が期待される。

また第４図（ｅ）は従来例においてプロセッサｐＨから
出力された命令コードのフェッチのコマンドが第１のキ
ャッシュメモリＣｔｔにおいてミスし、更にその下位の
バスＢ１１を介して第２のキャッシュメモリＣ２＋に達
したが、そのインストラクション部Ｉにおいてもキャッ
シュミスした結果、従来と同様にして下位のバスＢ２を
介して当該キャッシュメモリＣ）■のデータ部りをアク
セスしている状況を示している。

このようにしてバスＢ２を使用すると、このとき別のプ
ロセッサＰ１２やＰＩ３からそれぞれ出力されているコ
マンドが第２のキャッシュメモリＣ２）。

Ｃ２３においてそれぞれキャッシュミスすると、これら
のプロセッサＰ１２やＰＬ３からのコマンドが下が掛か
る。従ってこのような状況下ではプロセッサＰ１２．Ｐ
Ｉ３から出力されたコマンドは比較的長い時間に亘って
待たされることになる。モしてこの間、キャッシュメモ
リＣ２’ｌ−、Ｃ２３の各上位バスＢ１２．Ｂ１３がそ
れぞれ占有されたままの状態となる。この結果、その待
ち時間はバスＢ１２やＢ１３ののデータ部りが持ってい
たデータを返してもらうこと、になる。この結果、キャ
ッシュメモリＣ２１はその下位バスＢ２を占有（使用）
することがなくなり、下位バスＢ２には他のプロセッサ
、例えばプロセッサＰ１２からのコマンドがブロードキ
ャストに出力されることになる。

つまり従来にあっては、プロセッサＰ１２からのコマン
ドにとって待ち時間として作用していたプロセラｆ　Ｐ
　１１からのコマンドによる下位バスＢ２の占有時間を
、この実施例では別のコマンドの処理に割り当てること
が可能となる。この結果、複数のプロセッサのそれぞれ
の処理効率の向上を図ることが可能となる。

このように実施例装置によれば、上位バスからのインス
トラクションフェッチのコマンドがミスキャッシュした
場合、そのコマンドにより指定されるブロックがデータ
部に存在する場合、このデータ部を参照して上記コマン
ドに対する応答を返すので、その下位バスを不本意に占
有することがなくなる。この結果、各階層のキャッシュ
メモリを結ぶバスをそれぞれ短時間に解放することか可
ではない。ここではキャッシュメモリを２階層に構成し
た実施例について説明したが、その階層数を更に増やす
ことも可能である。その他、本発明はその要旨を逸脱し
ない範囲で種々変形して実施することができる。

［発明の効果］ 以上詳述したように本発明によれば１階層構造を持つキ
ャッシュメモリ装置において、第２のキャッシュメモリ
の構成としてスプリットキャッシュ方式を採用した場合
のバストラフィックを効果的に軽減することができ、複
数のプロセッサからの要求に対する処理効率の大幅な向
上を図ることができるという実用上多大なる効果が奏せ
られる。

【図面の簡単な説明】

第１図は本発明に係るキャッシュメモリ装置における第
２のキャッシュメモリでの処理概念を示す図、第２図は
本発明の一実施例に係るキャッシュメモリ装置における
第２のキャッシュメモリの構成例を示す図、第３図は従
来例と実施例にお・　　ｔ ｊ用を模式的に示す図、第５図は階層構造化されたキャ
ッシュメモリ装置の概念を示す図、第６図はスプリット
キャッシュ方式を採用したキャッシュメモリ装置の階層
構造の概念を示す図、第７図はスプリットキャッシュ方
式を採用した従来装置におけるパストラフィックの状態
を示す図である。 Ｐ・・・プロセッサ、Ｃ１・・・第１のキャッシュメモ
リ装置、Ｂｌ・・・第１のバス、Ｃ２・・・第２のキャ
ッシュメモリ、Ｂ２・・・第２のバス、Ｍ・・・メイン
メモリ、　１・・・キャッシュメモリ装置本体、　２・
・・上位バス、　３・・・下位バス、　４・・・インス
トラクション部。 ５・・・データ部、　６・・・上位バスコントローラ、
　７・・・下位バスコントローラ。

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサのそれぞれに対応して設けられた第１
   のキャッシュメモリに第１のバスを介して第２のキャッ
   シュメモリを接続して構成された複数のクラスタと、こ
   れらの各クラスタの上記第２のキャッシュメモリに第２
   のバスを介して接続されたメインメモリとからなる階層
   構造を持つキャッシュメモリ装置において、 前記第２のキャッシュメモリは、データ部とインストラ
   クション部とを備え、バス・コマンドの種類に応じて上
   記データ部とインストラクション部のいずれかを参照す
   るに際し、第１のバスから与えられたインストラクショ
   ン・フェッチのコマンドにより要求されたブロックが前
   記インストラクション部に存在せず、当該ブロックが前
   記データ部に存在する時には、このデータ部を参照して
   前記第１のバスにデータを返す機能を備えたことを特徴
   とするキャッシュメモリ装置。