JP2023509334A - 特定のリクエストに対するコヒーレンス保護を拡張するキャッシュ・スヌーピング・モード - Google Patents

特定のリクエストに対するコヒーレンス保護を拡張するキャッシュ・スヌーピング・モード Download PDF

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Abstract

キャッシュ・メモリは、データ・アレイと、コヒーレンス状態情報を指定するデータ・アレイの内容のディレクトリと、データ・アレイおよびディレクトリの参照によりシステム・ファブリックからスヌーピングされた動作を処理するスヌーピング・ロジックと、を備える。スヌーピング・ロジックは、対象アドレスを指定する第１のフラッシュ／クリーン・メモリ・アクセス動作のリクエストをシステム・ファブリック上でスヌーピングすることに応答して、キャッシュ・メモリが対象アドレスのコヒーレンス所有権を有するか否かを判定する。キャッシュ・メモリが対象アドレスのコヒーレンス所有権を有するとの判定に基づいて、スヌーピング・ロジックは、リクエストに対応した後、レフェリー・モードを開始する。レフェリー・モードにおいて、スヌーピング・ロジックは、対象アドレスを指定する第２のフラッシュ／クリーン・メモリ・アクセス動作の最後まで、複数のプロセッサ・コアによる衝突メモリ・アクセス・リクエストに対して、対象アドレスにより識別されるメモリ・ブロックを保護する。

Description

本発明は、一般的にはデータ処理に関し、詳細には、システム・メモリをアップデートするフラッシュ／クリーン・メモリ・アクセス・リクエストに対するコヒーレンス保護（coherence protection）を拡張するキャッシュ・スヌーピング・モード（cache snooping mode）に関する。
従来のマルチプロセッサ（ＭＰ）コンピュータ・システム（サーバ・コンピュータ・システム等）は、通常１つまたは複数のアドレス、データ、および制御バスを含むシステム・インターコネクト（system interconnect）に複数の処理ユニットがすべて結合されている。システム・インターコネクトには、マルチプロセッサ・コンピュータ・システムにおける最下位レベルの共有メモリを表すとともに、すべての処理ユニットによる読み書きアクセスのため一般的にアクセス可能なシステム・メモリが結合されている。システム・メモリに存在する命令およびデータに対するアクセス・レイテンシを抑えるため、各処理ユニットは通常、それぞれのマルチレベル・キャッシュ階層によってさらにサポートされ、より低いレベルのキャッシュ階層が１つまたは複数のプロセッサ・コアにより共有され得る。
キャッシュ・メモリは一般的に、プロセッサがアクセスする可能性の高いメモリ・ブロックを一時的にバッファリングし、必要なデータおよび命令をシステム・メモリからロードすることによるアクセス・レイテンシを抑えて処理を高速化するために利用される。いくつかのＭＰシステムにおいて、キャッシュ階層には、少なくとも２つのレベルを含む。レベル１（Ｌ１）すなわち上位レベルのキャッシュは通例、特定のプロセッサ・コアと関連付けられたプライベート・キャッシュであり、ＭＰシステムにおける他のコアはアクセスできない。通常は、ロード命令またはストア命令等のメモリ・アクセス命令に応答して、プロセッサ・コアがまず、上位レベルのキャッシュのディレクトリにアクセスする。要求メモリ・ブロックが上位レベルのキャッシュに見つからない場合、プロセッサ・コアは続いて、要求メモリ・ブロックを求めて下位レベルのキャッシュ（たとえば、レベル２（Ｌ２）またはレベル３（Ｌ３）キャッシュ）にアクセスする。最下位レベルのキャッシュ（たとえば、Ｌ２またはＬ３）は、複数のプロセッサ・コアにより共有可能である。
複数のプロセッサ・コアが同じデータ・キャッシュ・ラインへの書き込みアクセスを要求する場合があり、変更されたキャッシュ・ラインはシステム・メモリと直ちには同期されないため、マルチプロセッサ・コンピュータ・システムのキャッシュ階層は通常、キャッシュ・コヒーレンス・プロトコル（cache coherency protocol）を実装して、システム・メモリの内容に関するプロセッサ・コアのさまざまな「ビュー」間で少なくとも最下位レベルのコヒーレンスを確保する。特に、キャッシュ・コヒーレンスでは、ハードウェア・スレッドがメモリ・ブロックのコピーにアクセスしてからメモリ・ブロックのアップデート・コピーにアクセスした後はメモリ・ブロックの旧コピーに再度アクセスできないようにすることが最低限必要である。
いくつかのＭＰシステムは、フラッシュおよびクリーン動作をサポートするが、これによって、書き込み権限を示すコヒーレンス状態（本明細書においては、「ＨＰＣ」状態と称する場合もある）のキャッシュ・ラインを含む一意のキャッシュ階層から、フラッシュまたはクリーン動作の対象アドレスと関連付けられた変更キャッシュ・ラインがコピーされ、存在する場合はシステム・メモリに戻される。クリーン動作の場合は、対象キャッシュ・ラインも無変更ＨＰＣコヒーレンス状態へと遷移する。フラッシュ動作の場合は、ＨＰＣ状態の対象キャッシュ・ラインが（変更の有無に関わらず、存在する場合は）無効コヒーレンス状態へと遷移する。フラッシュ動作ではさらに、ＭＰシステムのすべてのキャッシュ階層において、非ＨＰＣ状態の対象キャッシュ・ラインのその他任意の１つまたは複数のコピーを無効化する必要がある。この無効化は、ＨＰＣ状態の対象キャッシュ・ラインを有するキャッシュ（存在する場合）がその処理を完了した時点でも、完了しない場合がある。
スヌーピングに基づくコヒーレンス・プロトコルによってコヒーレンスを維持するＭＰシステムにおいては一般的に、ＭＰシステムのシステム・インターコネクト上でフラッシュまたはクリーン動作がブロードキャストされ、ＨＰＣ状態の対象キャッシュ・ラインを有するキャッシュがフラッシュまたはクリーン動作の処理を完了していない限り、Ｒｅｔｒｙコヒーレンス応答を受信する。このため、フラッシュまたはクリーン動作を開始するコヒーレンス・メンバー（coherence participant）は、ＨＰＣ状態の対象キャッシュ・ラインを有するキャッシュ（存在する場合）がそのフラッシュまたはクリーン動作の処理を完了する前に、フラッシュまたはクリーン動作を複数回にわたって再発行することを求められる場合がある。ＨＰＣ状態の対象キャッシュ・ラインを有していたキャッシュがフラッシュまたはクリーン動作の処理を完了し、ＨＰＣ状態（クリーン動作の場合は変更ＨＰＣ状態、フラッシュ動作の場合は変更または無変更ＨＰＣ状態）の対象キャッシュ・ラインの新コピーが未生成の場合、クリーン動作の後続の発行では、成功を示すコヒーレンス応答を受信し、フラッシュ動作の後続の発行では、成功を示すコヒーレンス応答（当該ラインのキャッシング・コピーが存在しない場合）または対象キャッシュ・ラインのその他任意の非ＨＰＣキャッシング・コピーを無効化する権限を開始コヒーレンス・メンバーに移譲するコヒーレンス応答を受信することになる。これらフラッシュ動作に関するいずれの場合も、フラッシュ動作は、対象キャッシュ・ラインのその他の１つまたは複数の非ＨＰＣコピーが開始コヒーレンス・メンバーによって（たとえば、ｋｉｌｌ動作の発行によって）無効化されると、フラッシュ動作の完全な終了または今後の終了の意味において、「成功」と考えられる。ただし、クリーンまたはフラッシュ動作の後続の発行に先立って、別のコヒーレンス・メンバーが関連するＨＰＣ状態（すなわち、クリーン動作の場合は変更ＨＰＣ状態、フラッシュ動作の場合は変更または無変更ＨＰＣ状態）の対象キャッシュ・ラインの新コピーを生成する場合は、フラッシュまたはクリーン動作の後続の再発行が再び試行され、ＨＰＣ状態の対象キャッシュ・ラインの新コピーの処理が必要となることから、フラッシュまたはクリーン動作の成功裏の完了が遅延する。この遅延は、フラッシュまたはクリーン動作の対象キャッシュ・ラインの新ＨＰＣコピーの生成の継続によって、さらに深刻となり得る。
少なくとも１つの実施形態においては、フラッシュまたはクリーン動作の対象キャッシュ・ラインに対する保護を提供する指定のコヒーレンス・メンバーを通じて、他のコヒーレンス・メンバーによる競合アクセスから、対象キャッシュ・ラインが保護される。
少なくとも１つの実施形態において、キャッシュ・メモリは、データ・アレイと、コヒーレンス状態情報を指定するデータ・アレイの内容のディレクトリと、データ・アレイおよびディレクトリの参照によりシステム・ファブリック（system fabric）からスヌーピングされた動作を処理するスヌーピング・ロジック（snoop logic）と、を備える。スヌーピング・ロジックは、対象アドレスを指定する第１のフラッシュ／クリーン・メモリ・アクセス動作のリクエストをシステム・ファブリック上でスヌーピングすることに応答して、キャッシュ・メモリが対象アドレスのコヒーレンス所有権（coherence ownership）を有するか否かを判定する。キャッシュ・メモリが対象アドレスのコヒーレンス所有権を有するとの判定に基づいて、スヌーピング・ロジックは、リクエストに対応した後、レフェリー・モード（referee mode）を開始する。レフェリー・モードにおいて、スヌーピング・ロジックは、同じ対象アドレスを指定する第２のフラッシュ／クリーン・メモリ・アクセス動作がスヌーピングされ、承認され、成功裏に完了となるまで、複数のプロセッサ・コアによる衝突メモリ・アクセス・リクエストに対して、対象アドレスにより識別されるメモリ・ブロックを保護する。その結果、他のキャッシュは、第１および第２のフラッシュ／クリーン・メモリ・アクセス動作間に対象キャッシュ・ラインのコヒーレンス所有権を得られないため、要求されたフラッシュまたはクリーンの完了の潜在的な遅延の原因が排除される。
以下、添付の図面を参照して、本発明の実施形態を説明するが、これらは一例に過ぎない。
一実施形態に係る、例示的なデータ処理システムのハイレベル・ブロック図である。 一実施形態に係る、例示的な処理ユニットのより詳細なブロック図である。 一実施形態に係る、下位レベルのキャッシュの詳細なブロック図である。 一実施形態に係る、プロセッサ・メモリ・アクセス動作の例示的なタイミング図である。 一実施形態に係る、処理ユニットがフラッシュ／クリーン・メモリ・アクセス動作を実行する例示的なプロセスのハイレベル論理フローチャートである。 一実施形態に係る、スヌーピングされたフラッシュまたはクリーン・タイプ・リクエストの対象キャッシュ・ラインのコヒーレンス所有権を有するキャッシュがリクエストを取り扱う例示的なプロセスのハイレベル論理フローチャートである。 一実施形態に係る、例示的なフラッシュ／クリーン・メモリ・アクセス動作のタイミング図である。 一実施形態に係る、スヌーピングされたフラッシュ・タイプ・リクエストの対象キャッシュの非ＨＰＣ共有コピーを有するキャッシュがリクエストを取り扱う例示的なプロセスのハイレベル論理フローチャートである。 設計プロセスを示したデータ・フロー図である。
ここで図面を参照するが、これらの図面全体を通して、同じ参照番号は、同一の対応する部分を表す。特に、図１を参照して、この図は、一実施形態に係る、例示的なデータ処理システム１００を示したハイレベル・ブロック図である。図示の実施形態において、データ処理システム１００は、データおよび命令を処理する複数の処理ノード１０２を具備するキャッシュ・コヒーレント・マルチプロセッサ（ＭＰ）データ処理システムである。処理ノード１０２は、アドレス、データ、および制御情報を搬送するシステム・インターコネクト１１０に結合されている。システム・インターコネクト１１０は、たとえばバス式インターコネクト、スイッチ式インターコネクト、またはハイブリッド・インターコネクトとして実装されていてもよい。
図示の実施形態において、各処理ノード１０２は、好適には集積回路としてそれぞれ実現された４つの処理ユニット１０４を含むマルチチップ・モジュール（ＭＣＭ）として実現されている。各処理ノード１０２内の処理ユニット１０４は、システム・インターコネクト１１０と同様に、たとえば１つまたは複数のバスまたはスイッチあるいはその両方により実現され得るローカル・インターコネクト１１４によって、相互およびシステム・インターコネクト１１０と連通するように結合されている。システム・インターコネクト１１０およびローカル・インターコネクト１１４が一体となって、システム・ファブリックを構成する。
図２を参照して以下により詳しく説明する通り、処理ユニット１０４はそれぞれ、ローカル・インターコネクト１１４に結合されて各システム・メモリ１０８へのインターフェースを提供するメモリ・コントローラ１０６を具備する。システム・メモリ１０８に存在するデータおよび命令は一般的に、データ処理システム１００内の如何なる処理ノード１０２の如何なる処理ユニット１０４中のプロセッサ・コアによってもアクセス、キャッシング、および変更可能である。したがって、データ処理システム１００の分散共有メモリ・システムにおいては、システム・メモリ１０８が最下位レベルのメモリ・ストレージを構成する。代替実施形態においては、ローカル・インターコネクト１１４ではなくシステム・インターコネクト１１０に１つまたは複数のメモリ・コントローラ１０６（および、システム・メモリ１０８）を結合可能である。
当業者には当然のことながら、図１のＭＰデータ処理システム１００は、インターコネクト・ブリッジ、不揮発性ストレージ、ネットワーク接続ポート、または付属機器等、図示しない多くの付加的な構成要素を具備し得る。これらの付加的な構成要素は、記載の実施形態の理解に必要ないため、図１に示すことも、以下で詳しく論じることもない。ただし、本明細書に記載の改良は、多様なアーキテクチャのデータ処理システムに適用可能であり、図１に示す一般のデータ処理システム・アーキテクチャに限定されるものではないことが了解されるものとする。
ここで図２を参照して、この図は、一実施形態に係る、例示的な処理ユニット１０４のより詳細なブロック図である。図示の実施形態において、各処理ユニット１０４は、命令およびデータを処理する複数のプロセッサ・コア２００を具備する集積回路である。各プロセッサ・コア２００は、メモリ・ブロックへのアクセスの要求またはメモリ・ブロックへのアクセスのリクエストの生成を行うメモリ・アクセス命令を実行するＬＳＵ２０２等、命令を実行する１つまたは複数の実行ユニットを具備する。少なくともいくつかの実施形態において、各プロセッサ・コア２００は、複数のハードウェア実行スレッドを同時に独立して実行可能である。
各プロセッサ・コア２００の動作は、統合メモリ・コントローラ１０６を介してアクセスされる共有システム・メモリ１０８を最下位レベルに有するマルチレベル・メモリ階層によりサポートされている。メモリ階層は、その上位レベルにおいて、１つまたは複数のキャッシュ・メモリ・レベルを含み、図示の実施形態においては、各プロセッサ・コア２００内でそれ専用のストアスルー・レベル１（Ｌ１）キャッシュ２２６と、各プロセッサ・コア２００それぞれのストアイン・レベル２（Ｌ２）キャッシュ２３０と、を含む。キャッシング可能なアドレスに対する同時複数のメモリ・アクセス・リクエストを効率的に取り扱うため、いくつかの実施形態において、各Ｌ２キャッシュ２３０は、一組の実メモリ・アドレスそれぞれに対するメモリ・アクセス・リクエストをそれぞれ取り扱う複数のＬ２キャッシュ・スライスにより実現可能である。
図示のキャッシュ階層にはキャッシュ・レベルを２つしか含まないが、当業者には当然のことながら、代替実施形態においては、オンチップまたはオフチップのインラインまたはルックアサイド・キャッシュの付加的なレベル（たとえば、Ｌ３、Ｌ４等）を含み、これらは、キャッシュの上位レベルの内容を完全に含んでいてもよいし、一部を含んでいてもよいし、含んでいなくてもよい。
引き続き図２を参照して、各処理ユニット１０４は、ローカル・インターコネクト１１４およびシステム・インターコネクト１１０上の動作フローの制御に関与する統合・分散ファブリック・コントローラ２１６と、選択されたキャッシュ・コヒーレンス・プロトコルにおいて利用され、メモリ・アクセス・リクエストに対するコヒーレンス応答を決定する応答ロジック２１８と、をさらに具備する。
動作時、プロセッサ・コア２００により実行中のハードウェア・スレッドが指定のメモリ・アクセス動作の実行を要求するメモリ・アクセス命令を含む場合、ＬＳＵ２０２は、このメモリ・アクセス命令を実行して、アクセスする対象実アドレスを決定する。実行プロセッサ・コア２００のＬ１キャッシュ２２６の参照により要求メモリ・アクセスが完全に実行され得ない場合、プロセッサ・コア２００は、たとえばリクエスト・タイプおよび対象実アドレスを少なくとも含むメモリ・アクセス・リクエストを生成し、その関連するＬ２キャッシュ２３０に発行して処理する。
ここで図３を参照して、この図は、一実施形態に係る、Ｌ２キャッシュ２３０の例示的な一実施形態のより詳細なブロック図である。図３に示すように、Ｌ２キャッシュ２３０は、キャッシュ・アレイ３０２と、キャッシュ・アレイ３０２の内容のディレクトリ３０８と、を具備する。キャッシュ・アレイ３０２およびディレクトリ３０８が従来のようにセットアソシアティブであるものと仮定すれば、システム・メモリ（実）アドレス内の所定のインデックス・ビットを利用して、システム・メモリ１０８中のメモリ・ロケーションがキャッシュ・アレイ３０２内の特定の一致クラスにマッピングされる。キャッシュ・アレイ３０２のキャッシュ・ライン内に格納された特定のメモリ・ブロックは、キャッシュ・ラインごとにディレクトリ・エントリを１つずつ含むキャッシュ・ディレクトリ３０８に記録される。図３には明示していないものの、当業者であれば、キャッシュ・ディレクトリ３０８中の各ディレクトリ・エントリがさまざまなフィールド（たとえば、キャッシュ・アレイ３０２の対応するキャッシュ・ラインに保持されたメモリ・ブロックの実アドレスを識別するタグ・フィールド、キャッシュ・ラインのコヒーレンス状態を示す状態フィールド、同じ一致クラス中の他のキャッシュ・ラインに対するキャッシュ・ラインの交換順序を示すＬＲＵ（Least Recently Used）フィールド、およびメモリ・ブロックが関連するＬ１キャッシュ２２６に保持されているかを示す包含性フィールド）を含むことが了解されよう。
Ｌ２キャッシュ２３０は、関連するプロセッサ・コア２００から受信されたメモリ・アクセス・リクエストを独立して同時に処理する複数（たとえば、１６個）のＲｅａｄ－Ｃｌａｉｍ（ＲＣ）マシン３１２ａ～３１２ｎを具備する。また、関連するプロセッサ・コア２００以外のプロセッサ・コア２００に由来するリモート・メモリ・アクセス・リクエストに対応するため、Ｌ２キャッシュ２３０は、複数のスヌーピング（ＳＮ）マシン３１１ａ～３１１ｍを具備する。各ＳＮマシン３１１は、ローカル・インターコネクト１１４から「スヌーピング」されたリモート・メモリ・アクセス・リクエストを独立して同時に取り扱うことができる。当然のことながら、ＲＣマシン３１２がメモリ・アクセス・リクエストに対応するには、キャッシュ・アレイ３０２内のメモリ・ブロックの交換または無効化が必要となり得る。したがって、Ｌ２キャッシュ２３０は、キャッシュ・アレイ３０２からのメモリ・ブロックの除去および書き戻しを管理するＣＯ（castout）マシン３１０を具備する。
Ｌ２キャッシュ２３０は、マルチプレクサＭ１、Ｍ２を制御して、関連するプロセッサ・コア２００から受信されたローカル・メモリ・アクセス・リクエストおよびローカル・インターコネクト１１４上でスヌーピングされたリモート・リクエストの処理を順序付けるアービタ（arbiter）３０５をさらに具備する。メモリ・アクセス・リクエストは、アービタ３０５により実装されたアービトレーション・ポリシー（arbitration policy）に従ってディスパッチ・ロジック３０６に転送され、ディスパッチ・ロジックは、所与のサイクル数にわたってディレクトリ３０８およびキャッシュ・アレイ３０２に関するメモリ・アクセス・リクエストを処理する。
また、Ｌ２キャッシュ２３０は、キャッシュ・アレイ３０２に挿入されるデータおよびキャッシュ・アレイ３０２から除去されるデータをそれぞれバッファリングするＲＣキュー（ＲＣＱ）３２０およびＣＰＩ（castout push intervention）キュー３１８を具備する。ＲＣＱ３２０は、ディスパッチされた各ＲＣマシン３１２が指定のバッファ・エントリのみからデータを読み出すように、ＲＣマシン３１２のうちの特定の１つにそれぞれ個別に対応する多くのバッファ・エントリを含む。同様に、ＣＰＩキュー３１８は、ディスパッチされた各ＣＯマシン３１０および各スヌーパ３１１がそれぞれ指定のＣＰＩバッファ・エントリのみからデータを読み出すように、ＣＯマシン３１０およびＳＮマシン３１１のうちの１つにそれぞれ個別に対応する多くのバッファ・エントリを含む。
また、各ＲＣマシン３１２には、キャッシュ・アレイ３０２から読み出されたメモリ・ブロックまたはリロード・バス３２３を介してローカル・インターコネクト１１４から受信されたメモリ・ブロックあるいはその両方をバッファリングする複数のＲＣデータ（ＲＣＤＡＴ）バッファ３２２のうちの１つずつが割り当てられている。各ＲＣマシン３１２に割り当てられたＲＣＤＡＴバッファ３２２は、関連するＲＣマシン３１２が対応可能なメモリ・アクセス・リクエストに対応する接続および機能で構成されているのが好ましい。ＲＣＤＡＴバッファ３２２には、アービタ３０５により生成された図示しない選択信号に応答して、入力からデータ・バイトを選択してＲＣＤＡＴバッファ３２２にバッファリングするストア・データ・マルチプレクサＭ４が関連付けられている。
動作時は、ストア・キュー（ＳＴＱ）３０４内の関連するプロセッサ・コア２００から、リクエスト・タイプ（ｔｔｙｐｅ）、対象実アドレス、およびストア・データを含むプロセッサ・ストア・リクエストが受信される。ストア・データは、ＳＴＱ３０４からデータ・パス３２４を介してストア・データ・マルチプレクサＭ４に伝送され、ストア・タイプおよび対象アドレスがマルチプレクサＭ１に受け渡される。また、マルチプレクサＭ１は、入力として、プロセッサ・コア２００からプロセッサ・ロード・リクエストを受信するとともに、ＲＣマシン３１２からディレクトリ書き込みリクエストを受信する。アービタ３０５により生成された図示しない選択信号に応答して、マルチプレクサＭ１は、その入力リクエストのうちの１つを選択してマルチプレクサＭ２に転送する。マルチプレクサＭ２は、リモート・リクエスト・パス３２６を介してローカル・インターコネクト１１４から受信されたリモート・リクエストを入力としてさらに受信する。アービタ３０５は、処理するローカルおよびリモート・メモリ・アクセス・リクエストをスケジューリングし、このスケジューリングに基づいて、一連の選択信号３２８を生成する。アービタ３０５により生成された選択信号３２８に応答して、マルチプレクサＭ２は、次に処理するメモリ・アクセス・リクエストとして、マルチプレクサＭ１から受信されたローカル・リクエストまたはローカル・インターコネクト１１４からスヌーピングされたリモート・リクエストを選択する。
ここで図４を参照して、この図は、図１のデータ処理システム１００のシステム・ファブリック上の例示的な動作の時空間図である。このような動作の多くは、任意所与の時間にシステム・ファブリック上で実行され、動作シナリオによっては、これらの同時動作のうちの複数が衝突対象アドレスを指定し得ることが了解されるものとする。
動作は、マスター４００（たとえば、Ｌ２キャッシュ２３０のＲＣマシン３１２）がシステム・ファブリック上でリクエスト４０２を発行する要求段階４５０で開始となる。リクエスト４０２は、所望のアクセスのタイプを示すリクエスト・タイプと、当該リクエストがアクセスするリソースを示すリソース識別子（たとえば、実アドレス）と、を少なくとも含むのが好ましい。リクエストとしては、以下の表Ｉに示すものが好ましい。
Figure 2023509334000002
リクエスト４０２は、データ処理システム１００に分布したスヌーパ４０４ａ～４０４ｎ（たとえば、Ｌ２キャッシュ２３０のＳＮマシン３１１ａ～３１１ｍおよびメモリ・コントローラ１０６中の図示しないスヌーパ）により受信される。読み出しタイプ・リクエストの場合、リクエスト４０２のマスター４００と同じＬ２キャッシュ２３０中のＳＮマシン３１１は、リクエスト４０２のスヌーピングを行わない（すなわち、一般的には自己スヌーピングが存在しない）。これは、処理ユニット１０４が内部で読み出しタイプ・リクエスト４０２に対応できない場合にのみ、リクエスト４０２がシステム・ファブリック上で伝送されるためである。ただし、フラッシュ／クリーン・リクエスト（たとえば、表Ｉに記載のＤＣＢＦ、ＤＣＢＳＴ、ＡＭＯリクエスト）等、他のタイプのリクエスト４０２の場合、リクエスト４０２のマスター４００と同じＬ２キャッシュ２３０中のＳＮマシン３１１は、リクエスト４０２の自己スヌーピングを行う。
動作は、部分応答段階４５５で継続する。部分応答段階４５５において、リクエスト４０２を受信・処理するスヌーパ４０４はそれぞれ、少なくとも当該スヌーパ４０４のリクエスト４０２に対する応答を表す部分応答（「Ｐｒｅｓｐ」）４０６をそれぞれ提供する。統合メモリ・コントローラ１０６内のスヌーパ４０４は、たとえば当該スヌーパ４０４がリクエスト・アドレスに関与するか、および、リクエストへの対応に現時点で利用可能なリソースを有するかに基づいて、提供する部分応答４０６を決定する。Ｌ２キャッシュ２３０のスヌーパ４０４は、たとえばそのＬ２キャッシュ・ディレクトリ３０８の可用性、リクエストを取り扱うスヌーパ４０４内のスヌーピング・ロジック・インスタンス３１１の可用性、およびＬ２キャッシュ・ディレクトリ３０８中のリクエスト・アドレスと関連付けられたコヒーレンス状態（存在する場合）に基づいて、その部分応答４０６を決定するようにしてもよい。
動作は、組み合わせ応答段階４６０で継続する。組み合わせ応答段階４６０においては、応答ロジック２１８の１つまたは複数のインスタンスによって、スヌーパ４０４の部分応答４０６が段階的または同時に、論理的に組み合わされることにより、リクエスト４０２に対するシステム全体の組み合わせ応答（「Ｃｒｅｓｐ」）４１０が決定される。本明細書の以下で想定する好適な一実施形態において、組み合わせ応答４１０の生成に関与する応答ロジック２１８のインスタンスは、リクエスト４０２を発行したマスター４００を含む処理ユニット４００に配置される。応答ロジック２１８は、システム・ファブリックを介して組み合わせ応答４１０をマスター４００およびスヌーパ４０４に提供することにより、リクエスト４０２に対するシステム全体の応答（たとえば、Ｓｕｃｃｅｓｓ、Ｒｅｔｒｙ等）を示す。Ｃｒｅｓｐ４１０は、リクエスト４０２の成功を示す場合、たとえば要求メモリ・ブロックに対するデータ・ソース（必要に応じて）と、要求メモリ・ブロックがマスター４００によってキャッシングされるコヒーレンス状態（必要に応じて）と、１つまたは複数のＬ２キャッシュ２３０における要求メモリ・ブロックのキャッシング・コピーを無効化する「一掃」動作が必要であるか否か（必要に応じて）と、を示し得る。
組み合わせ応答４１０の受信に応答して、マスター４００およびスヌーパ４０４のうちの１つまたは複数が通常、１つまたは複数の動作を実行して、リクエスト４０２に対応する。これらの動作には、マスター４００へのデータの供給、１つまたは複数のＬ２キャッシュ２３０にキャッシングされたデータのコヒーレンス状態の無効化あるいはアップデート、ｃａｓｔｏｕｔ動作の実行、システム・メモリ１０８へのデータの書き戻し等を含んでいてもよい。リクエスト４０２が必要とする場合は、応答ロジック２１８による組み合わせ応答４１０の生成の前または後に、要求または対象メモリ・ブロックがマスター４００またはスヌーパ４０４のうちの１つに伝送されるようになっていてもよいし、要求または対象メモリ・ブロックがマスター４００またはスヌーパ４０４のうちの１つから伝送されるようになっていてもよい。
以下の説明においては、スヌーパ４０４がリクエスト４０２により指定されるリクエスト・アドレスに関する最高コヒーレンス点（ＨＰＣ）であるか、最低コヒーレンス点（ＬＰＣ）であるか、いずれでもないかに関して、リクエスト４０２に対するスヌーパ４０４の部分応答４０６と、リクエスト４０２またはその組み合わせ応答４１０あるいはその両方に応答してスヌーパ４０４が実行する動作と、を説明する。本明細書においては、メモリ・ブロックの最終的なレポジトリとして機能するメモリ・デバイスまたはＩ／Ｏデバイスとして、ＬＰＣを規定する。メモリ・ブロックのコピーを有するキャッシング・メンバーが存在しない場合、ＬＰＣは、当該メモリ・ブロックの画像のみを有する。メモリ・ブロックに対するＨＰＣキャッシング・メンバーが存在しない場合、ＬＰＣは、メモリ・ブロックの変更要求の許可または拒否の権限のみを有する。また、ＬＰＣは、ＬＰＣデータが最新で、データを提供可能なキャッシング・メンバーが存在しない場合、メモリ・ブロックの読み取り要求または変更要求に対してデータを提供する。キャッシング・メンバーがデータのより新しいコピーを有するももの、リクエストに提供できない場合は、ＬＰＣが状態データを提供しないため、リクエストが再試行される。図１～３に示すデータ処理システム１００の実施形態における代表的な要求に対して、ＬＰＣは、参照メモリ・ブロックを有するシステム・メモリ１０８のためのメモリ・コントローラ１０６となる。
本明細書においては、メモリ・ブロックの真の画像（ＬＰＣにおいて対応するメモリ・ブロックと一致していてもよいし、一致していなくてもよい）をキャッシングし、メモリ・ブロックの変更要求の許可または拒否の権限を有する一意識別デバイスとして、ＨＰＣを規定する。また、説明上、ＨＰＣは（そのコピーがＬＰＣの背後のメイン・メモリと一致していても）、メモリ・ブロックの任意の読み取り要求または変更要求に応答して、メモリ・ブロックのコピーを要求側に提供する（キャッシュ間移動がＬＰＣ－キャッシュ間移動よりも高速である）。このため、データ処理システムの実施形態における代表的なリクエストの場合、ＨＰＣが存在すれば、それがＬ２キャッシュ２３０となる。メモリ・ブロックのＨＰＣの指定には他のインジケータも利用可能であるが、好適な一実施形態においては、Ｌ２キャッシュ２３０のＬ２キャッシュ・ディレクトリ３０８内の選択キャッシュ・コヒーレンス状態を利用して、メモリ・ブロックのＨＰＣを指定する（存在する場合）。好適な一実施形態において、コヒーレンス・プロトコル内のコヒーレンス状態は、（１）キャッシュがメモリ・ブロックのＨＰＣであるかの指標のほか、（２）キャッシング・コピーが一意であるか（すなわち、システム全体で唯一のキャッシング・コピーであるか）、（３）動作のフェーズに対して、キャッシュがメモリ・ブロックのコピーをメモリ・ブロックのリクエストのマスターに提供可能であるか、および、どのタイミングで提供可能であるか、（４）メモリ・ブロックのキャッシング画像がＬＰＣ（システム・メモリ）において対応メモリ・ブロックと一致するか、を提供する。これら４つの属性は、たとえば周知のＭＥＳＩ（Modified, Exclusive, Shared, Invalid）プロトコルの例示的な一変形として表現可能であり、以下の表ＩＩにまとめる。コヒーレンス・プロトコルに関するその他の情報については、たとえば米国特許第７，３８９，３８８号に見られるが、これを本明細書に援用する。
Figure 2023509334000003
上表ＩＩで注目すべきは、Ｔ、Ｔｅ、ＳＬ、Ｓの各状態であり、これらはすべて、キャッシュ・メモリによってこれらの状態のいずれかに保持されたキャッシュ・ラインのコピーを別のキャッシュ・メモリが同時に有し得る点において、「共有」コヒーレンス状態である。状態ＴまたはＴｅは、それぞれが状態ＭおよびＭｅのうちの１つに関連するキャッシュ・ラインを有し、関連するキャッシュ・ラインのクエリ限定コピーを別のキャッシュ・メモリに供給していたＨＰＣキャッシュ・メモリを識別する。コヒーレンス状態ＴまたはＴｅのキャッシュ・ラインを有するキャッシュ・メモリは、ＨＰＣとして、キャッシュ・ラインを変更する権限またはこのような権限を別のキャッシュ・メモリに与える権限を有する。状態Ｔｘ（たとえば、ＴまたはＴｅ）のキャッシュ・ラインを有するキャッシュ・メモリは、状態ＳＬのキャッシュ・ラインを有するキャッシュ・メモリが（Ｃｒｅｓｐ前の）データ・ソースとして機能するように利用できない場合のみ、別のキャッシュ・メモリへのクエリ限定コピーを供給する点において、当該キャッシュ・ラインのクエリ限定コピーのための（Ｃｒｅｓｐ後の）最後の手段のキャッシュ・データ・ソースとして機能する。
状態ＳＬは、コヒーレンス状態Ｔのキャッシュ・メモリからキャッシュ・ラインのクエリ限定コピーをキャッシュ・メモリが受信したことに応答して、このキャッシュ・メモリに形成される。状態ＳＬはＨＰＣコヒーレンス状態ではないが、状態ＳＬのキャッシュ・ラインを有するキャッシュ・メモリは、当該キャッシュ・ラインのクエリ限定コピーを別のキャッシュ・メモリに供給可能であり、Ｃｒｅｓｐの受信に先立って、これを実行可能である。キャッシュ・ラインのクエリ限定コピーを別のキャッシュ・メモリ（状態ＳＬを想定）に供給することに応答して、キャッシュ・ラインのクエリ限定コピーを供給するキャッシュ・メモリは、キャッシュ・ラインに対するコヒーレンス状態をＳＬからＳにアップデートする。このように、コヒーレンス状態ＳＬの実装によって、高頻度にクエリがあるキャッシュ・ラインの多くのクエリ限定コピーがマルチプロセッサ・データ処理システム全体で生成されるため、これらのキャッシュ・ラインへのクエリ限定アクセスのレイテンシが抑えられて都合が良い。
図４を再び参照して、リクエスト４０２で参照されるメモリ・ブロックのＨＰＣ（存在する場合）、またはＨＰＣが存在しない場合、メモリ・ブロックのＬＰＣは、リクエスト４０２に応答して、メモリ・ブロックのコヒーレンス所有権の移動の保護を必要に応じて担うのが好ましい。図４に示す例示的なシナリオにおいて、リクエスト４０２のリクエスト・アドレスにより指定されるメモリ・ブロックのＨＰＣ（または、ＨＰＣがない場合はＬＰＣ）におけるスヌーパ４０４ｎは、スヌーパ４０４ｎがその部分応答４０６を決定した時点からスヌーパ３０４ｎが組み合わせ応答４１０を受信するまで延びる保護ウィンドウ４１２ａおよびスヌーパ４０４ｎによる組み合わせ応答４１０の受信を越えてプログラム可能な時間を延長する後続のウィンドウ延長４１２ｂにおいて、要求メモリ・ブロックのコヒーレンス所有権のマスター４００への移動を保護する。保護ウィンドウ４１２ａおよびウィンドウ延長４１２ｂの間、スヌーパ４０４ｎは、所有権がマスター４００へと成功裏に移動するまで、他のマスターによる所有権の取得を防止する同じリクエスト・アドレスを指定する他の要求に対する部分応答４０６（たとえば、Ｒｅｔｒｙ部分応答）の提供によって、所有権の移動を保護する。マスター４００は同様に、保護ウィンドウ４１３を開始して、組み合わせ応答４１０の受信後のリクエスト４０２において要求されるメモリ・ブロックのコヒーレンス所有権を保護する。
スヌーパ４０４はすべて、上述のＣＰＵおよびＩ／Ｏ要求を取り扱うリソースが限られているため、複数の異なるレベルのＰｒｅｓｐおよび対応するＣｒｅｓｐが可能である。たとえば、要求メモリ・ブロックに関与するメモリ・コントローラ１０６内のスヌーパは、リクエストの取り扱いに利用可能なキューを有する場合、リクエストに対するＬＰＣとして機能できることを示す部分応答で応答するようにしてもよい。一方、スヌーパは、リクエストの取り扱いに利用可能なキューを持たない場合、それがメモリ・ブロックのＬＰＣであるものの、現時点ではリクエストに対応できないことを示す部分応答で応答するようにしてもよい。同様に、Ｌ２キャッシュ２３０中のスヌーパ３１１は、リクエストを取り扱うため、スヌーピング・ロジックの利用可能なインスタンスおよびＬ２キャッシュ・ディレクトリ４０６へのアクセスを必要とする場合がある。これらのリソースの一方（または、両方）にアクセスできない場合は、所要リソースが存在しないためにリクエストに対応できないことを示す部分応答（および、対応するＣｒｅｓｐ）となる。
上述のように、スヌーピングに基づくコヒーレンス・プロトコルを実装したシステムにおいて、フラッシュ動作（たとえば、ＤＣＢＦおよびＡＭＯ）ならびにクリーン動作（たとえば、ＤＣＢＳＴ）は、好ましくＨＰＣ状態（存在する場合）の対象キャッシュ・ラインを含むキャッシュ階層において終了となるフラッシュ／クリーン動作と最終的な成功裏のフラッシュ／クリーン・リクエストを開始するフラッシュ／クリーン・リクエストのマスターとの間の脆弱性ウィンドウにおいて順行性の懸念に直面する可能性がある。図５～図８を参照して以下に詳しく説明する通り、これら順行性の懸念は、対象キャッシュ・ラインのコヒーレンス所有権を有するコヒーレンス・メンバー（すなわち、ＨＰＣ）が対象キャッシュ・ラインの保護ウィンドウを延長することによって対処可能である。
ここで図５を参照して、この図は、一実施形態に係る、処理ユニット１０４のマスター４００（たとえば、ＲＣマシン３１２）がフラッシュまたはクリーン・タイプのメモリ・アクセス動作を実行する例示的なプロセスのハイレベル論理フローチャートである。上述の通り、衝突する可能性のある対象アドレスに対して、任意数のマスターがそれぞれのフラッシュ／クリーン・メモリ・アクセス動作を同時に実行するようにしてもよい。その結果、データ処理システム１００においては、図５に示すプロセスの複数のインスタンスが時間的に重なって実行されるようになっていてもよい。
図５のプロセスは、ブロック５００で開始となった後、ブロック５０２に進むが、これは、マスター４００がデータ処理システム１００のシステム・ファブリック上で、メモリ・アクセス動作のリクエスト４０２を発行することを示す。少なくともいくつかの実施形態において、Ｌ２キャッシュ２３０のＲＣマシン３１２等のマスター４００は、ＬＳＵ２０２による対応する命令の実行に基づいて、関連するプロセッサ・コア２００からメモリ・アクセス・リクエストを受信したことに応答して、リクエスト４０２を発行する。上記実施形態において、リクエスト４０２は、複数のクラスまたはタイプの動作（本明細書においては、フラッシュ／クリーン（ＦＣ）動作と総称する）のうちの１つに属するメモリ・アクセス動作を開始する。これらのＦＣ動作には、表Ｉにて参照される動作ＤＣＢＦ、ＤＣＢＳＴ、およびＡＭＯを含むが、これらはすべて、対象メモリ・ブロックの任意の変更キャッシング・コピーを関連するシステム・メモリ１０８に書き戻す必要があるストレージ変更動作である。
図４に関する先行記述で明らかとなったように、マスター４００のＦＣリクエスト４０２は、データ処理システム１００内に分布したＬ２キャッシュ２３０およびメモリ・コントローラ１０６によって、システム・ファブリック上で受信される。ＦＣリクエスト４０２の受信に応答して、これらさまざまなスヌーパ４０４は、それぞれの部分応答４０６を生成して、応答ロジック２１８の関連するインスタンスに伝達する。例示的な一実施形態において、Ｌ２キャッシュ２３０は、（１）重量（heavyweight）Ｒｅｔｒｙ、（２）軽量（lightweight）Ｒｅｔｒｙ、または（３）Ｎｕｌｌといった３つのＰｒｅｓｐのうちの１つでＦＣリクエスト４０２のスヌーピングに応答する。重量Ｒｅｔｒｙ Ｐｒｅｓｐは、現時点でそのディレクトリ３０８中のＦＣリクエスト４０２の対象アドレスのコヒーレンス状態にアクセスできないＬ２キャッシュ２３０により提供される。また、重量Ｒｅｔｒｙ Ｐｒｅｓｐは、そのディレクトリ３０８中のコヒーレンス状態により対象アドレスのＨＰＣとして指定されたものの、この時点ではＦＣリクエスト４０２に応答できないＬ２キャッシュ２３０または現時点で対象キャッシュ・ラインのリクエストの処理に忙しいＬ２キャッシュ２３０により提供される。
軽量Ｒｅｔｒｙ Ｐｒｅｓｐは、ディレクトリ３０８がアクセス可能であるとともに対象アドレスに対して状態ＳＬおよびＳのいずれかを示し、（１）対象アドレスに対する別の衝突リクエストを現時点で処理しているか、（２）ＳＮマシン３１１をディスパッチできず、対象アドレスに対してＳＮマシン３１１が現時点でアクティブではないか、または（３）ＳＮマシン３１１をディスパッチしてＦＣリクエスト４０２を処理済みであるＬ２キャッシュ２３０によって提供される。
当然のことながら、Ｌ２キャッシュ２３０は、所与の対象アドレスに対するリクエストを処理するアクティブなＳＮマシン３１１を有する全期間において、リクエストが最初にスヌーピングされた際の対象アドレスと関連付けられたコヒーレンス状態に基づいて、重量Ｒｅｔｒｙ Ｐｒｅｓｐまたは軽量Ｒｅｔｒｙ Ｐｒｅｓｐを提供することになる。ダーティＨＰＣコヒーレンス状態（たとえば、ＭまたはＴ）のＦＣリクエスト４０２の対象アドレスを有するＬ２キャッシュ２３０が実行する特定の動作については、図６を参照して以下に詳しく説明する。共有コヒーレンス状態（たとえば、Ｔｅ、ＳＬ、またはＳ）のフラッシュ・リクエストの対象アドレスを有するＬ２キャッシュ２３０が実行する動作については、図８を参照して以下に詳しく説明する。
ＦＣリクエスト４０２のスヌーピングに応答して、対象アドレスに関与しない（すなわち、ＬＰＣではない）メモリ・コントローラ１０６は、Ｐｒｅｓｐを提供しない（または、Ｎｕｌｌ Ｐｒｅｓｐを提供する）。ＦＣリクエスト４０２の対象アドレスに対するＬＰＣメモリ・コントローラであるメモリ・コントローラ１０６は、リソースの制約または同じアドレスを指定する別のメモリ・アクセス・リクエストに対応済みであることによりＦＣリクエスト４０２に対応できない場合、Ｒｅｔｒｙ＿ＬＰＣ Ｐｒｅｓｐを提供する。ＬＰＣメモリ・コントローラ１０６は、ＦＣリクエスト４０２に対応可能な場合、最初にスヌーピングされたＦＣリクエスト４０２に対する成功のＣｒｅｓｐを受信するまで、ＬＰＣ＿Ｒｅｔｒｙ Ｐｒｅｓｐを任意の後続ＦＣ動作（または、他の動作）に提供することによって、ＦＣリクエスト４０２の対象アドレスを保護する。
図５を再び参照して、このプロセスは、ブロック５０２からブロック５０４、５０５、および５０６に進むが、これらは、ブロック５０２で発行されたＦＣ動作のリクエスト４０２のマスター４００が応答ロジック２１８からの対応するＣｒｅｓｐ４１０の受信を待つことを示す。少なくとも１つの実施形態において、応答ロジック２１８は、以下の表ＩＩＩに示すように、スヌーパ４０４の受信Ｐｒｅｓｐに基づいて、ＦＣ動作のＣｒｅｓｐ４１０を生成可能である。少なくともいくつかの実施形態において、ＤＣＢＳＴリクエストは、状態ＳＬおよびＳのいずれかに対象キャッシュ・ラインを有するキャッシュが無視するため、（表ＩＩＩの１、２、５、および６行目に示すように）軽量Ｒｅｔｒｙ Ｐｒｅｓｐを受信しないことに留意するものとする。
Figure 2023509334000004
Ｃｒｅｓｐ４１０の受信に応答して、マスター４００は、表ＩＩＩの最初の３行に示すように、Ｃｒｅｓｐ４１０がＲｅｔｒｙを示すかを判定する（ブロック５０４）。Ｒｅｔｒｙを示す場合、このプロセスはブロック５０２に戻るが、これは、マスター４００がシステム・ファブリック上でＦＣ動作のリクエスト４０２を再発行することを示す。マスター４００がブロック５０４において、リクエスト４０２のＣｒｅｓｐ４１０がＲｅｔｒｙでないと判定した場合、表ＩＩＩの実施形態において、コヒーレンス結果は、ＨＰＣ＿Ｓｕｃｃｅｓｓ（ブロック５０５における肯定判定（表ＩＩＩの４行目））、Ｓｕｃｃｅｓｓ＿ｗｉｔｈ＿ｃｌｅａｎｕｐ（Ｓｕｃｃｅｓｓ＿ＣＵ）（ブロック５０６における肯定判定（表ＩＩＩの５および６行目））、またはＳｕｃｃｅｓｓ（ブロック５０５および５０６の両者における否定判定（表ＩＩＩの７行目））のいずれかである。（ブロック５０５および５０６の両者における否定判定によって示すように）Ｃｒｅｓｐ４１０がＳｕｃｃｅｓｓの場合、データ処理システム１００には、対象キャッシュ・ラインのキャッシング・コピーが存在しない。結果として、フラッシュまたはクリーン動作は成功裏に完結し、図５のプロセスは５２０で終了となる。
ただし、Ｃｒｅｓｐ４１０は、Ｓｕｃｃｅｓｓ＿ＣＵを示す場合、１つまたは複数のキャッシュがダーティＨＰＣ状態以外の対象キャッシュ・ラインのコピーを有する可能性があり、ＨＰＣ状態の対象キャッシュ・ラインのコピーを有するキャッシュが存在しなかったか、または対象キャッシュ・ラインのシステム・メモリ１０８への書き戻しおよび対象キャッシュ・ラインのコヒーレンス所有権のマスター４００への移動の完了をＣｒｅｓｐで示すＨＰＣ＿Ａｃｋ Ｐｒｅｓｐによってリクエスト４０２に応答したことを示す。したがって、マスター４００は、保護ウィンドウ４１３を開いて、任意の衝突するスヌーピング・リクエストに重量Ｒｅｔｒｙ Ｐｒｅｓｐを受信させることによって、対象アドレスの保護を開始する（ブロック５０８）。また、ＦＣ動作がフラッシュまたはＡＭＯ動作である場合、マスター４００は、システム・ファブリック上で一掃コマンド（たとえば、表ＩＩのＢＫまたはＢＫ＿Ｆｌｕｓｈコマンド）を発行して、対象メモリ・ブロックの１つまたは複数の任意の共有キャッシング・コピーを無効化する（ブロック５１０）。図５のプロセスは、ブロック５１０に続いてブロック５１２に進むが、これは、ブロック５１０で発行された一掃コマンドのＣｒｅｓｐ４１０がＳｕｃｃｅｓｓを示すかの判定を示す。Ｓｕｃｃｅｓｓを示さない場合、プロセスはブロック５１０に戻るが、これは、マスター４００が一掃コマンドを再発行することを表す。ブロック５１０で発行された一掃コマンドに対して、Ｓｕｃｃｅｓｓを示すＣｒｅｓｐ４１０が受信されると、マスター４００は、保護ウィンドウ４１３を閉じることにより、ＦＣ動作のリクエストの対象アドレスの保護を終了する（ブロック５１４）。その後、図５のプロセスは、ブロック５２０で終了となる。
ＦＣ動作のＣｒｅｓｐ４１０は、ＨＰＣ＿Ｓｕｃｃｅｓｓである場合、過去のダーティＨＰＣキャッシュが所与のクラスのＦＣ動作に必要な処理（たとえば、対象キャッシュ・ラインのシステム・メモリ１０８への書き戻しおよびそのディレクトリのアップデート）を完了したことを示すとともに、共有コヒーレンス状態の対象キャッシュ・ラインのコピーを有するキャッシュが存在しないこと、ＦＣ動作が対象キャッシュ・ラインの共有コピーと相互作用しないこと、またはその両者を示す。データ処理システム１００に対象キャッシュ・ラインのキャッシング・コピーが存在しないか、存在してもＦＣ動作の影響を受けないため、マスター４００による一掃コマンドの発行はなされず、図５のプロセスはブロック５２０で終了となる。ＨＰＣ＿ＳｕｃｃｅｓｓのＣｒｅｓｐは、ＦＣ動作の最初のリクエストに対しては受信されず、図６のブロック６０２および６３０～６３２を参照して以下に詳述する通り、少なくとも１回のＲｅｔｒｙ後にのみ受信されることに留意するものとする。
ここで図６を参照して、この図は、一実施形態に係る、ＨＰＣキャッシュがＦＣメモリ・アクセス動作のスヌーピング・リクエストを取り扱う例示的なプロセスのハイレベル論理フローチャートである。より深い理解が得られるように、図６のフローチャートは、図７のタイミング図７００と併せて説明する。
図６に示すプロセスは、ブロック６００で開始となった後、ブロック６０２に進むが、これは、ダーティＨＰＣコヒーレンス状態（たとえば、コヒーレンス状態ＭまたはＴ）のＦＣメモリ・アクセス動作の対象キャッシュ・ラインを有するＬ２キャッシュ・メモリ２３０がローカル・インターコネクト１１４からのＦＣメモリ・アクセス動作のリクエストをスヌーピングすることを示す。ＦＣメモリ・アクセス動作は、たとえば上述したようなＤＣＢＦ、ＤＣＢＳＴ、またはＡＭＯ動作であってもよいし、変更キャッシング・データをシステム・メモリ１０８に書き戻す必要があるその他任意のストレージ変更ＦＣ動作であってもよい。ＦＣメモリ・アクセス動作のリクエストのスヌーピングに応答して、Ｌ２キャッシュ・メモリ２３０は、ＦＣメモリ・アクセス動作への対応にＳＮマシン３１１を割り当て、リクエストにより指定される対象実アドレスの保護をＳＮマシン３１１が開始するように、ＳＮマシン３１１をビジー状態に設定する。図７は、参照番号７０２において、ＦＣメモリ・アクセス動作のリクエストへの対応に割り当てられたＳＮマシン３１１のアイドル状態からビジー状態への遷移を示している。また、Ｌ２キャッシュ・メモリ２３０は、対象キャッシュ・ラインからの変更データがシステム・メモリ１０８に書き戻されていないことから、ＦＣメモリ・アクセス動作のリクエストに対して重量Ｒｅｔｒｙ Ｐｒｅｓｐを提供する。
ＳＮマシン３１１は、ビジー状態の間、スヌーピング・リクエストに対して通常の処理を実行する（ブロック６０４）。この通常の処理には、システム・ファブリックを介して対象キャッシュ・ラインの変更データを関連するシステム・メモリ１０８に書き戻すことと、システム・メモリ１０８のアップデートが完了した場合、ＦＣリクエスト４０２の必要に応じてローカル・ディレクトリ３０８中の対象キャッシュ・ラインを無効化することと、を含む。さらに、ブロック６０４に示すように、ＳＮマシン３１１がビジー状態の間、Ｌ２キャッシュ２３０は、図７の参照番号７０４で示すように、対象キャッシュ・ラインへのアクセスを要求する任意のスヌーピング・リクエストに対して重量Ｒｅｔｒｙ部分応答を提供する。重量Ｒｅｔｒｙ部分応答は、衝突リクエストのマスターにその要求を再発行させるＲｅｔｒｙ Ｃｒｅｓｐ４１０を応答ロジック２１８の関連インスタンスに構成させる。
いくつかの実施形態において、ＦＣメモリ・アクセス動作のリクエストに割り当てられたＳＮマシン３１１は、ＦＣメモリ・アクセス動作のリクエストのスヌーピングに基づいて、ＲＥＦ（レフェリー）モード・インジケータを（図６のブロック６０８および図７の参照番号７０６で示すように）自動的に設定する。図６の動作ブロック６０６により表される他の実施形態において、ＳＮマシン３１１は、当該ＳＮマシン３１１がＦＣメモリ・アクセス動作のリクエストに対する作業で忙しい間、非ＦＣ動作の衝突リクエストがＬ２キャッシュ２３０によりスヌーピングされた場合にのみ、ブロック６０８においてＲＥＦモード・インジケータを条件付きで設定する。ブロック６０８の後または動作ブロック６０６が実施された場合は、衝突する非ＦＣリクエストがスヌーピングされていない旨の判定に続いて、ＳＮマシン３１１によるスヌーピングＦＣリクエストの処理が完了したか否かをブロック６１０で判定する。完了していない場合、図６のプロセスはブロック６０４に戻るが、これについては説明済みである。ただし、図７の参照番号７０８で示すように、ＳＮマシン３１１によるスヌーピングＦＣリクエストの処理が完了したとの判定がなされた場合、図６のプロセスは、ブロック６１０からブロック６１２に進む。
ブロック６１２は、ＦＣ動作の処理の完了後、ＲＥＦモード・インジケータが設定されているか否かをＳＮマシン３１１が判定することを示す。設定されていない場合、ＳＮマシン３１１は、図６のブロック６１４および図７の参照番号７１０に示すように、アイドル状態に戻る。ブロック６１４の後、図６のプロセスは、ブロック６１６で終了となる。ブロック６１２に戻って、ＳＮマシン３１１は、ＲＥＦモード・インジケータが設定されているものと判定した場合、ＦＣ動作のリクエストの処理が完了してもアイドル状態に戻らず、その代替として、図６のブロック６２０および図７の参照番号７１２に示すように、ＲＥＦ（レフェリー）モードを開始して対象キャッシュ・ラインの保護を拡張する。また、一実施形態においては、ＲＥＦモードの開始と併せて、ＳＮマシン３１１がＲＥＦモード・タイマーを開始する。
ブロック６２０の後、ＳＮマシン３１１の処理は、ＲＥＦモード・タイマーの満了（ブロック６４０）および同じクラスのＦＣ動作（たとえば、クリーン、フラッシュ、ＡＭＯ等）のリクエストのスヌーピング（ブロック６３０）を当該ＳＮマシン３１１が監視する処理ループに入る。この処理ループの間、ＳＮマシン３１１は、図６のブロック６２２および図７の参照番号７１４に示すように、先にスヌーピングされたＦＣリクエストと同じキャッシュ・ラインを対象とする一方、同じクラスのＦＣ動作ではない任意の衝突動作について、システム・ファブリック上で監視を行う。このような任意の衝突リクエストの検出に応答して、ＳＮマシン３１１は、図６のブロック６２４に示すように、衝突する非ＦＣリクエストに対して重量Ｒｅｔｒｙ Ｐｒｅｓｐを提供する。重量Ｒｅｔｒｙ Ｐｒｅｓｐは、表ＩＩＩおよび図５のブロック５０４を参照して上述した通り、応答ロジック２１８の関連インスタンスにＲｅｔｒｙ Ｃｒｅｓｐを発行させる。その後、このプロセスはブロック６４０に進むが、これについては後述する。
また、この処理ループの間、ＳＮマシン３１１は、図６のブロック６３０および図７の参照番号７１６に示すように、先にスヌーピングされたＦＣリクエストと同じキャッシュ・ラインを対象とし、同じクラスのＦＣ動作（たとえば、クリーン、フラッシュ、ＡＭＯ等）である任意の衝突ＦＣ動作について、システム・ファブリック上で監視を行う。衝突ＦＣ動作は、先のＦＣリクエストを発行したのと同じマスター４００により発行されるようになっていてもよいし、異なるマスターにより発行されるようになっていてもよい。このような任意の衝突ＦＣリクエストの検出に応答して、ＳＮマシン３１１は、図６のブロック６３２に示すように、衝突ＦＣリクエストに対してＨＰＣ＿Ａｃｋ部分応答を提供する。このＨＰＣ＿Ａｃｋ部分応答によって、ＨＰＣ＿Ｓｕｃｃｅｓｓ Ｃｒｅｓｐが生成されることになる（たとえば、表ＩＩＩ参照）。ＨＰＣ＿Ｓｕｃｃｅｓｓ Ｃｒｅｓｐの受信（ブロック６３４）に応答して、図６のプロセスはブロック６５０に進むが、これについては後述する。
ブロック６４０は、ＲＥＦモード・タイマーの参照によりＲＥＦモードのタイムアウトが発生しているかをＳＮマシン３１１が判定することを示す。種々実施形態において、タイムアウトは、静的な所定のタイマー値で発生するようになっていてもよいし、その代替として、たとえばＳＮマシン３１１がＲＥＦモードの期間中に受信された衝突ＦＣまたは非ＦＣ動作あるいはその両方の数に基づいて決定される動的な値で発生するようになっていてもよい。タイムアウトが発生していない場合、図６のプロセスはブロック６２２に戻るが、これについては説明済みである。ブロック６４０におけるＲＥＦモードのタイムアウトの判定に応答して、このプロセスは、ブロック６５０に進むが、これは、図７の参照番号７１８で示すように、ＳＮマシン３１１がＲＥＦモードを終了することを示す。ＳＮマシン３１１はこのように、対象キャッシュ・ラインの保護を終えて、アイドル状態に戻る（図６のブロック６１４および図７の参照番号７２０）。その後、図６のプロセスは、ブロック６１６で終了となる。
当業者には当然のことながら、図６は、ＨＰＣスヌーパが実行するフラッシュ／クリーン動作の終了と同じクラスで同じ対象アドレスを指定する後続のＦＣメモリ・アクセス動作の終了（たとえば、Ｃｒｅｓｐ）との間の期間におけるＦＣメモリ・アクセス動作のリクエストの対象であるメモリ・ブロックのコヒーレンス保護を拡張するＲＥＦモードをＨＰＣスヌーパが一時的に開始する技術を開示する。この対象キャッシュ・ラインの保護の拡張によって、ＦＣメモリ・アクセス動作の成功が保証されるまでは、対象キャッシュ・ラインに対して他のＨＰＣが形成されることはない。
ここで図８を参照して、この図は、一実施形態に係る、スヌーピングされたフラッシュ・タイプ・リクエスト（たとえば、ＤＣＢＦまたはＡＭＯ）の対象キャッシュの非ＨＰＣ共有コピーを有するキャッシュがリクエストを取り扱う例示的なプロセスのハイレベル論理フローチャートである。クリーン・リクエスト（たとえば、ＤＣＢＳＴ）の対象キャッシュの共有コピーを有するキャッシュがクリーン・リクエストを無視する点に留意するものとする。
図８のプロセスは、ブロック８００で開始となった後、ブロック８０２に進むが、これは、フラッシュ・タイプ・リクエストの対象キャッシュ・ラインを有するＬ２キャッシュ２３０がフラッシュ・タイプ動作の最初のリクエスト（たとえば、ＤＣＢＦまたはＡＭＯ）または関連する一掃コマンド（たとえば、ＢＫまたはＢＫ＿ＦＬＵＳＨ）をスヌーピングすることを示す。最初のリクエストまたは一掃コマンドのスヌーピングに応答して、Ｌ２キャッシュ２３０は、軽量Ｒｅｔｒｙ応答を提供する。また、最初のリクエストに応答して、Ｌ２キャッシュ２３０は、この最初のリクエストの取り扱いにＳＮマシン３１１を割り当てる。割り当てられたＳＮマシン３１１は、アイドル状態からビジー状態に遷移して、対象キャッシュ・ラインの保護を開始する。
ブロック８０４において、ブロック８０２でスヌーピングされたリクエストの取り扱いに割り当てられたＳＮマシン３１１は、ローカル・ディレクトリ３０８中の対象キャッシュ・ラインを無効化することにより、最初のリクエストまたは一掃コマンドに対して通常の処理を実行する。さらに、ブロック８０４に示すように、ＳＮマシン３１１がビジー状態の間、Ｌ２キャッシュ２３０は、対象キャッシュ・ラインへのアクセスを要求する任意のスヌーピング・リクエストに対して軽量Ｒｅｔｒｙ部分応答を提供する。ブロック８０６においては、ＳＮマシン３１１によるスヌーピング・リクエストの処理が完了したか否かを判定する。完了していない場合、図８のプロセスはブロック８０４に戻るが、これについては説明済みである。ただし、ＳＮマシン３１１によるスヌーピング・リクエストの処理が完了したとの判定がなされた場合は、ＳＮマシン３１１がアイドル状態に戻り（ブロック８０８）、図８のプロセスはブロック８１０で終了となる。
ここで図９を参照して、この図は、たとえば半導体ＩＣロジック設計、シミュレーション、試験、レイアウト、および製造に用いられる例示的な設計フロー９００のブロック図である。設計フロー９００には、図１～図３に示す上述の設計構造またはデバイスあるいはその両方を処理して、これらの設計構造またはデバイスと論理的あるいは機能的に等価な表現を生成するプロセス、機械、または機構、あるいはその組み合わせを含む。設計フロー９００による処理または生成あるいはその両方がなされる設計構造は、機械可読伝送または記憶媒体上で符号化されることにより、データ処理システム上で実行あるいは処理された場合に、ハードウェア・コンポーネント、回路、デバイス、またはシステムの論理的、構造的、機構的、あるいは機能的に等価な表現を生成するデータまたは命令あるいはその両方を含み得る。機械としては、回路、コンポーネント、デバイス、またはシステムの設計、製造、またはシミュレーション等、ＩＣ設計プロセスで使用される任意の機械が挙げられるが、これらに限定されない。たとえば、機械には、リソグラフィ装置、マスクを生成する機械または機器あるいはその両方（たとえば、電子ビーム描画装置）、設計構造を模擬するコンピュータまたは機器、製造または試験プロセスで用いられる任意の装置、あるいは設計構造の機能的に同等な表現を任意の媒体にプログラミングする任意の機械（たとえば、プログラマブル・ゲート・アレイをプログラミングする機械）を含み得る。
設計フロー９００は、設計対象の表現のタイプによって変化し得る。たとえば、特定用途向けＩＣ（ＡＳＩＣ）を構築する設計フロー９００は、標準コンポーネントを設計する設計フロー９００と異なっていてもよいし、プログラマブル・アレイ（たとえば、Ａｌｔｅｒａ（Ｒ）Ｉｎｃ．またはＸｉｌｉｎｘ（Ｒ）Ｉｎｃ．が提供するプログラマブル・ゲート・アレイ（ＰＧＡ）またはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ））に設計をインスタンス化する設計フロー９００と異なっていてもよい。
図９は、このような複数の設計構造を示しており、好ましくは設計プロセス９００により処理される入力設計構造９２０を含む。設計構造９２０は、設計プロセス９００による生成および処理によって、ハードウェア・デバイスの論理的に同等な機能的表現を生成する論理的シミュレーション設計構造であってもよい。この追加または代替として、設計構造９２０は、設計プロセス９００により処理された場合に、ハードウェア・デバイスの物理的構造の機能的表現を生成するデータまたはプログラム命令あるいはその両方を含んでいてもよい。機能的または構造的な設計特徴あるいはその両方を表すか否かに関わらず、設計構造９２０は、コア開発者／設計者が実施するような電子コンピュータ支援設計（ＥＣＡＤ）を用いて生成されるようになっていてもよい。機械可読データ伝送、ゲート・アレイ、または記憶媒体上で符号化された場合、設計構造９２０は、設計プロセス９００内の１つまたは複数のハードウェアまたはソフトウェア・モジュールあるいはその両方によってアクセスおよび処理によって、図１～図３に示すような電子コンポーネント、回路、電子もしくは論理モジュール、装置、デバイス、またはシステムのシミュレーションあるいは機能的表現を行い得る。このため、設計構造９２０は、設計またはシミュレーション・データ処理システムにより処理された場合に、回路または他のレベルのハードウェア論理設計の機能的シミュレーションあるいは表現を行う人間または機械あるいはその両方に可読のソースコード、コンパイルされた構造、ならびにコンピュータ実行可能コード構造を含むファイルまたは他のデータ構造を含んでいてもよい。このようなデータ構造には、ＶｅｒｉｌｏｇおよびＶＨＤＬ等の低水準ハードウェア記述言語（ＨＤＬ）設計言語またはＣもしくはＣ＋＋等の高水準設計言語あるいはその両方に対する準拠または適合あるいはその両方を示すＨＤＬ設計エンティティ等のデータ構造を含み得る。
設計プロセス９００は、設計構造９２０等の設計構造を含み得るネットリスト９８０を生成するため、図１～図３に示すコンポーネント、回路、デバイス、または論理構造の設計／シミュレーション機能的同等物の合成、変換、あるいはその他の処理を行うハードウェアまたはソフトウェア・モジュールあるいはその両方を採用して組み込むのが好ましい。ネットリスト９８０には、たとえば集積回路設計における他の要素および回路への接続を記述するワイヤ、ディスクリート部品、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデル等のリストを表すコンパイル済みあるいは処理済みのデータ構造を含んでいてもよい。ネットリスト９８０は、デバイスの設計仕様およびパラメータに応じて、ネットリスト９８０が１回または複数回にわたって再合成される反復プロセスを用いることにより合成されるようになっていてもよい。本明細書に記載の他の設計構造タイプと同様に、ネットリスト９８０は、機械可読記憶媒体に記録されていてもよいし、プログラマブル・ゲート・アレイにプログラムされていてもよい。この媒体は、磁気または光ディスク・ドライブ、プログラマブル・ゲート・アレイ、コンパクト・フラッシュ、または他のフラッシュ・メモリ等の不揮発性記憶媒体であってもよい。この追加または代替として、媒体は、システムもしくはキャッシュ・メモリ、またはバッファ空間であってもよい。
設計プロセス９００には、ネットリスト９８０を含む多様な入力データ構造タイプを処理するハードウェアおよびソフトウェア・モジュールを含んでいてもよい。このようなデータ構造タイプは、たとえばライブラリ要素９３０内に存在し、所与の製造技術（たとえば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍ等）のためのモデル、レイアウト、および記号表現を含む一組の通常の要素、回路、およびデバイスを含んでいてもよい。データ構造タイプには、設計仕様９４０、特性データ９５０、確認データ９６０、設計ルール９７０、ならびに入力試験パターン、出力試験結果、および他の試験情報を含み得る試験データ・ファイル９８５をさらに含んでいてもよい。設計プロセス９００には、たとえば応力解析、熱解析、機械的事象シミュレーション、鋳造、成型、およびダイ・プレス成形等の操作のためのプロセス・シミュレーション等、標準的な機械設計プロセスをさらに含んでいてもよい。機械設計の当業者であれば、本発明の範囲および思想から逸脱することなく、設計プロセス９００において用いられる考え得る機械設計ツールおよびアプリケーションの範囲を認識可能である。また、設計プロセス９００には、タイミング解析、確認、設計ルール・チェック、配置および配線操作等の標準的な回路設計プロセスを実行するモジュールも含んでいてもよい。
設計プロセス９００は、ＨＤＬコンパイラおよびシミュレーション・モデル構築ツール等の論理および物理的設計ツールを採用して組み込むことにより、（必要に応じて）任意の付加的な機械設計またはデータとともに図示のサポート・データ構造の一部または全部と一体的に設計構造９２０を処理して、第２の設計構造９９０を生成する。設計構造９９０は、機械装置および構造のデータの交換に用いられるデータ・フォーマット（たとえば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ ＸＴ、ＪＴ、ＤＲＧ、またはこのような機械設計構造を格納または表現するその他任意の好適なフォーマットで格納された情報）の記憶媒体またはプログラマブル・ゲート・アレイ上に存在する。設計構造９２０と同様に、設計構造９９０は、伝送またはデータ記憶媒体上に存在し、ＥＣＡＤシステムにより処理された場合に、図１～図３に示す本発明の実施形態のうちの１つまたは複数の論理的あるいは機能的に等価な形態を生成する１つまたは複数のファイル、データ構造、または他のコンピュータ符号化データもしくは命令を含むのが好ましい。一実施形態において、設計構造９９０には、図１～図３に示すデバイスを機能的に模擬するコンパイル済みの実行可能ＨＤＬシミュレーション・モデルを含んでいてもよい。
また、設計構造９９０には、集積回路のレイアウト・データの交換に用いられるデータ・フォーマットまたは記号データ・フォーマットあるいはその両方を採用可能である（たとえば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、またはこのような設計データ構造を格納するその他任意の好適なフォーマットに格納された情報である）。設計構造９９０には、たとえば記号データ、マップ・ファイル、試験データ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属のレベル、ビア、形状、製造ラインを通る配線のデータ、および図１～図３に示して上述したデバイスまたは構造を生成するのに製造業者または他の設計者／開発者が必要とするその他任意のデータ等の情報を含んでいてもよい。その後、設計構造９９０は段階９９５に進むようになっていてもよく、ここでは、たとえば設計構造９９０のテープアウト、製造に向けた公開、マスク・ハウスに向けた公開、別の設計ハウスへの送付、顧客への返却等が行われる。
これまで説明した通り、少なくとも１つの実施形態において、キャッシュ・メモリは、データ・アレイと、コヒーレンス状態情報を指定するデータ・アレイの内容のディレクトリと、データ・アレイおよびディレクトリの参照によりシステム・ファブリックからスヌーピングされた動作を処理するスヌーピング・ロジックと、を備える。スヌーピング・ロジックは、対象アドレスを指定する第１のフラッシュ／クリーン・メモリ・アクセス動作のリクエストをシステム・ファブリック上でスヌーピングすることに応答して、キャッシュ・メモリが対象アドレスのコヒーレンス所有権を有するか否かを判定する。キャッシュ・メモリが対象アドレスのコヒーレンス所有権を有するとの判定に基づいて、スヌーピング・ロジックは、リクエストに対応した後、レフェリー・モードを開始する。レフェリー・モードにおいて、スヌーピング・ロジックは、対象アドレスを指定する第２のフラッシュ／クリーン・メモリ・アクセス動作の最後まで、複数のプロセッサ・コアによる衝突メモリ・アクセス・リクエストに対して、対象アドレスにより識別されるメモリ・ブロックを保護する。
種々実施形態を詳細に図示および説明したが、当業者であれば、添付の特許請求の範囲の思想および範囲から逸脱することなく、形態および細部をさまざまに変更可能であり、これらの代替実施態様がすべて、添付の特許請求の範囲に含まれることが了解されよう。
図中のフローチャートおよびブロック図は、本発明の種々実施形態に係るシステム、方法、およびコンピュータ・プログラム製品の考え得る実施態様のアーキテクチャ、機能、および動作を示している。この点、フローチャートまたはブロック図の各ブロックは、特定の論理機能を実装する１つまたは複数の実行可能命令を含む命令のモジュール、セグメント、または一部を表し得る。いくつかの代替実施態様において、ブロックに記載の機能は、図面に記載の順序から外れて発生するようになっていてもよい。たとえば、連続して示す２つのブロックが実際のところは、関与する機能に応じて、実質的に同時に実行されるようになっていてもよいし、場合により逆の順序で実行されるようになっていてもよい。また、ブロック図またはフローチャート図あるいはその両方の各ブロックならびにブロック図またはフローチャート図あるいはその両方のブロックの組み合わせは、特定の機能または動作を実行する専用ハードウェアベースのシステムにより実装することも可能であるし、専用ハードウェアおよびコンピュータ命令の組み合わせを実行することも可能である。
本発明の機能を指示するプログラム・コードを実行するコンピュータ・システムに関して複数の態様を説明したが、本発明は代替として、データ処理システムのプロセッサにより処理されることでデータ処理システムに上記機能を実行させ得るプログラム・コードを格納したコンピュータ可読記憶装置を含むプログラム製品として実施され得ることが了解されるものとする。コンピュータ可読記憶装置としては、揮発性または不揮発性メモリ、光または磁気ディスク等が挙げられるが、伝搬信号それ自体、伝送媒体それ自体、およびエネルギー形態それ自体等、法定外の主題については除外する。
一例として、プログラム製品には、データ処理システム上で実行あるいは処理された場合に、本明細書に開示のハードウェア・コンポーネント、回路、デバイス、またはシステムの論理的、構造的、あるいは機能的に等価な表現（シミュレーション・モデルを含む）を生成するデータまたは命令あるいはその両方を含み得る。このようなデータまたは命令あるいはその両方には、ＶｅｒｉｌｏｇおよびＶＨＤＬ等の低水準ハードウェア記述言語（ＨＤＬ）設計言語またはＣもしくはＣ＋＋等の高水準設計言語あるいはその両方に対する準拠または適合あるいはその両方を示すＨＤＬ設計エンティティ等のデータ構造を含み得る。さらに、データまたは命令あるいはその両方には、集積回路のレイアウト・データの交換に用いられるデータ・フォーマットまたは記号データ・フォーマットあるいはその両方を採用可能である（たとえば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、またはこのような設計データ構造を格納するその他任意の好適なフォーマットに格納された情報である）。

Claims (20)

  1. マルチプロセッサ・データ処理システムにおける複数のプロセッサ・コアのうちの関連するプロセッサ・コアのキャッシュ・メモリであり、前記マルチプロセッサ・データ処理システムが、システム・ファブリックであり、前記キャッシュ・メモリおよびシステム・メモリのメモリ・コントローラを通信可能に結合して前記システム・ファブリック上の動作を受信する、前記システム・ファブリックを含む、キャッシュ・メモリであって、
    データ・アレイと、
    前記データ・アレイの内容のディレクトリであり、コヒーレンス状態情報を含む、前記ディレクトリと、
    前記データ・アレイおよび前記ディレクトリの参照により前記システム・ファブリックからスヌーピングされた動作を処理するスヌーピング・ロジックであり、対象アドレスを指定する前記複数のプロセッサ・コアのうちの１つの第１のフラッシュ／クリーン・メモリ・アクセス動作のリクエストを前記システム・ファブリック上でスヌーピングすることに応答して、
    前記キャッシュ・メモリが前記対象アドレスのコヒーレンス所有権を有するか否かを判定することと、
    前記キャッシュ・メモリが前記対象アドレスのコヒーレンス所有権を有するとの判定に基づいて、前記リクエストに対応した後、レフェリー・モードを開始することと、
    前記レフェリー・モードにおいて、前記対象アドレスを指定する第２のフラッシュ／クリーン・メモリ・アクセス動作の最後まで、前記複数のプロセッサ・コアによる衝突メモリ・アクセス・リクエストに対して、前記対象アドレスにより識別されるメモリ・ブロックを保護することと、
    を行う、前記スヌーピング・ロジックと、
    を備えた、キャッシュ・メモリ。
  2. 前記フラッシュまたはクリーン動作の前記リクエストが、第１のリクエストであり、
    前記スヌーピング・ロジックが、前記第１のリクエストのスヌーピング後、前記第１のリクエストの処理の完了に先立ち、衝突する第２のリクエストのスヌーピングに基づいて、前記レフェリー・モードを開始するように構成された、請求項１に記載のキャッシュ・メモリ。
  3. 前記スヌーピング・ロジックが、衝突メモリ・アクセス・リクエストに対するＲｅｔｒｙコヒーレンス応答を発行することにより、前記衝突メモリ・アクセス・リクエストに対して、前記メモリ・ブロックを保護するように構成された、請求項１に記載のキャッシュ・メモリ。
  4. 前記スヌーピング・ロジックが、前記レフェリー・モードにおいて、前記第１のフラッシュ／クリーン・メモリ・アクセス動作と同じクラスのフラッシュ／クリーン・メモリ・アクセス動作の衝突リクエストに対して第１のコヒーレンス応答を提供するとともに、他のタイプの衝突リクエストに対して異なる第２のコヒーレンス応答を提供するように構成された、請求項１に記載のキャッシュ・メモリ。
  5. 前記スヌーピング・ロジックが、前記レフェリー・モードにおいて、タイムアウト条件を検出し、前記タイムアウト条件の検出に応答して、前記レフェリー・モードを終了する、請求項１に記載のキャッシュ・メモリ。
  6. 前記対象アドレスと関連付けられた変更キャッシュ・ラインのコヒーレンス所有権を示す前記ディレクトリ中の前記コヒーレンス状態情報に基づいて、前記レフェリー・モードの開始のみを行う、請求項１に記載のキャッシュ・メモリ。
  7. 請求項１に記載のキャッシュ・メモリと、
    前記キャッシュ・メモリに結合された少なくとも１つの関連するプロセッサ・コアと、
    を備えた処理ユニット。
  8. システム・ファブリックと、
    前記システム・ファブリックにすべてが結合された請求項７に記載の複数の処理ユニットと、
    を備えたデータ処理システム。
  9. マルチプロセッサ・データ処理システムにおける複数のプロセッサ・コアのうちの関連するプロセッサ・コアのキャッシュ・メモリを含む前記マルチプロセッサ・データ処理システムにおけるデータ処理の方法であり、前記マルチプロセッサ・データ処理システムが、システム・ファブリックであり、前記キャッシュ・メモリおよびシステム・メモリのメモリ・コントローラを通信可能に結合して前記システム・ファブリック上の動作を受信する、前記システム・ファブリックを含む、方法であって、
    前記キャッシュ・メモリが、対象アドレスを指定する前記複数のプロセッサ・コアのうちの１つの第１のフラッシュ／クリーン・メモリ・アクセス動作のリクエストを前記システム・ファブリック上でスヌーピングすることと、
    前記リクエストのスヌーピングに基づいて、前記キャッシュ・メモリが、前記対象アドレスのコヒーレンス所有権を有するか否かを判定することと、
    前記キャッシュ・メモリが、前記対象アドレスのコヒーレンス所有権を有するとの判定に基づいて、前記リクエストに対応した後、レフェリー・モードを開始することと、
    前記レフェリー・モードにおいて、前記キャッシュ・メモリが、前記対象アドレスを指定する第２のフラッシュ／クリーン・メモリ・アクセス動作の最後まで、前記複数のプロセッサ・コアによる衝突メモリ・アクセス・リクエストに対して、前記対象アドレスにより識別されるメモリ・ブロックを保護することと、
    を含む、方法。
  10. 前記フラッシュまたはクリーン動作の前記リクエストが、第１のリクエストであり、
    前記レフェリー・モードを開始することが、前記第１のリクエストのスヌーピング後、スヌーピング・ロジックによる前記第１のリクエストの処理の完了に先立ち、衝突する第２のリクエストのスヌーピングに基づいて、前記レフェリー・モードを開始することを含む、請求項９に記載の方法。
  11. 前記キャッシュ・メモリが保護することが、衝突メモリ・アクセス・リクエストに対するＲｅｔｒｙコヒーレンス応答を発行することにより、前記衝突メモリ・アクセス・リクエストに対して、前記メモリ・ブロックを保護することを含む、請求項９に記載の方法。
  12. 前記キャッシュ・メモリが、前記レフェリー・モードにおいて、前記第１のフラッシュ／クリーン・メモリ・アクセス動作と同じクラスのフラッシュ／クリーン・メモリ・アクセス動作の衝突リクエストに対して第１のコヒーレンス応答を提供するとともに、他のタイプの衝突リクエストに対して異なる第２のコヒーレンス応答を提供することをさらに含む、請求項９に記載の方法。
  13. 前記キャッシュ・メモリが、前記レフェリー・モードにおいて、タイムアウト条件を検出し、前記タイムアウト条件の検出に応答して、前記レフェリー・モードを終了することをさらに含む、請求項９に記載の方法。
  14. 前記キャッシュ・メモリが前記レフェリー・モードを開始することが、前記対象アドレスと関連付けられた変更キャッシュ・ラインのコヒーレンス所有権を示す前記ディレクトリ中のコヒーレンス状態情報に基づいて、前記レフェリー・モードの開始のみを行うことを含む、請求項９に記載の方法。
  15. 集積回路を設計、製造、または試験するため、機械可読記憶装置において具象化された設計構造であって、
    プロセッサ・コアと、
    キャッシュ・メモリであり、
    データ・アレイと、
    前記データ・アレイの内容のディレクトリであり、コヒーレンス状態情報を含む、前記ディレクトリと、
    前記データ・アレイおよび前記ディレクトリの参照によりシステム・ファブリックからスヌーピングされた動作を処理するスヌーピング・ロジックであり、対象アドレスを指定する複数のプロセッサ・コアのうちの１つの第１のフラッシュ／クリーン・メモリ・アクセス動作のリクエストを前記システム・ファブリック上でスヌーピングすることに応答して、
    前記キャッシュ・メモリが前記対象アドレスのコヒーレンス所有権を有するか否かを判定することと、
    前記キャッシュ・メモリが前記対象アドレスのコヒーレンス所有権を有するとの判定に基づいて、前記リクエストに対応した後、レフェリー・モードを開始することと、
    前記レフェリー・モードにおいて、前記対象アドレスを指定する第２のフラッシュ／クリーン・メモリ・アクセス動作の最後まで、前記複数のプロセッサ・コアによる衝突メモリ・アクセス・リクエストに対して、前記対象アドレスにより識別されるメモリ・ブロックを保護することと、
    を行う、前記スヌーピング・ロジックと、
    を含む、前記キャッシュ・メモリと、
    を含む処理ユニットを備えた、設計構造。
  16. 前記フラッシュまたはクリーン動作の前記リクエストが、第１のリクエストであり、
    前記スヌーピング・ロジックが、前記第１のリクエストのスヌーピング後、前記第１のリクエストの処理の完了に先立ち、衝突する第２のリクエストのスヌーピングに基づいて、前記レフェリー・モードを開始するように構成された、請求項１５に記載の設計構造。
  17. 前記スヌーピング・ロジックが、衝突メモリ・アクセス・リクエストに対するＲｅｔｒｙコヒーレンス応答を発行することにより、前記衝突メモリ・アクセス・リクエストに対して、前記メモリ・ブロックを保護するように構成された、請求項１５に記載の設計構造。
  18. 前記スヌーピング・ロジックが、前記レフェリー・モードにおいて、前記第１のフラッシュ／クリーン・メモリ・アクセス動作と同じクラスのフラッシュ／クリーン・メモリ・アクセス動作の衝突リクエストに対して第１のコヒーレンス応答を提供するとともに、他のタイプの衝突リクエストに対して異なる第２のコヒーレンス応答を提供するように構成された、請求項１５に記載の設計構造。
  19. 前記スヌーピング・ロジックが、前記レフェリー・モードにおいて、タイムアウト条件を検出し、前記タイムアウト条件の検出に応答して、前記レフェリー・モードを終了する、請求項１５に記載の設計構造。
  20. 前記キャッシュ・メモリが、前記対象アドレスと関連付けられた変更キャッシュ・ラインのコヒーレンス所有権を示す前記ディレクトリ中の前記コヒーレンス状態情報に基づいて、前記レフェリー・モードの開始のみを行う、請求項１５に記載の設計構造。
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