JP2023504622A - ある要求に対してコヒーレンス保護を拡張するキャッシュ・スヌーピング・モード - Google Patents

ある要求に対してコヒーレンス保護を拡張するキャッシュ・スヌーピング・モード Download PDF

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Abstract

キャッシュ・メモリは、データ・アレイと、コヒーレンス状態情報を指定するデータ・アレイの内容のディレクトリと、データ・アレイおよびディレクトリを参照してシステム・ファブリックからスヌープされるオペレーションを処理するスヌープ・ロジックとを含む。スヌープ・ロジックは、ターゲット・アドレスを指定する複数のプロセッサ・コアのうちの１つのフラッシュ／クリーン・メモリ・アクセス・オペレーションの要求をシステム・ファブリック上でスヌープすることに応答して、要求をサービスし、その後、参照モードに入る。レフェリー・モードにある間に、スヌープ・ロジックは、複数のプロセッサ・コアによる衝突するメモリ・アクセス要求に対して、ターゲット・アドレスにより識別されるメモリ・ブロックを保護し、それゆえに、そのメモリ・ブロックのコヒーレンス所有権を引き受けることが許容される他のコヒーレンス参加部はない。

Description

本発明は、データ処理に関し、具体的には、フラッシュ／クリーン・メモリ・アクセス要求に対するコヒーレンス保護を拡張し、システム・メモリを更新するキャッシュ・スヌーピング・モードに関する。
サーバ・コンピュータ・システムなどの従来のマルチプロセッサ（ＭＰ）コンピュータ・システムは、典型的には１つまたは複数のアドレス、データ、および制御バスを含むシステム相互接続に全てが結合された複数の処理ユニットを含む。システム相互接続に結合されているのはシステム・メモリであり、システム・メモリは、マルチプロセッサ・コンピュータ・システム内の共有メモリの最下位レベルを表し、一般に、全ての処理ユニットによる読取りおよび書込みアクセスについてアクセス可能である。システム・メモリに常駐する命令およびデータへのアクセス待ち時間を減少させるために、各処理ユニットは、典型的には、それぞれのマルチレベル・キャッシュ階層によってさらにサポートされ、下位は、１つまたは複数のプロセッサ・コアによって共有され得る。
キャッシュ・メモリは、必要なデータとシステム・メモリからの命令とをロードしなければならないことにより導入されるアクセス待ち時間を減少させることによって処理を高速化するために、プロセッサによってアクセスされる可能性のあるメモリ・ブロックを一時的にバッファするように一般に利用される。いくつかのＭＰシステムでは、キャッシュ階層は、少なくとも２つのレベルを含む。レベル１（Ｌ１）または上位のキャッシュは、通常、特定のプロセッサ・コアに関連付けられたプライベート・キャッシュであり、ＭＰシステム内の他のコアによってアクセスすることができない。典型的には、ロードまたは格納の命令などのメモリ・アクセス命令に応答して、プロセッサ・コアは、最初に上位のキャッシュのディレクトリにアクセスする。要求されたメモリ・ブロックが上位のキャッシュ内に見つからない場合に、プロセッサ・コアは、要求されたメモリ・ブロックに対する下位のキャッシュ（例えば、レベル２（Ｌ２）またはレベル３（Ｌ３）のキャッシュ）にアクセスする。最下位のキャッシュ（例えば、Ｌ２またはＬ３）は、複数のプロセッサ・コアによって共有することができる。
複数のプロセッサ・コアは、データの同じキャッシュ・ラインへの書込みアクセスを要求してもよく、また、修正済みのキャッシュ・ラインがシステム・メモリと即時に同期していないため、マルチプロセッサ・コンピュータ・システムのキャッシュ階層は、典型的には、システム・メモリの内容の様々なプロセッサ・コアの「ビュー」の間で少なくとも最小レベルのコヒーレンスを確保するために、キャッシュ・コヒーレンシ・プロトコルを実行する。特に、キャッシュ・コヒーレンシは、ハードウェア・スレッドがメモリ・ブロックのコピーにアクセスし、続いてメモリ・ブロックの更新されたコピーにアクセスした後、ハードウェア・スレッドがメモリ・ブロックの古いコピーに再度アクセスできないことを最低限必要とする。
いくつかのＭＰシステムは、フラッシュ・オペレーションおよびクリーン・オペレーションをサポートし、それらは、書込み権限を標示するコヒーレンス状態（本明細書では「ＨＰＣ状態」と呼ばれることもある）でキャッシュ・ラインを含む固有のキャッシュ階層から、フラッシュ・オペレーションまたはクリーン・オペレーションのターゲット・アドレスに関連付けられた修正済みのキャッシュ・ラインをコピーして、もし在ればシステム・メモリに戻る。クリーン・オペレーションについては、ターゲット・キャッシュ・ラインも未修正のＨＰＣコヒーレンス状態に移行される。フラッシュ・オペレーションについては、ＨＰＣ状態のターゲット・キャッシュ・ラインは、修正されたか否かに関わらずもし在れば、無効コヒーレンス状態に移行される。フラッシュ・オペレーションは、追加的に、ＭＰシステムの全てのキャッシュ階層において無効化される非ＨＰＣ状態のターゲット・キャッシュ・ラインの任意の他の１つまたは複数のコピーを必要とする。ターゲット・キャッシュ・ラインをＨＰＣ状態に保持するキャッシュが、もし在ればその処理を完了していない際に、この無効化は完了されない場合がある。
スヌープ・ベースのコヒーレンス・プロトコルを介してコヒーレンシを維持するＭＰシステムでは、フラッシュ・オペレーションまたはクリーン・オペレーションは、一般に、ＭＰシステムのシステム相互接続上で一斉送信され、ＨＰＣ状態のターゲット・キャッシュ・ラインを保持するキャッシュが、フラッシュ・オペレーションまたはクリーン・オペレーションの処理を完了していない限り、Ｒｅｔｒｙコヒーレンス応答を受信する。そのため、フラッシュ・オペレーションまたはクリーン・オペレーションを開始するコヒーレンス参加部は、ターゲット・キャッシュ・ラインをＨＰＣ状態に保持するキャッシュが在ればそのフラッシュ・オペレーションまたはクリーン・オペレーションの処理を完了する前に、フラッシュ・オペレーションまたはクリーン・オペレーションを複数回再発行する必要がある場合がある。ＨＰＣ状態のターゲット・キャッシュ・ラインを保持していたキャッシュがフラッシュ・オペレーションまたはクリーン・オペレーションの処理を完了した際に、ＨＰＣ状態のターゲット・キャッシュ・ラインの新たなコピーがまだ作成されていない場合に（クリーン・オペレーションに対する修正済みのＨＰＣ状態およびフラッシュ・オペレーションに対する修正済みまたは未修正のＨＰＣ状態において）、以降のクリーン・オペレーションの発行は成功を標示するコヒーレンス応答を受信するものとなり、以降のフラッシュ・オペレーションの発行は、成功を標示するコヒーレンス応答（ラインのキャッシュされたコピーが存在しない場合）か、またはターゲット・キャッシュ・ラインの任意の残りの非ＨＰＣキャッシュされたコピーを無効化する責務を開始コヒーレンス参加部に転送するコヒーレンス応答のどちらかを受信するものとなる。これらのフラッシュ・オペレーションのいずれの場合においても、フラッシュ・オペレーションが完全に終了しているか、またはターゲット・キャッシュ・ラインの残りの１つまたは複数の非ＨＰＣコピーが、開始コヒーレンス参加部によって無効化されると（例えば、killオペレーションの発行を介して）終了するものとなるという意味で、フラッシュ・オペレーションオペレーションは 、「成功した」と考えることができる。しかし、クリーン・オペレーションまたはフラッシュ・オペレーションの以降の発行の前に、別のコヒーレンス参加部が、関連のＨＰＣ状態で（すなわち、クリーン・オペレーションに対する修正済みのＨＰＣ状態、およびフラッシュ・オペレーションに対する修正済みまたは未修正のＨＰＣ状態で）ターゲット・キャッシュ・ラインの新たなコピーを作成する場合には、フラッシュ・オペレーションまたはクリーン・オペレーションの以降の再発行が再び再試行されるものとなり、ＨＰＣ状態のターゲット・キャッシュ・ラインの新しいコピーが処理されなければならず、それゆえにフラッシュ・オペレーションまたはクリーン・オペレーションの完了の成功が遅れるものとなる。この遅延は、フラッシュ・オペレーションまたはクリーン・オペレーションのターゲット・キャッシュ・ラインの新たなＨＰＣコピーが継続的に作成されることによりさらに悪化する可能性がある。
少なくとも１つの実施形態では、フラッシュ・オペレーションまたはクリーン・オペレーションのターゲット・キャッシュ・ラインは、ターゲット・キャッシュ・ラインのための保護ウィンドウを拡張する指定されたコヒーレンス参加部を介して、他のコヒーレンス参加部からの競合アクセスから保護される。
本発明の一態様によれば、データ・アレイと、コヒーレンス状態情報を指定するデータ・アレイの内容のディレクトリと、データ・アレイおよびディレクトリを参照してシステム・ファブリックからスヌープされるオペレーションを処理するスヌープ・ロジックとを含むキャッシュ・メモリが提供される。スヌープ・ロジックは、ターゲット・アドレスを指定する複数のプロセッサ・コアのうちの１つのフラッシュまたはクリーン・メモリ・アクセス・オペレーションの要求をシステム・ファブリック上でスヌープすることに応答して、要求をサービスし、その後、レフェリー・モードに入る。レフェリー・モードにある間に、スヌープ・ロジックは、複数のプロセッサ・コアによる衝突するメモリ・アクセス要求に対して、ターゲット・アドレスにより識別されるメモリ・ブロックを保護し、それゆえに、そのメモリ・ブロックのコヒーレンス所有権を引き受けることが許容される他のコヒーレンス参加部はない。
一実施形態による例示的なデータ処理システムの高位ブロック図である。 一実施形態による例示的な処理ユニットのより詳細なブロック図である。 一実施形態による下位キャッシュの詳細なブロック図である。 一実施形態によるプロセッサ・メモリ・アクセス・オペレーションの例示的なタイミング図である。 一実施形態による、処理ユニットがフラッシュ／クリーン・メモリ・アクセス・オペレーションを実行する例示的なプロセスの高位ロジック・フローチャートである。 一実施形態による、スヌープされたフラッシュ型またはクリーン型の要求のターゲット・キャッシュ・ラインのコヒーレンス所有権を有するキャッシュが要求を扱う例示的なプロセスの高位ロジック・フローチャートである。 一実施形態による、例示的なフラッシュ／クリーン・メモリ・アクセス・オペレーションのタイミング図である。 一実施形態による、スヌープされたフラッシュ型要求のターゲット・キャッシュの非ＨＰＣ共有コピーを保持するキャッシュが要求を扱う例示的なプロセスの高位ロジック・フローチャートである。 設計プロセスを説明するデータフロー図である。
ここで図面を参照すると、同様の参照番号は同様の部品および対応する部品を全体的に指し、具体的に図１を参照すると、一実施形態による例示的なデータ処理システム１００を示す高位ブロック図が示されている。図示された実施形態では、データ処理システム１００は、処理データと命令とを含む複数の処理ノード１０２を含むキャッシュ・コヒーレント・マルチプロセッサ（ＭＰ）データ処理システムである。処理ノード１０２は、アドレス、データ、および制御情報を搬送するためのシステム相互接続１１０に結合されている。システム相互接続１１０は、例えば、バス化された相互接続、スイッチされた相互接続、またはハイブリッド相互接続として実装されてもよい。
図示された実施形態では、各処理ノード１０２は、好ましくはそれぞれの集積回路としてそれぞれ実現される４つの処理ユニット１０４を含むマルチチップ・モジュール（ＭＣＭ）として実現される。各処理ノード１０２内の処理ユニット１０４は、ローカル相互接続１１４によって互いにおよびシステム相互接続１１０と通信するように接続され、ローカル相互接続１１４は、システム相互接続１１０のように、例えば、１つまたは複数のバスもしくはスイッチまたはその両方と共に実装されてもよい。システム相互接続１１０とローカル相互接続１１４は、合わせてシステム・ファブリックを形成する。
図２を参照して以下に詳細に説明するように、処理ユニット１０４はそれぞれ、ローカル相互接続１１４に結合されてそれぞれのシステム・メモリ１０８にインタフェースを提供するメモリ・コントローラ１０６を含む。システム・メモリ１０８に常駐するデータおよび命令は、概して、データ処理システム１００内の任意の処理ノード１０２の任意の処理ユニット１０４において、プロセッサ・コアによってアクセスされ、キャッシュされ、修正され得る。そのため、システム・メモリ１０８は、データ処理システム１００の分散型共有メモリ・システムにおける最下位のメモリ・ストレージを形成する。代替的な実施形態では、１つまたは複数のメモリ・コントローラ１０６（およびシステム・メモリ１０８）は、ローカル相互接続１１４ではなくシステム相互接続１１０に結合することができる。
当業者は、図１のＭＰデータ処理システム１００が、相互接続ブリッジ、不揮発性ストレージ、ネットワークへの接続のためのポート、または付属デバイスなどの多くの図示されない追加的なコンポーネントを含むことができることを理解するものとなる。このような追加的なコンポーネントは、記載された実施形態の理解のために必要ではないことから、図１には示されず、本明細書にさらに記載される。しかし、本明細書に記載される拡張は、様々なアーキテクチャのデータ処理システムに適用可能であり、図１に示す一般化されたデータ処理システム・アーキテクチャに限定されないことも理解されるべきである。
図２を参照すると、一実施形態による例示的な処理ユニット１０４のより詳細なブロック図が示されている。図示された実施形態では、各処理ユニット１０４は、命令およびデータを処理するための複数のプロセッサ・コア２００を含む集積回路である。各プロセッサ・コア２００は、命令を実行するための１つまたは複数の実行ユニットを含み、そのようなものとしては、メモリ・ブロックへのアクセスを要求するメモリ・アクセス命令を実行するかまたはメモリ・ブロックへのアクセスの要求を発生させるＬＳＵ２０２が挙げられる。少なくともいくつかの実施形態では、各プロセッサ・コア２００は、複数の実行のハードウェア・スレッドを同時に実行することができる。
各プロセッサ・コア２００のオペレーションは、集積メモリ・コントローラ１０６を介してアクセスされる共有システム・メモリ１０８を最下位に有するマルチレベル・メモリ階層によってサポートされる。それよりも上位では、メモリ階層は、１つまたは複数のレベルのキャッシュ・メモリを含み、キャッシュ・メモリは、例示的な実施形態では、各プロセッサ・コア２００内のおよび専用のストアスルーのレベル１（Ｌ１）キャッシュ２２６と、各プロセッサ・コア２００用のそれぞれのストアインのレベル２（Ｌ２）キャッシュ２３０とを含む。キャッシュ可能なアドレスに対する複数の同時メモリ・アクセス要求を効率的に扱うために、いくつかの実施形態では、各Ｌ２キャッシュ２３０は、複数のＬ２キャッシュ・スライスを実装することができ、各Ｌ２キャッシュ・スライスは、実メモリ・アドレスのそれぞれのセットについてメモリ・アクセス要求を扱う。
図説されたキャッシュ階層は、２つのレベルのキャッシュのみを含むが、当業者は、代替的な実施形態が、追加のレベル（例えば、Ｌ３、Ｌ４、など）のオンチップまたはオフチップのインラインまたはルックアサイドのキャッシュを含み、それらが、上位のキャッシュの内容を完全に含んでいても部分的に含んでいても含まなくてもよいことを理解するものとなる。
さらに図２を参照すると、各処理ユニット１０４は、ローカル相互接続１１４およびシステム相互接続１１０へのオペレーションのフローの制御を担う、統合および分散されたファブリック・コントローラ２１６と、選択されたキャッシュ・コヒーレンシ・プロトコルで利用されるメモリ・アクセス要求に対するコヒーレンス応答を決定するための応答ロジック２１８とを、さらに含む。
オペレーションにおいて、プロセッサ・コア２００による実行下のハードウェア・スレッドが、実行される指定のメモリ・アクセス・オペレーションを要求するメモリ・アクセス命令を含む場合に、ＬＳＵ２０２は、アクセスされるべきターゲット実アドレスを決定するようにメモリ・アクセス命令を実行する。実行中のプロセッサ・コア２００のＬ１キャッシュ２２６を参照して、要求されたメモリ・アクセスを完全に実行できない場合に、プロセッサ・コア２００は、例えば、少なくとも要求タイプとターゲット実アドレスとを含むメモリ・アクセス要求を生成し、処理のためにその関連付けられたＬ２キャッシュ２３０へのメモリ・アクセス要求を発行する。
図３を参照すると、一実施形態によるＬ２キャッシュ２３０の例示的な実施形態のより詳細なブロック図が示されている。図３に示すように、Ｌ２キャッシュ２３０は、キャッシュ・アレイ３０２と、キャッシュ・アレイ３０２の内容のディレクトリ３０８とを含む。キャッシュ・アレイ３０２およびディレクトリ３０８が従来のようにセット・アソシアティブであると仮定すると、システム・メモリ１０８内のメモリ位置は、システム・メモリ（実）アドレス内の所定のインデックス・ビットを利用して、キャッシュ・アレイ３０２内の特定の合同クラスにマッピングされる。キャッシュ・アレイ３０２のキャッシュ・ライン内に格納された特定のメモリ・ブロックは、キャッシュ・ディレクトリ３０８に記録され、キャッシュ・ディレクトリ３０８は、各キャッシュ・ラインに対し１つのディレクトリ・エントリを含む。図３に明示的に示されていないが、キャッシュ・ディレクトリ３０８内の各ディレクトリ・エントリは、様々なフィールドを含み、そのようなフィールドとしては、例えば、キャッシュ・アレイ３０２の対応するキャッシュ・ラインに保持されたメモリ・ブロックの実アドレスを識別するタグ・フィールド、キャッシュ・ラインのコヒーレンシ状態を標示する状態フィールド、同じ合同クラス中の他のキャッシュ・ラインを参照してキャッシュ・ラインについての置換の順序を標示するＬＲＵ（Least Recently Used：最近最も使われていない）フィールド、およびメモリ・ブロックが関連のＬ１キャッシュ２２６内に保持されているか否かを標示する包括的フィールドがあることが、当業者には理解されるものとなる。
Ｌ２キャッシュ２３０は、関連付けられたプロセッサ・コア２００から受信したメモリ・アクセス要求を独立して同時にサービスするための複数の（例えば１６個の）リード－クレーム（ＲＣ）マシン３１２ａ～３１２ｎ）を含む。関連付けられたプロセッサ・コア２００以外のプロセッサ・コア２００から発生するリモート・メモリ・アクセス要求をサービスするために、Ｌ２キャッシュ２３０はまた、複数のスヌープ（ＳＮ）マシン３１１ａ～３１１ｍを含む。各ＳＮマシン３１１は、ローカル相互接続１１４からのリモート・メモリ・アクセス要求「スヌープ」を独立して同時に扱うことができる。理解されるように、ＲＣマシン３１２によるメモリ・アクセス要求のサービスは、キャッシュ・アレイ３０２内のメモリ・ブロックの置換または無効化を必要とすることがある。したがって、Ｌ２キャッシュ２３０は、キャッシュ・アレイ３０２からのメモリ・ブロックの除去および書き戻しを管理するＣＯ（キャストアウト）マシン３１０を含む。
Ｌ２キャッシュ２３０は、関連付けられたプロセッサ・コア２００から受信されたローカル・メモリ・アクセス要求、およびローカル相互接続１１４上でスヌープされたリモート要求の処理を指示するように、マルチプレクサＭ１～Ｍ２を制御するアービタ３０５をさらに含む。メモリ・アクセス要求は、所与のサイクル数にわたってディレクトリ３０８およびキャッシュ・アレイ３０２に関するメモリ・アクセス要求を処理するディスパッチ・ロジック３０６に、アービタ３０５によって実装される調停ポリシーに従って転送される。
Ｌ２キャッシュ２３０はまた、ＲＣ待ち行列（ＲＣＱ）３２０と、キャッシュ・アレイ３２０に挿入されて除去されるデータをそれぞれバッファするキャストアウト・プッシュ介入（ＣＰＩ）待ち行列３１８とを含む。ＲＣＱ３２０は、ディスパッチされた各ＲＣマシン３１２が指示されたバッファ・エントリのみからデータを検索するように、それぞれがＲＣマシン３１２の特定の１つに個別に対応する多数のバッファ・エントリを含む。同様に、ＣＰＩ待ち行列３１８は、ディスパッチされた各ＣＯマシン３１０および各スヌーパ３１１がそれぞれの指示されたＣＰＩバッファ・エントリのみからデータを検索するように、それぞれがＣＯマシン３１０およびＳＮマシン３１１のそれぞれ１つに個別に対応する多数のバッファ・エントリを含む。
各ＲＣマシン３１２はまた、キャッシュ・アレイ３０２から読み出されたかもしくはリロード・バス３２３を介してローカル相互接続１１４から受信されたかまたはその両方のメモリ・ブロックをバッファリングするための、複数のＲＣデータ（ＲＣＤＡＴ）バッファ３２２のそれぞれ１つに割り当てられている。各ＲＣマシン３１２に割り当てられたＲＣＤＡＴバッファ３２２は、関連付けられたＲＣマシン３１２によってサービスされ得るメモリ・アクセス要求に対応する接続および機能性を有して構築されることが好ましい。ＲＣＤＡＴバッファ３２２は、アービタ３０５によって生成された図示されない選択信号に応答して、ＲＣＤＡＴバッファ３２２にバッファリングするためにその入力の中からデータ・バイトを選択する、関連付けられたストア・データ・マルチプレクサＭ４を有する。
オペレーションにおいて、要求タイプ（ｔタイプ）、ターゲット実アドレス、およびストア・データを含むプロセッサ・ストア要求は、ストア・キュー（ＳＴＱ）３０４内の関連するプロセッサ・コア２００から受信される。ＳＴＱ３０４から、ストア・データが、データ・パス３２４を介してストア・データ・マルチプレクサＭ４に送信され、ストア・タイプおよびターゲット・アドレスがマルチプレクサＭ１に渡される。マルチプレクサＭ１はまた、プロセッサ・コア２００からのプロセッサ負荷要求とＲＣマシン３１２からのディレクトリ書込み要求とを入力として受信する。アービタ３０５によって生成された図示されない選択信号に応答して、マルチプレクサＭ１は、その入力要求の１つをマルチプレクサＭ２に転送するために選択し、マルチプレクサＭ２は、リモート要求パス３２６を介してローカル相互接続１１４から受信したリモート要求を入力として受信する。アービタ３０５は、処理のためのローカルおよびリモート・メモリ・アクセス要求をスケジューリングし、そのスケジューリングに基づいて、選択信号３２８のシーケンスを生成する。アービタ３０５によって生成された選択信号３２８に応答して、マルチプレクサＭ２は、マルチプレクサＭ１から受信されたローカル要求またはローカル相互接続１１４からスヌープされたリモート要求のどちらかを、処理されるべき次のメモリ・アクセス要求として選択する。
図４を参照すると、図１のデータ処理システム１００のシステム・ファブリック上の例示的なオペレーションの時空間図が示されている。多くのこのようなオペレーションは、任意の所与の時点でシステム・ファブリック上で飛行中であり、複数のこれらの同時オペレーションが、いくつかのオペレーティング・シナリオにおいて、衝突するターゲット・アドレスを指定することが理解されるべきである。
このオペレーションは、マスタ４００、例えばＬ２キャッシュ２３０のＲＣマシン３１２がシステム・ファブリック上に要求４０２を発行する要求フェーズ４５０から始まる。要求４０２は、好ましくは、所望のアクセスのタイプを標示する要求タイプと、要求によってアクセスされるべきリソースを標示するリソース識別子（例えば、実アドレス）とを少なくとも含む。要求は、以下の表Ｉに示されたものを含むことが好ましい。
Figure 2023504622000002
要求４０２は、データ処理システム１００に分散されたスヌーパ４０４ａ～４０４ｎ、例えば、Ｌ２キャッシュ２３０のＳＮマシン３１１ａ～３１１ｍおよびメモリ・コントローラ１０６内の図示されないスヌーパによって受信される。ＲＥＡＤタイプ要求については、要求４０２のマスタ４００と同じＬ２キャッシュ２３０内のＳＮマシン３１１は、要求４０２をスヌープしない（すなわち、概ね自己スヌーピングがない）が、なぜなら、ＲＥＡＤタイプの要求４０２が処理ユニット１０４によって内部的にサービスされ得ない場合にのみ、要求４０２がシステム・ファブリック上で送信されるためである。しかし、他のタイプの要求４０２、例えばフラッシュ／クリーン要求（例えば、表Ｉに挙げられたＤＣＢＦ、ＤＣＢＳＴ、ＡＭＯ要求）などについては、要求４０２のマスタ４００と同じＬ２キャッシュ２３０内のＳＮマシン３１１は、要求４０２を自己スヌープする。
オペレーションは、部分応答フェーズ４５５で継続する。部分応答フェーズ４５５の間、要求４０２を受信し処理するスヌーパ４０４はそれぞれ、少なくともそのスヌーパ４０４の要求４０２への応答を表すそれぞれの部分応答（「Ｐｒｅｓｐ」）４０６を提供する。統合メモリ・コントローラ１０６内のスヌーパ４０４は、例えば、スヌーパ４０４が要求アドレスを担うか否か、およびその要求をサービスするために現在利用可能なリソースを有するか否かに基づいて、部分応答４０６を決定する。Ｌ２キャッシュ２３０のスヌーパ４０４は、例えば、Ｌ２キャッシュ・ディレクトリ３０８の利用可能性と、要求を扱うスヌーパ４０４内のスヌープ・ロジック・インスタンス３１１の利用可能性と、もしあれば、Ｌ２キャッシュ・ディレクトリ３０８内の要求アドレスに関連付けられたコヒーレンス状態とに基づいて、その部分応答４０６を決定してもよい。
オペレーションは、結合応答フェーズ４６０により継続する。結合応答フェーズ４６０の間に、スヌーパ４０４の部分応答４０６は、応答ロジック２１８の１つまたは複数のインスタンスによって段階的にまたは一度に論理的に組み合わされて、システムワイドな結合応答（「Ｃｒｅｓｐ」）４１０を要求４０２に対し決定する。本明細書に以降仮定される好適な一実施形態では、結合応答４１０の生成を担う応答ロジック２１８のインスタンスは、要求４０２を発行したマスタ４００を含む処理ユニット１０４内に位置する。応答ロジック２１８は、システムワイドな応答（例えば、成功（Ｓｕｃｃｅｓｓ）、再試行（Ｒｅｔｒｙ）など）を要求４０２に対し標示するために、システム・ファブリックを介してマスタ４００とスヌーパ４０４とに、結合応答４１０を提供する。Ｃｒｅｓｐ４１０が要求４０２の成功を標示する場合に、Ｃｒｅｓｐ４１０は、例えば、要求されたメモリ・ブロックに対するデータ・ソース（適用可能であれば）、要求されたメモリ・ブロックがマスタ４００によってキャッシュされるコヒーレンス状態（該当すれば）、および１つまたは複数のＬ２キャッシュ２３０における要求されたメモリ・ブロックのキャッシュされたコピーを無効化する「クリーンアップ・オペレーション」が必要であるか否か（適用可能であれば）を、標示することができる。
結合応答４１０の受信に応答して、１つまたは複数のマスタ４００およびスヌーパ４０４は、典型的には、要求４０２をサービスするために１つまたは複数のオペレーションを実行する。これらのオペレーションは、マスタ４００にデータを供給すること、１つまたは複数のＬ２キャッシュ２３０にキャッシュされたデータのコヒーレンシ状態を無効化するか、そうでなければ更新すること、キャストアウト・オペレーションを実行すること、データをシステム・メモリ１０８に書き込むことなどを含むことができる。要求４０２によって要求される場合、要求されたまたはターゲット・メモリ・ブロックは、応答ロジック２１８による結合応答４１０の生成の前または後に、マスタ４００またはスヌーパ４０４の１つに送信されてもよい。
以下の説明において、要求４０２に対するスヌーパ４０４の部分応答４０６、ならびに要求４０２に応答してスヌーパ４０４によって実行されるオペレーションもしくはその結合応答４１０またはその両方は、スヌーパがコヒーレンシの最高点（ＨＰＣ）であるか、コヒーレンシの最低点（ＬＰＣ）であるか、またはどちらも上記要求によって指定された要求アドレスに関するものではないかを参照して説明される。ＬＰＣは、本明細書では、メモリ・ブロックの最終レポジトリとして機能するメモリ・デバイスまたはＩ／Ｏデバイスとして定義される。メモリ・ブロックのコピーを保持するキャッシング参加部がない場合、ＬＰＣはそのメモリ・ブロックの唯一のイメージを保持する。メモリ・ブロックに対するＨＰＣキャッシング参加部がない場合、ＬＰＣは、メモリ・ブロックを修正するための要求を許可または拒否する唯一の権限を有する。さらに、ＬＰＣデータが最新であり、データを提供できるキャッシング参加部がない場合に、ＬＰＣは、メモリ・ブロックを読み出すかまたは修正する要求に対しデータを提供する。キャッシング参加部が、データのより最新のコピーを有するもののそれを要求に対し提供できない場合、ＬＰＣは古いデータを提供せず、要求が再試行される。図１～３に示されるデータ処理システム１００の実施形態における典型的な要求に対して、ＬＰＣは、参照されたメモリ・ブロックを保持するシステム・メモリ１０８のためのメモリ・コントローラ１０６である。
ＨＰＣは、本明細書では、メモリ・ブロックの真のイメージ（ＬＰＣで対応のメモリ・ブロックと一致してもよいしそうでなくてもよい）をキャッシュする一意的に識別されたデバイスとして定義され、メモリ・ブロックを修正する要求を許可または拒否する権限を有する。記述的には、ＨＰＣもまた（そのコピーがＬＰＣの後ろのメイン・メモリと一致していても）、メモリ・ブロック（キャッシュ対キャッシュ転送がＬＰＣ対キャッシュ転送よりも高速である）を読み出しまたは修正する任意の要求に応答して、メモリ・ブロックのコピーを要求元に提供する。そのため、データ処理システムの実施形態における典型的な要求に対して、ＨＰＣは、もしあればＬ２キャッシュ２３０となる。メモリ・ブロックに対するＨＰＣを指示するために他のインジケータが利用されてもよいが、好適な実施形態は、もしあれば、Ｌ２キャッシュ２３０のＬ２キャッシュ・ディレクトリ３０８内の選択されたキャッシュ・コヒーレンス状態を利用してメモリ・ブロックに対しＨＰＣを指示する。好適な一実施形態では、コヒーレンシ・プロトコル内のコヒーレンス状態は、（１）キャッシュがＨＰＣであるか否かの標示をメモリ・ブロックに提供することに加えて、（２）キャッシュされたコピーが一意であるか否か（すなわち、唯一のキャッシュされたコピー・システムワイドであるか否か）、（３）オペレーションのフェーズに対して、キャッシュがメモリ・ブロックのコピーをメモリ・ブロックの要求のマスタに提供できるか否か、およびいつ提供できるか、ならびに（４）メモリ・ブロックのキャッシュされたイメージがＬＰＣ（システム・メモリ）の対応するメモリ・ブロックと一致するか否か、をも標示する。これらの４つの属性は、例えば、下記の表ＩＩに要約した周知のＭＥＳＩ（修正、排他、共有、無効）プロトコルの例示的な変形例で表すことができる。コヒーレンシ・プロトコルに関するさらに別の情報は、例えば、参照により本明細書に組み込まれる米国特許第７，３８９，３８８号に記載されている。
Figure 2023504622000003
上の表ＩＩには、キャッシュ・メモリが別のキャッシュ・メモリによってこれらの状態のいずれかに保持されたキャッシュ・ラインのコピーを同時に保持し得るという点で、すべて「共有」コヒーレンシ状態であるＴ状態、Ｔｅ状態、ＳＬ状態、およびＳ状態がある。Ｔ状態またはＴｅ状態は、以前にそれぞれＭ状態またはＭｅ状態のうち１つにおいて関連付けられたキャッシュ・ラインを保持し、関連付けられたキャッシュ・ラインのクエリ専用コピーを別のキャッシュ・メモリに供給していた、ＨＰＣキャッシュ・メモリを識別する。ＨＰＣとして、ＴまたはＴｅコヒーレンス状態にあるキャッシュ・ラインを保持するキャッシュ・メモリは、キャッシュ・ラインを修正する権限を有するか、またはそのような権限を別のキャッシュ・メモリに与える権限を有する。キャッシュ・ラインをＴｘ状態（例えば、ＴまたはＴｅ）に保持するキャッシュ・メモリは、キャッシュ・ラインをＳＬ状態に保持するキャッシュ・メモリでデータ・ソースとして機能する（Ｃｒｅｓｐ前）のに役立つものがない場合に、キャッシュ・メモリが別のキャッシュ・メモリへのクエリ専用コピーを供給するのみであるという点で、そのキャッシュ・ラインのクエリ専用コピーのための最後の手段（Ｃｒｅｓｐ後）のキャッシュ・データ・ソースとして機能する。
ＳＬ状態は、キャッシュ・メモリに応答してそのキャッシュ・メモリに形成され、このキャッシュ・メモリは、Ｔコヒーレンス状態でキャッシュ・メモリからキャッシュ・ラインのクエリ専用コピーを受信する。ＳＬ状態はＨＰＣコヒーレンス状態ではないが、ＳＬ状態のキャッシュ・ラインを保持するキャッシュ・メモリは、そのキャッシュ・ラインのクエリ専用コピーを別のキャッシュ・メモリに供給する能力を有し、Ｃｒｅｓｐの受信の前にそれを実行することができる。キャッシュ・ラインのクエリ専用コピーを別のキャッシュ・メモリ（ＳＬ状態を引き受ける）に供給することに応答して、キャッシュ・ラインのクエリ専用コピーを供給するキャッシュ・メモリは、キャッシュ・ラインについてそのコヒーレンシ状態をＳＬからＳに更新する。そのため、ＳＬコヒーレンス状態の実装は、マルチプロセッサ・データ処理システム全体にわたって、頻繁に照会されるキャッシュ・ラインの多数のクエリ専用コピーを作成させることができ、有利には、それらのキャッシュ・ラインへのクエリ専用のアクセスの待ち時間を減少させることができる。
再び図４を参照すると、もしあれば、要求４０２で参照されるメモリ・ブロックのためのＨＰＣ、またはＨＰＣの非存在下での、メモリ・ブロックのＬＰＣは、必要に応じて要求４０２に応答して、メモリ・ブロックのコヒーレンス所有権の転送を保護する責務を負うことが好ましい。図４に示された例示的なシナリオでは、要求４０２の要求アドレスによって指定されたメモリ・ブロックのためのスヌーパ４０４ｎは、スヌーパ４０４ｎがその部分応答４０６を決定してからスヌーパ３０４ｎが結合応答４１０を受信するまでに拡張する保護ウィンドウ４１２ａの間に、または結合応答４１０のスヌーパ４０４ｎによる受信を越えてプログラム可能な時間を拡張する後続のウィンドウ拡張４１２ｂの間に、要求されたメモリ・ブロックのコヒーレンス所有権をマスタ４００へ転送することを保護する。保護ウィンドウ４１２ａおよびウィンドウ拡張４１２ｂの間、スヌーパ４０４ｎは、所有権がマスタ４００に成功裏に転送されるまで、他のマスタが所有権（例えば、Ｒｅｔｒｙ部分応答）を取得することを防止する同じ要求アドレスを指定する他の要求に部分応答４０６を提供することによって、所有権の転送を保護する。マスタ４００は同様に、結合応答４１０の受信に続いて要求４０２で要求されたメモリ・ブロックのコヒーレンス所有権を保護するために、保護ウィンドウ４１３を開始することができる。
スヌーパ４０４は全て、上記のＣＰＵおよびＩ／Ｏ要求を扱うためのリソースが限られているため、いくつかの異なるレベルのＰｒｅｓｐおよび対応するＣｒｅｓｐが可能である。例えば、要求されたメモリ・ブロックを担当するメモリ・コントローラ１０６内のスヌーパが、要求を扱うために利用可能な待ち行列を有する場合、スヌーパは、要求のためのＬＰＣとして役割を果たせることを標示する部分応答に応答することができる。一方、スヌーパが、要求を扱うために利用可能な待ち行列を有しない場合、スヌーパは、それがメモリ・ブロックのためのＬＰＣであることを標示する部分応答に応答することができるが、現行では要求をサービスすることができない。同様に、Ｌ２キャッシュ２３０内のスヌーパ３１１は、要求を扱うためにスヌープ・ロジックの利用可能なインスタンスを必要とし、Ｌ２キャッシュ・ディレクトリ４０６へのアクセスを必要とすることがある。これらのリソースのどちらか（または両方）へのアクセスがなければ、部分応答（および対応するＣｒｅｓｐ）は、要求されたリソースが存在しないために要求をサービスできないことをシグナリングする。
上記のように、スヌープ・ベースのコヒーレンス・プロトコルを実行するシステムでは、フラッシュ・オペレーション（例えば、ＤＣＢＦおよびＡＭＯ）およびクリーン・オペレーション（例えば、ＤＣＢＳＴ）は、存在する場合には、ＨＰＣ状態のターゲット・キャッシュ・ラインを含むキャッシュ階層内のフラッシュ／クリーン・オペレーションの仕上げと、最終的な成功したフラッシュ／クリーン要求を開始するフラッシュ／クリーン要求のマスタとの間の脆弱性のウィンドウにおいて、順方向進捗の問題となり得る。図５～図８を参照して以下に詳細に記載されるように、これらの順方向進行の問題は、ターゲット・キャッシュ・ラインのための保護ウィンドウを拡張するターゲット・キャッシュ・ライン（すなわちＨＰＣ）のコヒーレンス所有権を有するコヒーレンス参加部によって対処することができる。
図５を参照すると、処理ユニット１０４内のマスタ４００（例えば、ＲＣマシン３１２）が、一実施形態によるフラッシュ型またはクリーン型のメモリ・アクセス・オペレーションを実行する例示的なプロセスの高位ロジック・フローチャートが示されている。上述したように、任意の数のマスタが、それら自体のそれぞれのフラッシュ／クリーンメモリ・アクセス・オペレーションを、衝突する可能性のあるターゲット・アドレスへと同時に実行することができる。したがって、図５に示すプロセスの複数のインスタンスは、データ処理システム１００内で時間的に重複して実行されてもよい。
図５のプロセスはブロック５００で始まり、次いでブロック５０２に進み、ブロック５０２は、データ処理システム１００のシステム・ファブリック上にメモリ・アクセス・オペレーションの要求４０２を発行するマスタ４００を説明する。少なくともいくつかの実施形態では、Ｌ２キャッシュ２３０のＲＣマシン３１２などのマスタ４００は、ＬＳＵ２０２による対応する命令の実行に基づいて、関連付けられたプロセッサ・コア２００からのメモリ・アクセス要求を受信することに応答して、要求４０２を発行する。記載された実施形態では、要求４０２は、概して本明細書ではフラッシュ／クリーン（ＦＣ）オペレーションと総称されるいくつかのクラスまたはタイプのオペレーションのうちの１つに属するメモリ・アクセス・オペレーションを開始する。表Ｉで参照されるＤＣＢＦ、ＤＣＢＳＴ、およびＡＭＯを含むこれらのＦＣオペレーションは、関連するシステム・メモリ１０８に書き戻されるターゲット・メモリ・ブロックの任意の修正済みのキャッシュされたコピーを必要とする、全ストレージ修正オペレーションである。
図４に先立つ説明において明らかにされたように、マスタ４００のＦＣ要求４０２は、データ処理システム１００内に分散されたＬ２キャッシュ２３０およびメモリ・コントローラ１０６によってシステム・ファブリック上に受信される。ＦＣ要求４０２の受信に応答して、これらの様々なスヌーパ４０４は、それぞれの部分応答４０６を生成し、部分応答４０６を応答ロジック２１８の関連インスタンスに通信する。例示的な実施形態では、Ｌ２キャッシュ２３０は、以下３つのＰｒｅｓｐのうちの１つを有するＦＣ要求４０２をスヌープすることに応答する：（１）重量Ｒｅｔｒｙ、（２）軽量Ｒｅｔｒｙ、または（３）ヌル（Ｎｕｌｌ）。重量Ｒｅｔｒｙ Ｐｒｅｓｐは、そのディレクトリ３０８内のＦＣ要求４０２のターゲット・アドレスのコヒーレンス状態に現行ではアクセスできないＬ２キャッシュ２３０によって提供される。さらに、重量Ｒｅｔｒｙ Ｐｒｅｓｐはまた、Ｌ２キャッシュ２３０によって提供され、Ｌ２キャッシュ２３０は、ターゲット・アドレスのためのＨＰＣとしてそのディレクトリ３０８内のコヒーレンス状態によって指定されるが、この時点ではＦＣ要求４０２に応答できないか、またはターゲット・キャッシュ・ラインに対する要求を現在ビジー処理中である。
軽量Ｒｅｔｒｙ Ｐｒｅsｐは、Ｌ２キャッシュ２３０によって提供され、Ｌ２キャッシュ２３０のディレクトリ３０８は、アクセス可能であり、ターゲット・アドレスについてＳＬ状態およびＳ状態のどちらかを標示し、（１）ターゲット・アドレスに対する別の衝突する要求を現在処理中であるか、または（２）ＳＮマシン３１１をディスパッチできず、ターゲット・アドレスに対して現在アクティブであるＳＮマシン３１１がないか、または（３）ＦＣ要求４０２を処理するために既にＳＮマシン３１１をディスパッチしている。
Ｌ２キャッシュ２３０が所与のターゲット・アドレスに対する要求をアクティブ処理するＳＮマシン３１１を有する全区間について、Ｌ２キャッシュ２３０は、要求が最初にスヌープされた際に、ターゲット・アドレスに関連付けられたコヒーレンス状態に基づいて、重量Ｒｅｔｒｙ Ｐｒｅｓｐまたは軽量Ｒｅｔｒｙ Ｐｒｅｓｐを提供することが理解されるべきである。図６を参照して、ダーティ（例えば、ＭまたはＴ）ＨＰＣコヒーレンス状態でＦＣ要求４０２のターゲット・アドレスを保持するＬ２キャッシュ２３０によって実行される具体的なアクションを以下に詳細に説明する。図８を参照して、共有（例えば、Ｔｅ、ＳＬ、またはＳ）コヒーレンス状態におけるフラッシュ要求のターゲット・アドレスを保持するＬ２キャッシュ２３０によって実行されるアクションについて詳細に説明する。
ＦＣ要求（４０２）をスヌープすることに応答して、ターゲット・アドレス（すなわち、ＬＰＣではない）を担当しないメモリ・コントローラ１０６は、Ｐｒｅｓｐ（またはＮｕｌｌ Ｐｒｅｓｐ）を提供しない。ＦＣ要求４０２のターゲット・アドレスのためのＬＰＣメモリ・コントローラであるメモリ・コントローラ１０６は、リソースの制約に起因して、または同じアドレスを指定する別のメモリ・アクセス要求を既にサービスしているメモリ・コントローラ１０６に起因して、メモリ・コントローラ１０６がＦＣ要求４０２をサービスできない場合に、Ｒｅｔｒｙ＿ＬＰＣ Ｐｒｅｓｐを提供する。ＬＰＣメモリ・コントローラ１０６がＦＣ要求４０２をサービスできる場合に、ＬＰＣメモリ・コントローラ１０６は、元のスヌープされたＦＣ要求４０２に対して成功したＣｒｅｓｐを受信するまで、後続のＦＣオペレーション（または他のオペレーション）にＬＰＣ＿Ｒｅｔｒｙ Ｐｒｅｓｐを提供することによって、ＦＣ要求４０２のターゲット・アドレスを保護する。
再び図５を参照すると、プロセスは、ブロック５０２からブロック５０４～５０６に進み、ブロック５０４～５０６は、応答ロジック２１８からの対応のＣｒｅｓｐ４１０の受信を待機しているブロック５０２で発行されたＦＣオペレーションの要求４０２のマスタ４００を説明する。少なくとも一実施形態では、応答ロジック２１８は、下記の表ＩＩＩに示されるスヌーパ４０４の受信したＰｒｅｓｐに基づいて、ＦＣオペレーションに対するＣｒｅｓｐ４１０を生成することができる。少なくともいくつかの実施形態では、ＤＣＢＳＴ要求は（表ＩＩＩの行１、２、および４に示すように）軽量Ｒｅｔｒｙ Ｐｒｅｓｐを受信しないが、なぜなら、ＤＣＢＳＴ要求が、ＳＬ状態およびＳ状態のどちらかにおいてターゲット・キャッシュ・ラインを保持するキャッシュによって無視されるためであることを留意すべきである。
Figure 2023504622000004
Ｃｒｅｓｐ４１０の受信に応答して、マスタ４００は、Ｃｒｅｓｐ４１０がＲｅｔｒｙを標示するか否かを、表ＩＩＩの最初の３行に示すように決定する（ブロック５０４）。そうであれば、プロセスは、ブロック５０２に戻り、ブロック５０２は、システム・ファブリック上のＦＣオペレーションの要求４０２を再発行するマスタ４００を示す。マスタ４００がブロック５０４で要求４０２のＣｒｅｓｐ４１０がＲｅｔｒｙではないと判断した場合、表ＩＩＩの実施形態では、コヒーレンス結果は、Ｓｕｃｃｅｓｓ＿ｗｉｔｈ＿ｃｌｅａｎｕｐ（Ｓｕｃｃｅｓｓ＿ＣＵ）（表ＩＩＩの第４行）またはＳｕｃｃｅｓｓ（表ＩＩＩの第５行）のどちらかである。Ｃｒｅｓｐ４１０がＳｕｃｃｅｓｓである場合（ブロック５０６で否定的な決定によって標示されるように）、フラッシュ・オペレーションまたはクリーン・オペレーションは成功裡に完了し、図５のプロセスは５２０で終了する。
しかし、Ｃｒｅｓｐ４１０がＳｕｃｃｅｓｓ＿ＣＵを標示する場合、マスタ４００は保護ウィンドウ４１３を開き、任意の衝突するスヌープされた要求に重量Ｒｅｔｒｙを受信させることによってターゲット・アドレスの保護を開始する（ブロック５０８）。さらに、マスタ４００は、システム・ファブリック上にクリーンアップ・コマンドを発行して、ＨＰＣキャッシュに常駐するターゲット・メモリ・ブロックの修正済みのキャッシュされたコピーをシステム・メモリ１０８に書き戻す（ブロック５１０）。要求４０２のタイプに応じて、クリーンアップ・コマンドは、表ＩＩに含まれるＢＫおよびＢＫ＿Ｆｌｕｓｈコマンドと同様に、無効化されるべきターゲット・メモリ・ブロックの任意の他のキャッシュされた１つまたは複数のコピーを追加的に生じることができる。ブロック５１０に続いて、図５のプロセスは、クリーンアップ・コマンドのＣｒｅｓｐ４１０がＳｕｃｃｅｓｓを標示するか否かの決定を示すブロック５１２に進む。そうでなければ、プロセスはブロック５１０に戻り、ブロック５１０は、クリーンアップ・コマンドを再発行するマスタ４００を表す。ブロック５１０で発行されたクリーンアップ・コマンドに対してＳｕｃｃｅｓｓを標示するＣｒｅｓｐ４１０が受信されると、マスタ４００は、保護ウィンドウ４１３を閉じてターゲット・アドレスに対する保護を終了する（ブロック５１４）。その後、図５のプロセスはブロック５２０で終了する。
図６を参照すると、例示的なプロセスの高位ロジック・フローチャートがあり、このプロセスによって、ＨＰＣキャッシュは、一実施形態によるＦＣメモリ・アクセス・オペレーションのスヌープされた要求を扱う。より深い理解を促すために、図６のフローチャートは、図７のタイミング図７００に関連して記載される。
図６に図示されたプロセスは、ブロック６００で始まり、次いでブロック６０２に進み、ブロック６０２は、ローカル相互接続１１４からのＦＣメモリ・アクセス・オペレーションの要求をスヌープするダーティなＨＰＣコヒーレンス状態（例えば、ＭまたはＴコヒーレンス状態）におけるＦＣメモリ・アクセス・オペレーションのターゲット・キャッシュ・ラインを保持するＬ２キャッシュ・メモリ２３０を例示する。ＦＣメモリ・アクセス・オペレーションは、例えば、前述したようなＤＣＢＦ、ＤＣＢＳＴ、またはＡＭＯオペレーション、またはシステム・メモリ１０８に書き戻される修正済みのキャッシュされたデータを必要とする任意の他のストレージ修正ＦＣオペレーションであってもよい。ＦＣメモリ・アクセス・オペレーションの要求をスヌープすることに応答して、Ｌ２キャッシュ・メモリ２３０は、ＦＣメモリ・アクセス・オペレーションをサービスするＳＮマシン３１１を割り当て、その要求により指定されたターゲット実アドレスをＳＮマシン３１１が保護し始めるようにＳＮマシン３１１をビジー状態に設定する。図７は、参照符号７０２で、アイドル状態からビジー状態へのＦＣメモリ・アクセス・オペレーションの要求をサービスするために割り当てられたＳＮマシン３１１の遷移を説明する。さらに、ターゲット・キャッシュ・ラインからの修正済みデータがまだシステム・メモリ１０８に書き込まれていないため、Ｌ２キャッシュ・メモリ２３０は、ＦＣメモリ・アクセス・オペレーションの要求に対し重量Ｒｅｔｒｙ Ｐｒｅｓｐを提供する。
ＳＮマシン３１１がビジー状態にある間に、ＳＮマシン３１１は、スヌープされた要求に対し通常の処理を行う（ブロック（６０４）。この通常の処理は、システム・ファブリックを介して関連のシステム・メモリ１０８にターゲット・キャッシュ・ラインの修正済みデータを書き戻すことと、システム・メモリ１０８の更新が完了した際に、ＦＣ要求４０２により必要に応じてローカル・ディレクトリ３０８内のターゲット・キャッシュ・ラインを無効化することとを含む。また、ブロック６０４にさらに説明されるように、ＳＮマシン３１１がビジー状態にある間に、Ｌ２キャッシュ２３０は、図７の参照符号７０４に示すように、ターゲット・キャッシュ・ラインへのアクセスを要求するスヌープされた要求に対して、重量Ｒｅｔｒｙの部分応答を提供する。重量Ｒｅｔｒｙの部分応答は、応答ロジック２１８の関連のインスタンスが、衝突する要求のマスタにその要求を再発行させるＲｅｔｒｙ Ｃｒｅｓｐ４１０を形成するようにする。
いくつかの実施形態では、ＦＣメモリ・アクセス・オペレーションの要求に割り当てられたＳＮマシン３１１は、ＦＣメモリ・アクセス・オペレーションの要求のスヌーピングに基づいて、ＲＥＦ（レフェリー）モード・インジケータを（図６のブロック６０８および図７の参照符号７０６に示すように）自動的に設定する。図６のオプション・ブロック６０６によって表される他の実施形態では、ＳＮマシン３１１がＦＣメモリ・アクセス・オペレーションの要求でビジーである間、ＳＮマシン３１１は、非ＦＣオペレーションの衝突する要求がＬ２キャッシュ２３０によってスヌープされた場合にのみ、ブロック６０８でＲＥＦモード・インジケータを条件付きで設定する。ブロック６０８に続いて、またはオプション・ブロック６０６が実装される場合に、スヌープされている衝突する非ＦＣ要求がないことが決定された後、ブロック６１０では、ＳＮマシン３１１によるスヌープされたＦＣ要求の処理が完了したか否かが判定される。そうでなければ、図６のプロセスは、記載されているブロック６０４に戻る。しかし、図７の参照符号７０８に図示されるように、ＳＮマシン３１１によるスヌープされたＦＣ要求の処理が完了したと判定された場合、図６のプロセスは、ブロック６１０からブロック６１２に進む。
ブロック６１２では、ＦＣオペレーションの処理を完了した後、ＲＥＦモード・インジケータが設定されているか否かをＳＮマシン３１１が判定することが示されている。そうでなければ、ＳＮマシン３１１は、ブロック６１４では図６におよび参照符号７１０では図７に図示されるように、アイドル状態に戻る。ブロック６１４に続いて、図６のプロセスはブロック６１６で終了する。ブロック６１２に戻ると、ＲＥＦモード・インジケータが設定されたことをＳＮマシン３１１が決定した場合に、ＳＮマシン３１１は、ＦＣオペレーションの要求の処理が完了するとアイドル状態に戻らないが、代わりに、図６のブロック６２０および図７の参照番号７１２に示されるように、ターゲット・キャッシュ・ラインの保護を拡張するＲＥＦ（レフェリー）モードに入る。ＲＥＦモードに入ることに関連して、ＳＮマシン３１１は、一実施形態では、ＲＥＦモード・タイマも開始する。
ブロック６２０に続いて、ＳＮマシン３１１の処理は処理ループに入り、この処理ループでは、ＳＮマシン３１１は、ブロック６４０および６４２にそれぞれ図示されているように、ＲＥＦモード・タイマの満了と、ＦＣクラスのオペレーションのＲＥＦモード終了要求の受信との最初の発生を監視する。この処理ループの間、ＳＮマシン３１１は、図６のブロック６２２および図７の参照符号７１４に示されるように、スヌープされたＦＣ要求と同じキャッシュ・ラインをターゲットとする任意の衝突する非ＦＣオペレーションについてシステム・ファブリック上で監視する。任意のこのような衝突する非ＦＣ要求を検出することに応答して、ＳＮマシン３１１は、図６のブロック６２４に示されるように、衝突する非ＦＣ要求に対して、重量Ｒｅｔｒｙ Ｐｒｅｓｐを提供する。この重量Ｒｅｔｒｙ Ｐｒｅｓｐは、応答ロジック２１８の関連インスタンスに、図５の表ＩＩＩおよびブロック５０４を参照して上述したようにＲｅｔｒｙ Ｃｒｅｓｐを発行させる。その後、プロセスは、以下に記載されるブロック６４０に移る。
処理ループにある間に、ＳＮマシン３１１はまた、図６のブロック６３０および図７の参照符号７１６に示されるように、より早くスヌープされたＦＣ要求と同じキャッシュ・ラインをターゲットとする任意の衝突するＦＣオペレーションについてシステム・ファブリック上で監視する。任意のこのような衝突するＦＣ要求を検出することに応答して、ＳＮマシン３１１は、図６のブロック６３２で示されるように、衝突するＦＣ要求に対して軽量Ｒｅｔｒｙの部分応答を提供する。この軽量Ｒｅｔｒｙの部分応答は、応答ロジック２１８の関連インスタンスに、例えば、関連するメモリ・コントローラ１０６によって提供された部分応答によって含意される命令に基づいて、複数の衝突する時間的に重複するＦＣ要求のうちどれが更新システム・メモリ１０８に最初に選択されるかを決定させる。ブロック６３２に続いて、またはブロック６２２および６３０の両方で否定的な決定に応答して、図６のプロセスはブロック６４０に進む。
ブロック６４０は、ＲＥＦモードのタイムアウトが発生した場合に、ＳＮマシン３１１がＲＥＦモード・タイマを参照することにより決定することを示す。様々な実施形態では、タイムアウトは、静的な所定のタイマ値で、あるいは、例えば、ＲＥＦモード中に受信された衝突するＦＣもしくは非ＦＣまたはその両方のオペレーションの数に基づいて決定される動的な値で起こり得る。ＲＥＦモードがタイムアウトしたことをブロック６４０で決定することに応答して、プロセスはブロック６５０に進み、このブロック６５０は、図７の参照符号７１８で図示されるように、ＲＥＦモードを出ているＳＮマシン３１１を示している。そのため、ＳＮマシン３１１は、ターゲット・キャッシュ・ラインの保護を終了し、アイドル状態に戻る（図６のブロック６１４および図７の参照符号７２０）。その後、図６のプロセスはブロック６１６で終了する。
しかし、ＳＮマシン３１１は、ＲＥＦモードがタイムアウトしていないとブロック６４０で判断した場合に、図７の参照符号７２２に図示されるように、システム・ファブリック上で、ＦＣクラスのオペレーションの終了要求（例えば、ＣＬＥＡＮ＿ＡＣＫ、ＢＫ、ＢＫ＿ＦＬＵＳＨ）が受信されているか否かをブロック６４２で決定する。終了要求は、様々な実施形態もしくは異なるタイプのＦＣメモリ・アクセス要求またはその両方に対して異なるが、元のＦＣ要求がターゲット・メモリ・ブロックに対するメモリ・コントローラ１０６による処理に対し選択されることに成功したことの標示を提供する。ＳＮマシン３１１がブロック６４２でＦＣオペレーションの終了要求を検出した場合に、図６のプロセスは、次いで、ブロック６５０および以下のブロックを通過する。しかし、ＳＮマシン３１１がシステム・ファブリック上のＦＣクラスのオペレーションの終了要求を検出しない場合に、プロセスは、ブロック６４２から記載のブロック６２２に戻る。
図６は、ＨＰＣスヌーパが一時的にＲＥＦモードに入る技術を開示しており、このＲＥＦモードでは、ＨＰＣスヌーパがメモリ・ブロックに対しコヒーレンス保護を拡張し、メモリ・ブロックは、ＨＰＣスヌーパによって実行されるフラッシュ／クリーン活動の終了とＬＰＣでの処理の要求の受け入れとの間の間隔におけるＦＣメモリ・アクセス・オペレーションの要求のターゲットであることを、当業者は理解するものとなる。ターゲット・キャッシュ・ラインのこの拡張された保護は、ＦＣメモリ・アクセス・オペレーションが成功することが保証されるまで、ターゲット・キャッシュ・ラインに対して形成される他のＨＰＣがないことを保証する。
図８を参照すると、スヌープされたフラッシュ型の要求（例えば、ＤＣＢＦまたはＡＭＯ）のターゲット・キャッシュの非ＨＰＣの共有コピーを保持するキャッシュが、一実施形態による要求を扱う例示的なプロセスの高位ロジック・フローチャートが図示されている。クリーンな要求は、クリーンな（例えば、ＤＣＢＳＴの）要求のターゲット・キャッシュの共有コピーを保持するキャッシュによって無視されることに留意するべきである。
図８のプロセスは、ブロック８００で始まり、Ｌ２キャッシュ２３０を説明するブロック８０２に進み、Ｌ２キャッシュ２３０は、フラッシュ型オペレーション（例えば、ＤＣＢＦまたはＡＭＯ）または関連付けられたクリーンアップ・コマンド（例えば、ＢＫまたはＢＫ＿フラッシュ）の最初の要求をスヌープするフラッシュ型要求のターゲット・キャッシュ・ラインを保持する。最初の要求またはクリーンアップ・コマンドをスヌープすることに応答して、Ｌ２キャッシュ２３０は、軽量Ｒｅｔｒｙ応答を提供する。さらに、最初の要求に応答して、Ｌ２キャッシュ２３０は、最初の要求を扱うようにＳＮマシン３１１を割り当てる。割り当てられたＳＮマシン３１１は、アイドル状態からビジー状態に遷移し、ターゲット・キャッシュ・ラインを保護し始める。
ブロック８０４において、ブロック８０２でスヌープされた要求を扱うために割り当てられたＳＮマシン３１１は、ローカル・ディレクトリ３０８内のターゲット・キャッシュ・ラインを無効化することによって、最初の要求またはクリーンアップ・コマンドに対する通常処理を実行する。ブロック８０４でさらに示されるように、ＳＮマシン３１１がビジー状態にある間、Ｌ２キャッシュ２３０は、ターゲット・キャッシュ・ラインへのアクセスを要求する任意のスヌープされた要求に対して、軽量な軽量Ｒｅｔｒｙの部分応答を提供する。ブロック８０６では、ＳＮマシン３１１によるスヌープされた要求の処理が完了したか否かを判定する。そうでなければ、図８のプロセスは、記載されているブロック８０４に戻る。しかし、ＳＮマシン３１１によるスヌープされた要求の処理が完了したことが判定されると、ＳＮマシン３１１はアイドル状態に戻り（ブロック８０８）、図８のプロセスはブロック８１０で終了する。
図９を参照すると、例えば、半導体ＩＣロジック設計、シミュレーション、テスト、レイアウト、および製造において使用される例示的な設計フロー９００のブロック図が示されている。設計フロー９００は、設計構造またはデバイスを処理して、上記のおよび図１～図３に示される設計構造もしくはデバイスまたはその両方の論理的またはその他の機能的に等価な表現を生成するためのプロセス、機械、もしくは機構、またはそれらの組合せを含む。設計フロー９００によって処理されるかもしくは生成されるかまたはその両方の設計構造は、機械可読伝送または記憶媒体上で符号化されて、データもしくは命令またはその両方を含むことができ、このデータもしくは命令またはその両方は、データ処理システム上で実行またはその他処理されると、ハードウェア・コンポーネント、回路、デバイス、またはシステムの論理的、構造的、機械的、またはその他の機能的に等価な表現を生成する。機械としては、以下に限定されないが、回路、コンポーネント、デバイス、またはシステムの設計、製造、またはシミュレーションなど、ＩＣ設計プロセスで使用される任意の機械が挙げられる。例えば、機械としては、マスクを生成するためのリソグラフィ機（例えば、電子線描画装置）、機械、および／もしくは器具、設計構造をシミュレートするためのコンピュータまたは装置、製造もしくは試験プロセスで使用される任意の装置、または設計構造の機能的に等価な表現を任意の媒体にプログラミングするための任意の機械（例えば、プログラム可能なゲート・アレイをプログラムするための機械）を挙げることができる。
設計フロー９００は、設計されている表現のタイプに応じて変化し得る。例えば、アプリケーション固有ＩＣ（ＡＳＩＣ）を構築するための設計フロー９００は、標準コンポーネントを設計するための設計フロー９００と異なっていてもよいし、または設計をプログラム可能なアレイ、例えば、変更可能なゲート・アレイ（ＰＧＡ）もしくはＡｌｔｅｒａ（登録商標）社またはＸｉｌｉｎｘ（登録商標）社によって提供されるプログラム可能な ゲート・アレイ（ＦＰＧＡ）にインスタンス化するための設計フロー９００と異なっていてもよい。
図９は、好ましくは設計プロセス９００によって処理される入力設計構造９２０を含む複数のそのような設計構造を説明する。設計構造９２０は、設計プロセス９００によって生成され処理されてハードウェア・デバイスの論理的に等価な機能表現を生じる、論理的シミュレーション設計構造である。設計構造９２０はさらに、あるいは代替的に、設計プロセス９００によって処理される際に、ハードウェア・デバイスの物理的構造の機能的表現を生成するデータもしくはプログラム命令またはその両方を含んでもよい。機能的なもしくは構造的なまたはその両方の設計の特徴を表すか否かに関わらず、電子計算機支援設計（ＥＣＡＤ）を使用して生成されてもよく、ＥＣＡＤは、例えばコア開発者／設計者によって実装されている。機械可読データ伝送、ゲート・アレイ、または記憶媒体上で符号化される際に、設計構造９２０は、設計プロセス９００内の１つまたは複数のハードウェアもしくはソフトウェアまたはその両方のモジュールによってアクセスされ処理されて、図１～３に示されるものなどの電子コンポーネント、回路、電子または論理モジュール、装置、デバイス、またはシステムをシミュレートまたはその他機能的に表現することができる。このように、設計構造９２０は、設計またはシミュレーション・データ処理システムによって処理される際に機能的にシミュレートするかまたはその他回路もしくは他のレベルのハードウェアロジック設計を表現する、人間もしくは機械またはその両方の可読ソースコード、コンパイルされた構造、およびコンピュータ実行可能コード構造を含むファイルまたは他のデータ構造を含むことができる。このようなデータ構造は、ハードウェア記述言語（ＨＤＬ）設計エンティティ、またはＶｅｒｉｌｏｇやＶＨＤＬなどの下位ＨＤＬ設計言語に適合するかもしくは互換性があるかまたはその両方である他のデータ構造、もしくはＣやＣ＋＋などのより高位の設計言語、またはその両方を含んでいてもよい。
設計プロセス９００は、設計構造９２０などの設計構造を含み得るネットリスト９８０を生成するように、図１～３に示されたコンポーネント、回路、デバイス、またはロジック構造の設計／シミュレーションの機能的な等価物を合成、翻訳、または他処理するためのハードウェアもしくはソフトウェアまたはその両方のモジュールを採用し、組み込むことが好ましい。ネットリスト９８０は、例えば、集積回路設計における他の要素および回路への接続を記述する、ワイヤ、離散コンポーネント、ロジック・ゲート、制御回路、Ｉ／Ｏデバイス、モデルなどのリストを表すコンパイルされたかまたはその他処理されたデータ構造を含むことができる。ネットリスト９８０は、デバイスの設計仕様およびパラメータに応じて、ネットリスト９８０を１回または複数回再合成する反復プロセスを用いて合成することができる。本明細書に記載される他の設計構造タイプと同様に、ネットリスト９８０は、機械可読記憶媒体に記録されるか、またはプログラム可能なゲート・アレイにプログラムされてもよい。媒体は、磁気または光ディスク・ドライブ、プログラム可能なゲート・アレイ、コンパクト・フラッシュ、または他のフラッシュ・メモリなどの不揮発性記憶媒体であってもよい。さらに、または代替的に、媒体は、システムもしくはキャッシュ・メモリ、またはバッファ・スペースであってもよい。
設計プロセス９００は、ネットリスト９８０を含む種々の入力データ構造タイプを処理するためのハードウェアおよびソフトウェア・モジュールを含むことがある。このようなデータ構造タイプは、例えば、ライブラリ要素９３０内に常駐し、所与の製造技術（例えば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）のための、モデル、レイアウト、および記号表現を含む、共通に使用される要素、回路、およびデバイスのセットを含むことができる。データ構造タイプは、設計仕様９４０と、特性化データ９５０と、検証データ９６０と、設計ルール９７０と、入力テストパターン、出力テスト結果、および他のテスト情報を含むことができるテスト・データ・ファイル９８５とをさらに含むことができる。設計プロセス９００は、例えば、応力解析、熱分析、機械的事象シミュレーション、鋳造、成形、およびダイプレス成形などのオペレーションのためのプロセス・シミュレーションなど、標準的な機械的設計プロセスをさらに含むことがある。機械的設計の当業者は、本発明の範囲から逸脱することなく、設計プロセス９００で使用される可能な機械的設計ツールおよびアプリケーションの範囲を理解することができる。設計プロセス９００はまた、タイミング解析、検証、設計ルールチェック、場所およびルートのオペレーションなど、標準的な回路設計プロセスを実行するためのモジュールを含んでもよい。
設計プロセス９００は、ＨＤＬコンパイラおよびシミュレーション・モデル構築ツールなどのロジックおよび物理的設計ツールを採用して組み込み、任意の追加の機械的設計またはデータ（適用可能であれば）と共に、設計構造９２０を、図示された支持データ構造のいくつかまたは全てと合わせて処理し、第２の設計構造９９０を生成する。設計構造９９０は、機械的デバイスおよび構造のデータ（例えば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ ＸＴ、ＪＴ、ＤＲＧ、またはそのような機械的設計構造を格納またはレンダリングするための任意の他の適切なフォーマットで格納される情報）を交換するために用いられるデータ・フォーマットで、記憶媒体またはプログラム可能なゲート・アレイ上に常駐する。設計構造９２０と同様に、好ましくは、設計構造９９０は、１つまたは複数のファイル、データ構造、または他のコンピュータ符号化されたデータもしくは命令を含み、これらは、伝送媒体またはデータ記憶媒体上に常駐し、ＥＣＡＤシステムによって処理される際には、図１～３に示す本発明の１つまたは複数の実施形態の論理的またはその他機能的に等価な形態を生成する。一実施形態では、設計構造９９０は、図１～３に示されるデバイスを機能的にシミュレートするコンパイルされた実行可能なＨＤＬシミュレーション・モデルを含むことがある。
設計構造９９０はまた、集積回路もしくは記号データ・フォーマット（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、もしくはこのような設計データ構造を格納するための任意の他の適切なフォーマットに記憶された情報）またはその両方の交換に使用されるデータ・フォーマットを採用してもよい。設計構造９９０は、例えば、記号データ、マップ・ファイル、テスト・データ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、ワイヤ、配線のレベル、ビア、形状、製造ラインを通る経路指定のためのデータ、ならびに上記および図１～図３に示されるようなデバイスまたは構造を生じるために製造業者または他の設計者／開発者が必要とする任意の他のデータを含むことがある。次いで、設計構造９９０は段階９９５に進み得るが、そこでは例えば、設計構造９９０は、テープアウトに進み、製造に開放され、マスク・ハウスに開放され、別の設計ハウスに送られ、顧客に送り戻されるなどする。
以上記載されたように、少なくとも１つの実施形態では、キャッシュ・メモリは、データ・アレイと、コヒーレンス状態情報を指定するデータ・アレイの内容のディレクトリと、データ・アレイおよびディレクトリを参照してシステム・ファブリックからスヌープされたオペレーションを処理するスヌープ・ロジックとを含む。スヌープ・ロジックは、ターゲット・アドレスを指定する複数のプロセッサ・コアのうちの１つのＦＣメモリ・アクセス・オペレーションの要求をシステム・ファブリック上にスヌープすること応答して、その要求をサービスし、その後レフェリー・モードに入る。レフェリー・モードにある間に、スヌープ・ロジックは、システム・メモリのメモリ・コントローラが処理の要求を選択するように、複数のプロセッサ・コアによる衝突するメモリ・アクセス要求に対し、ターゲット・アドレスにより識別されるメモリ・ブロックを保護する。
様々な実施形態が具体的に示されて説明されてきたが、添付の特許請求の範囲の範囲から逸脱することなく、形態および詳細の様々な変更を行うことができ、これらの代替的な実装はすべて、添付の特許請求の範囲の範囲内に入ることが理解されよう。
図中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータ・プログラム製品の可能な実施形態のアーキテクチャ、機能性、およびオペレーションを説明する。この点に関して、フローチャートまたはブロック図の各ブロックは、指定されたロジック機能を実装するための１つまたは複数の実行可能な命令を含む、命令のモジュール、セグメント、または部分を表すことがある。いくつかの代替的な実施形態では、ブロックに記載された機能は、図に記載された順序の外に生じ得る。例えば、連続して示される２つのブロックが、実際には、実質的に同時に実行されてもよいし、またはブロックが、関与する機能性に応じて、逆の順序で実行されてもよい。また、ブロック図もしくはフローチャート図またはその両方の各ブロック、ならびにブロック図もしくはフローチャート図またはその両方におけるブロックの組合せは、指定された機能もしくはオペレーションを実行するか、または専用ハードウェアとコンピュータ命令との組合せを実施する、専用ハードウェアベースのシステムによって実装できることに留意されたい。
本発明の機能を指示するプログラム・コードを実行するコンピュータ・システムに関して態様を説明してきたが、本発明は、記載された機能をデータ処理システムに実行させるようにデータ処理システムのプロセッサによって処理することができるプログラム・コードを格納する、コンピュータ可読ストレージ・デバイスを含むプログラム製品として実現されてもよいことが理解されるべきである。コンピュータ可読ストレージ・デバイスは、揮発性メモリまたは不揮発性メモリ、光学ディスクまたは磁気ディスクなどを含むことができるが、伝播信号自体、伝送媒体自体、およびエネルギー形態自体などの非法定の主題を排除する。
一例として、プログラム製品は、データ処理システム上で実行またはその他処理される際に本明細書に開示のハードウェア・コンポーネント、回路、デバイス、またはシステムの論理的、構造的、またはその他機能的に等価な表現（シミュレーションモデルを含む）を生成する、データもしくは命令またはその両方を含んでいてもよい。このようなデータもしくは命令またはその両方は、ＶｅｒｉｌｏｇやＶＨＤＬなどの下位のＨＤＬ設計言語、もしくはＣやＣ＋＋などの高位の設計言語、またはその両方に適合するかもしくは互換性があるかまたはその両方である、ハードウェア記述言語（ＨＤＬ）設計エンティティまたは他のデータ構造を含むことができる。さらに、データもしくは命令またはその両方は、集積回路のレイアウト・データもしくは記号データ・フォーマットまたはその両方（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、またはそのような設計データ構造を格納するための任意の他の適切なフォーマットに格納されている情報）の交換に使用されるデータ・フォーマットを採用してもよい。

Claims (20)

  1. マルチプロセッサ・データ処理システムにおける複数のプロセッサ・コアのうちの関連付けられたプロセッサ・コアのキャッシュ・メモリであって、前記マルチプロセッサ・データ処理システムは、前記キャッシュ・メモリとシステム・メモリのメモリ・コントローラとを通信可能に結合してシステム・ファブリック上のオペレーションを受信する前記システム・ファブリックを含み、前記キャッシュ・メモリは、
    データ・アレイと、
    前記データ・アレイの内容のディレクトリであって、コヒーレンス状態情報を含むディレクトリと、
    前記データ・アレイおよび前記ディレクトリを参照して前記システム・ファブリックからスヌープされたオペレーションを処理するスヌープ・ロジックとを含み、
    前記スヌープ・ロジックは、ターゲット・アドレスを指定する前記複数のプロセッサ・コアのうちの１つのフラッシュまたはクリーン・メモリ・アクセス・オペレーションの要求を前記システム・ファブリック上でスヌープすることに応答して、前記要求をサービスし、その後、レフェリー・モードに入り、前記スヌープ・ロジックは、前記レフェリー・モードにある間に、前記複数のプロセッサ・コアによる衝突するメモリ・アクセス要求に対して前記ターゲット・アドレスによって識別されるメモリ・ブロックを保護し、それゆえに、前記メモリ・ブロックのコヒーレンス所有権を引き受けることが許容される他のコヒーレンス参加部はない、キャッシュ・メモリ。
  2. 前記フラッシュまたはクリーン・メモリ・アクセス・オペレーションの要求が第１の要求であり、
    前記スヌープ・ロジックは、前記第１の要求をスヌープした後に、および前記スヌープ・ロジックが前記第１の要求の処理を完了する前に、衝突する第２の要求をスヌープすることに基づいて、前記レフェリー・モードに入るように構成されている、
    請求項１に記載のキャッシュ・メモリ。
  3. 前記スヌープ・ロジックは、前記衝突するメモリ・アクセス要求に対してＲｅｔｒｙコヒーレンス応答を発行することによって、衝突するメモリ・アクセス要求に対し前記メモリ・ブロックを保護するように構成されている、請求項１に記載のキャッシュ・メモリ。

  4. 前記スヌープ・ロジックは、前記レフェリー・モードにある間に、衝突するフラッシュ要求またはクリーン要求に対する第１のコヒーレンス応答を提供し、他のタイプの衝突する要求に対して異なる第２のコヒーレンス応答を提供するように構成されている、
    請求項１に記載のキャッシュ・メモリ。
  5. 前記スヌープ・ロジックは、前記レフェリー・モードにある間に、タイムアウト状態を検出し、前記タイムアウト状態を検出することに応答して、前記レフェリー・モードを出る、請求項１に記載のキャッシュ・メモリ。
  6. 前記スヌープ・ロジックは、前記レフェリー・モードにある間に、終了要求を前記システム・ファブリック上でスヌープすることに応答して、前記レフェリー・モードを出る、請求項１に記載のキャッシュ・メモリ。
  7. 前記キャッシュ・メモリは、前記ターゲット・アドレスに関連付けられた修正済みのキャッシュ・ラインのコヒーレンス所有権を標示する前記ディレクトリ内の前記コヒーレンス状態情報に基づいて、前記レフェリー・モードのみに入る、請求項１に記載のキャッシュ・メモリ。
  8. 請求項１～７のいずれか１項に記載のキャッシュ・メモリと、
    前記キャッシュ・メモリに結合された少なくとも１つの提携されたプロセッサ・コアと
    を含む処理ユニット。
  9. システム・ファブリックと、
    前記システム・ファブリックに結合されている請求項８に記載の複数の処理ユニットと
    を含むデータ処理システム。
  10. マルチプロセッサ・データ処理システムにおけるデータ処理の方法であって、前記マルチプロセッサ・データ処理システムにおける複数のプロセッサ・コアのうちの関連付けられたプロセッサ・コアのキャッシュ・メモリを含み、前記マルチプロセッサ・データ処理システムは、前記キャッシュ・メモリとシステム・メモリのメモリ・コントローラとを通信可能に結合してシステム・ファブリック上のオペレーションを受信する前記システム・ファブリックを含み、前記方法は、
    前記キャッシュ・メモリが、ターゲット・アドレスを指定する前記複数のプロセッサ・コアのうちの１つのフラッシュまたはクリーン・メモリ・アクセス・オペレーションの要求をシステム・ファブリック上でスヌープすること、
    前記要求をスヌープすることに基づいて、前記キャッシュ・メモリが、前記要求をサービスし、その後レフェリー・モードに入ること、ならびに
    前記レフェリー・モードにある間に、前記キャッシュ・メモリは、前記複数のプロセッサ・コアによる衝突するメモリ・アクセス要求に対してターゲット・アドレスによって識別されるメモリ・ブロックを保護し、それゆえに、前記メモリ・ブロックのコヒーレンス所有権を引き受けることが許容される他のコヒーレンス参加部がないこと
    を含む方法。
  11. 前記フラッシュまたはクリーン・メモリ・アクセス・オペレーションの要求が第１の要求であり、
    前記レフェリー・モードに入ることは、前記第１の要求をスヌープした後に、および前記スヌープ・ロジックが前記第１の要求の処理を完了する前に、衝突する第２の要求をスヌープすることに基づいて、前記レフェリー・モードに入ることを含む、
    請求項１０に記載の方法。
  12. 前記保護することは、衝突するメモリ・アクセス要求に対してＲｅｔｒｙコヒーレンス応答を発行することによって、前記衝突するメモリ・アクセス要求に対し前記メモリ・ブロックを保護することを含む、請求項１０に記載の方法。
  13. 前記保護することは、前記キャッシュ・メモリが、前記レフェリー・モードにある間に、衝突するフラッシュ要求またはクリーン要求に対する第１のコヒーレンス応答を提供し、他のタイプの衝突する要求に対して異なる第２のコヒーレンス応答を提供することを含む、請求項１０に記載の方法。
  14. 前記キャッシュ・メモリが、前記レフェリー・モードにある間に、タイムアウト状態を検出し、前記タイムアウト状態を検出することに応答して、前記レフェリー・モードを出ることをさらに含む、請求項１０に記載の方法。
  15. 前記キャッシュ・メモリが、前記レフェリー・モードにある間に、終了要求を前記システム・ファブリック上でスヌープすることに応答して、前記レフェリー・モードを出ることをさらに含む、請求項１０に記載の方法。
  16. 前記レフェリー・モードに入ることは、前記キャッシュ・メモリが、前記ターゲット・アドレスに関連付けられた修正済みのキャッシュ・ラインのコヒーレンス所有権を標示する前記ディレクトリ内の前記コヒーレンス状態情報に基づいて、前記レフェリー・モードのみに入ることを含む、請求項１０に記載の方法。
  17. 集積回路の設計、製造、または試験のために機械可読ストレージ・デバイスに有形に具体化された設計構造であって、前記設計構造は、
    プロセッサ・コア
    を含む処理ユニットと、
    データ・アレイ
    を含むキャッシュ・メモリと、
    前記データ・アレイの内容のディレクトリであって、コヒーレンス状態情報を含むディレクトリと、
    前記データ・アレイおよび前記ディレクトリを参照してマルチプロセッサ・データ処理システムのシステム・ファブリックからスヌープされたオペレーションを処理するスヌープ・ロジックとを含み、
    前記スヌープ・ロジックは、ターゲット・アドレスを指定する複数のプロセッサ・コアのうちの１つのフラッシュまたはクリーン・メモリ・アクセス・オペレーションの要求を前記システム・ファブリック上でスヌープすることに応答して、前記要求をサービスし、その後、レフェリー・モードに入り、前記スヌープ・ロジックは、前記レフェリー・モードにある間に、前記複数のプロセッサ・コアによる衝突するメモリ・アクセス要求に対して前記ターゲット・アドレスによって識別されるメモリ・ブロックを保護し、それゆえに、システム・メモリのメモリ・コントローラは、前記処理の要求を選択する、設計構造。
  18. 前記フラッシュまたはクリーン・メモリ・アクセス・オペレーションの要求が第１の要求であり、
    前記スヌープ・ロジックは、前記第１の要求をスヌープした後に、および前記スヌープ・ロジックが前記第１の要求の処理を完了する前に、衝突する第２の要求をスヌープすることに基づいて、前記レフェリー・モードに入るように構成されている、
    請求項１７に記載の設計構造。
  19. 前記スヌープ・ロジックは、衝突するメモリ・アクセス要求に対してＲｅｔｒｙコヒーレンス応答を発行することによって、衝突するメモリ・アクセス要求に対し前記メモリ・ブロックを保護するように構成されている、請求項１７に記載の設計構造。
  20. 前記スヌープ・ロジックは、前記レフェリー・モードにある間に、衝突するフラッシュ要求またはクリーン要求に対する第１のコヒーレンス応答を提供し、他のタイプの衝突する要求に対して異なる第２のコヒーレンス応答を提供するように構成されている、
    請求項１７に記載の設計構造。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11157409B2 (en) * 2019-12-17 2021-10-26 International Business Machines Corporation Cache snooping mode extending coherence protection for certain requests
US11556472B1 (en) * 2021-08-04 2023-01-17 International Business Machines Corporation Data processing system having masters that adapt to agents with differing retry behaviors

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4814981A (en) 1986-09-18 1989-03-21 Digital Equipment Corporation Cache invalidate protocol for digital data processing system
US5682516A (en) 1994-03-01 1997-10-28 Intel Corporation Computer system that maintains system wide cache coherency during deferred communication transactions
US6178484B1 (en) 1998-02-17 2001-01-23 International Business Machines Corporation DCBST with ICBI mechanism to maintain coherency of bifurcated data and instruction caches
US6557084B2 (en) 1999-07-13 2003-04-29 International Business Machines Corporation Apparatus and method to improve performance of reads from and writes to shared memory locations
US7000078B1 (en) 1999-10-01 2006-02-14 Stmicroelectronics Ltd. System and method for maintaining cache coherency in a shared memory system
US8635410B1 (en) * 2000-07-20 2014-01-21 Silicon Graphics International, Corp. System and method for removing data from processor caches in a distributed multi-processor computer system
US6633959B2 (en) 2001-06-21 2003-10-14 International Business Machines Corporation Non-uniform memory access (NUMA) data processing system that provides notification of remote deallocation of shared data
US7194587B2 (en) 2003-04-24 2007-03-20 International Business Machines Corp. Localized cache block flush instruction
US7389388B2 (en) 2005-02-10 2008-06-17 International Business Machines Corporation Data processing system and method for efficient communication utilizing an in coherency state
US7543116B2 (en) 2006-01-30 2009-06-02 International Business Machines Corporation Data processing system, cache system and method for handling a flush operation in a data processing system having multiple coherency domains
US8219763B2 (en) 2006-03-16 2012-07-10 International Business Machines Corporation Structure for performing cacheline polling utilizing a store and reserve instruction
US8504777B2 (en) 2010-09-21 2013-08-06 Freescale Semiconductor, Inc. Data processor for processing decorated instructions with cache bypass
US8966457B2 (en) 2011-11-15 2015-02-24 Global Supercomputing Corporation Method and system for converting a single-threaded software program into an application-specific supercomputer
US8793442B2 (en) 2012-02-08 2014-07-29 International Business Machines Corporation Forward progress mechanism for stores in the presence of load contention in a system favoring loads
US8799588B2 (en) 2012-02-08 2014-08-05 International Business Machines Corporation Forward progress mechanism for stores in the presence of load contention in a system favoring loads by state alteration
US8856455B2 (en) 2012-03-28 2014-10-07 International Business Machines Corporation Data cache block deallocate requests
US9129071B2 (en) 2012-10-24 2015-09-08 Texas Instruments Incorporated Coherence controller slot architecture allowing zero latency write commit
US9135175B2 (en) * 2012-12-21 2015-09-15 Oracle International Corporation Distributed cache coherency directory with failure redundancy
US8990513B2 (en) 2013-01-11 2015-03-24 International Business Machines Corporation Accelerated recovery for snooped addresses in a coherent attached processor proxy
US9208091B2 (en) 2013-06-19 2015-12-08 Globalfoundries Inc. Coherent attached processor proxy having hybrid directory
US9298626B2 (en) 2013-09-26 2016-03-29 Globalfoundries Inc. Managing high-conflict cache lines in transactional memory computing environments
US10078589B2 (en) 2015-04-30 2018-09-18 Arm Limited Enforcing data protection in an interconnect
US20180143903A1 (en) * 2016-11-22 2018-05-24 Mediatek Inc. Hardware assisted cache flushing mechanism
US10592424B2 (en) * 2017-07-14 2020-03-17 Arm Limited Range-based memory system

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