JP4164786B2 - プロセッサシステムにおけるバス競合回避方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、プロセッサシステムにおけるバス競合回避方法に関し、特にインタロックバスとスプリットバスとをブリッジ装置により接続したプロセッサシステムにおけるバス競合回避方法に関する。
【０００２】
【従来の技術】
従来のプロセッサシステムにおけるバス競合回避の技術として、特開平３−１８９７５７号公報に「マルチプロセッサシステムにおけるデッドロック回避回路」として開示されたバス競合回避の技術が知られている。この従来のバス競合回避の基本構成を図１８に示す。
【０００３】
図１８に示すプロセッサシステムは、スプリットバスのシステムバスに、ブリッジ装置１８−３を介して、インタロックバスのローカルバスを接続し、該ローカルバスにプロセッサ１８−１やローカルメモリ１８−２等を接続し、該プロセッサ１８−１やローカルメモリ１８−２はローカルバス及びシステムバスを介して他のプロセッサやＩＯ装置等とデータを相互に転送し、システム全体での処理能力の向上を図るマルチプロセッサシステムとして好適に適用されるシステムである。
【０００４】
このようなシステムにおいて、ローカルバス及びシステムバスを介し、プロセッサ、メモリ又はＩＯ装置等の間でデータを互いに転送する際に、同時に複数の装置間でバス使用要求が発生し、バス使用権（以下、バス権という。）の競合が発生する。
【０００５】
そのようなバス権の競合を調停・回避するために、従来のバス競合回避の手段は、ブリッジ装置１８−３内に、ローカルバス要求保証回路１８−３１と再登録抑止回路１８−３２とを備え、バス調停回路（バスアービタ）１８−４内に、バス権返還保証回路１８−４１を備えていた。
【０００６】
ローカルバス要求保証回路１８−３１は、ローカルバスを介してプロセッサ１８−１からシステムバスの使用要求を受取り、スプリットバスのシステムバスにオーダ転送を行った後に、該オーダ転送に対するアンサ転送をシステムバスから受信する前に、システムバス側からローカルバスの使用要求を受取ると、プロセッサ１８−１に対してローカルバス開放要求を発するとともに転送動作の中断とその後の再実行とをプロセッサ１８−１に指示する機能を有する。
【０００７】
再登録抑止回路１８−３２は、前述のシステムバス側からの使用要求によるローカルバスの使用が終了した後に、前述のプロセッサ１８−１からの転送再実行により発せられるコマンドに対し、既にシステムバスに送出したオーダ転送と再実行によるオーダ転送とが重複しないように、該コマンドが再登録されるのを抑止する機能を有する。
【０００８】
バス権返還保証回路１８−４１は、前述のシステムバス側からの使用要求によるローカルバスの使用が終了した後に、前述のプロセッサ１８−１から再実行される転送動作によるバス権要求に対して、バス権の返還を行う機能を備える。
【０００９】
【発明が解決しようとする課題】
従来のバス競合の調停・回避手段において、バス調停回路１８−４内のバス権返還保証回路１８−４１は、バス権返還のために最初にバス要求を行ったバスマスタを覚えておき、システムバス側からのローカルバス使用要求により、アンサ転送待ち状態のバスマスタから一旦バス権を剥奪し、システムバス側からのローカルバス使用要求に対してバス権を与えてデータ転送を行わせ、該データ転送が終了した後に、先にバス要求を行ったアンサ転送待ち状態のバスマスタヘバス権を与える機能をバス調停回路１８−４内に備える必要があった。
【００１０】
しかし、ＰＣＩバス等の標準ローカルバスにおいては、バス調停回路の機能が標準仕様として規定されているため、標準化仕様のバス調停回路に、従来のバス権返還保証回路のような元のバスマスタを覚えておく機能等を備えることができず、標準化仕様のバス調停回路を用いて従来技術におけるようなバス権競合の調停・回避を行うことはできなかった。
【００１１】
また、標準ローカルバスを用いると、複数のマイクロアクセスで構成されるバーストライト転送に対するリトライ要求応答ができない場合がある。例えば、バーストライト転送で４ワード目で再送要求応答（これをｄｉｓｃｏｎｎｅｃｔ要求応答という。）を行うと、バスマスタは４ワード目から再送する仕様になっていることがあり、このような場合、先にバス要求を行った際に送出されるアクセス情報と再送時に送出されるアクセス情報とが異なるために、先にバス要求を行ったバスマスタに再びバス権を与える際に、該バスマスタを特定することができなくなる。
【００１２】
本発明は、インタロックバスのローカルバスとスプリットバスのシステムバスとをブリッジ装置により接続したプロセッサシステムにおいて、ローカルバスにＰＣＩバス等の標準ローカルバスを用いた場合でも、バス調停回路に前述の従来技術におけるバス権返還保証回路のような特別な機能手段を設けることなく、従来と同様に、ローカルバスを介してバスマスタからシステムバスの使用要求を受取り、スプリットバスのシステムバスにオーダ転送を行った後に、該オーダ転送に対するアンサ転送をシステムバスから受信する前に、システムバス側からローカルバスの使用要求を受取ると、該バスマスタに対してローカルバス開放要求を発するとともに転送動作の中断とその後の再実行とを指示し、また、既にシステムバスに送出したオーダ転送と再実行によるオーダ転送とが重複しないように、該コマンドが再登録されるのを抑止するバス権の競合回避処理を行うことを目的とする。
【００１３】
また、バーストライト転送を行うアクセスに対しても、バス調停回路に前述の従来技術におけるバス権返還保証回路のような特別な機能手段を設けることなく、該アクセスを行ったバスマスタを判別してバス権を返還し、従来と同様に、スプリットバスのシステムバスにオーダ転送を行った後に、該オーダ転送に対するアンサ転送をシステムバスから受信する前に、システムバス側からローカルバスの使用要求を受取ると、該バスマスタに対してローカルバス開放要求を発するとともに転送動作の中断とその後の再実行とを指示し、また、既にシステムバスに送出したオーダ転送と再実行によるオーダ転送とが重複しないように、該コマンドが再登録されるのを抑止するバス権の競合回避処理を行うことを目的とする。（補正の根拠：０００６，０００７）
【００１４】
【課題を解決するための手段】
本発明のプロセッサシステムにおけるバス競合回避方法は、（１）インタロックバスとスプリットバスとを接続し、インタロックバスから受信したアクセスのアドレスを含む情報をバッファに保持するブリッジ装置を備えたプロセッサシステムにおいて、前記ブリッジ装置は、インタロックバスからスプリットバスへのデータ転送中に、スプリットバスからインタロックバスヘのデータ転送要求を受信した場合に、インタロックバスに対してリトライ要求応答を行ない、前記バッファに、前記インタロックバスからスプリットバスへのデータ転送中のアドレスを含む情報を保持する過程と、スプリットバスから受信したインタロックバスへのアクセスによるデータを転送したのち、再びインタロックバスから受信したアクセスのアドレスを含む情報と前記バッファに保持された内容とを比較する過程と、該比較により一致を検出した場合に、インタロックバスからデータを受信するとともに、スプリットバスへ新たにオーダ転送を行わずにアンサ転送の受信待ち状態とする過程とを含むものである。
【００１５】
また、（２）前記比較により、前記インタロックバスから受信したアクセスのアドレスを含む情報と前記バッファに保持された内容との不一致を検出した場合に、該アクセスに対してリトライ要求応答を行ない、インタロックバスからのデータ受信を拒否する過程を含むものである。
【００１６】
また、（３）前記比較により、前記インタロックバスから受信したアクセスのアドレスを含む情報と前記バッファに保持された内容との一致を検出した場合に、該バッファの内容を消去し、前記比較の過程を無効化する過程を含むものである。
【００１７】
また、（４）インタロックバスからスプリットバスヘの、アドレスが連続する複数のマイクロアクセスで構成されるバーストライト転送中に、スプリットバスからインタロックバスへのデータ転送要求を受信した場合に、インタロックバスに対して再送要求応答を行ない、前記バッファに、該再送要求応答を行ったアクセスに関するアドレスを含む情報を保持する過程と、スプリットバスから受信したインタロックバスへのアクセスによるデータを転送したのち、再びインタロックバスから受信したアクセスのアドレスを含む情報と前記バッファに保持された内容とを比較する過程と、該比較により一致を検出した場合に、インタロックバスからデータを受信するとともに、スプリットバスへ新たにオーダ転送を行わずにアンサ転送の受信待ち状態とする過程とを含むものである。
【００１８】
また、（５）前記（４）における比較により、インタロックバスから受信したアクセスのアドレスを含む情報と前記バッファに保持された内容との不一致を検出した場合に、該アクセスに対してリトライ要求応答を行ない、インタロックバスからのデータ受信を拒否する過程を含むものである。
【００１９】
また、（６）前記（４）における比較により、インタロックバスから受信したアクセスのアドレスを含む情報と前記バッファに保持された内容との一致を検出した場合に、該バッファの内容を消去し、前記比較の過程を無効化する過程を含むものである。
【００２０】
また、（７）インタロックバスからスプリットバスヘの、アドレスが連続していない複数のマクロアクセスで構成される特定アクセスのバーストライト転送中に、スプリットバスからインタロックバスへのデータ転送要求を受信した場合に、インタロックバスに対して再送要求応答を行ない、前記バッファに、該再送要求応答を行ったバーストデータの先頭ワードにおけるアドレスを含む情報を保持する過程と、スプリットバスから受信したインタロックバスへのアクセスによるデータを転送したのち、再びインタロックバスから受信したアクセスのアドレスを含む情報と前記バッファに保持された内容とを比較する過程と、該比較により一致を検出した場合に、インタロックバスからデータを受信するとともに、スプリットバスへ新たにオーダ転送を行わずにアンサ転送の受信待ち状態とする過程とを含むものである。
【００２１】
また、（８）前記インタロックバスにおける調停回路によるバス競合の調停結果を前記ブリッジ装置へ通知する過程と、該調停結果を基に前記ブリッジ装置はバスマスタを識別し、特定のバスマスタから受信するアクセスを前記特定アクセスと判断する過程とを含むものである。
【００２２】
また、（９）前記ブリッジ装置は、アドレスが連続するバーストライト転送及びアドレスが連続しないバーストライト転送が可能な装置から、個別線により通知されるバスマスタを識別し、特定のバスマスタから受信するアクセスを前記特定アクセスと判断する過程とを含むものである。
【００２３】
また、（１０）前記ブリッジ装置は、前記インタロックバス上に転送される先頭マイクロアクセスのアドレス情報を基に転送データのアドレス空間を判別し、該アドレス空間の判別に基いて前記特定アクセスと判断する過程を含むものである。
【００２４】
また、（１１）インタロックバスからスプリットバスヘの、アドレスが連続でないマイクロアクセスで構成される特定アクセスのバーストライト転送の再送要求に対して、該再送要求応答を受信したバスマスタは、１ワードデータのみの再送データを返送する過程を含むものである。
【００２５】
【発明の実施の形態】
図１に本発明のプロセッサシステムの基本構成例を示す。同図において、１−１はプロセッサ、１−２はメモリ、１−３はブリッジ装置、１−４1 は第１のＩＯ装置、１−４2 は第２のＩＯ装置、１−５1 はプロセッサ及びメモリ等とブリッジ装置とを接続するインタロックバス（ローカルバス）、１−５2 はブリッジ装置とＩＯ装置等とを接続するスプリットバス（システムバス）、１−６1 はインタロックバスのバス調停を行う第１のバス調停回路、１−６2 はスプリットバスのバス調停を行う第２のバス調停回路である。
【００２６】
図２及び図３にインタロックバスのデータ転送例のタイムチャートを示す。インタロックバスの代表例はＰＣＩバスである。図２及び図３は１ワードライト転送の例を示している。
【００２７】
インタロックバスは、バス転送の先頭データ位置を示すＦｒａｍｅ線と、バス使用要求を行ったイニシエータ側（バスマスタ側）レディを示すＩｒｄｙ線と、応答側（バススレーブ側）が応答可であることを示すＤｅｖｓｅｌ線と、応答側が最終データ受信完了したことを示すＴｒｄｙ線と、応答側からのリトライ要求応答を示すＳｔｏｐ線と、アドレスとデータとが多重されて転送されるＡｄ線と、コマンドとバイトイネーブル信号とが転送されるＣ／ＢＥ線とを備える。
【００２８】
インタロックバスにおいて、Ｆｒａｍｅ線とＩｒｄｙ線のどちらかがアサートされていれば転送サイクルである。転送サイクルの先頭サイクルでは、Ａｄ線に転送アドレス（３２ｂｉｔ）が表示され、Ｃ／ＢＥ線にはコマンドが表示される。
【００２９】
バスマスタはＦｒａｍｅ信号をアサートし、Ｄｅｖｓｅｌ信号の返送を待つ。バススレーブは転送アドレスをデコードして、該転送アドレスに応答すべきときは、Ｄｅｖｓｅｌ信号をアサートし、ライト完了をＴｒｄｙ信号のアサートにより通知する（normal completion ）。バススレーブがリトライ要求応答を行う場合は、図３に示すようにＴｒｄｙ信号の代わりにＳｔｏｐ信号をアサートすることにより通知する。
【００３０】
図４にスプリットバスのデータ転送例のタイムチャートを示す。スプリットバスは、オーダ転送とアンサ転送とに分離してデータが転送される。オーダ転送とアンサ転送との間の期間には、別のバスマスタが該スプリットバスを使用してデータを転送することができる。
【００３１】
図４において、例えば、ブリッジ装置がスプリットバスの使用要求Ｒｅｑ０を送出すると、バス調停回路は該要求に対してバス使用許可を示すグラント信号Ｇｎｔ０をブリッジ装置に通知し、グラント信号Ｇｎｔ０が通知されたブリッジ装置は、システムバススタート信号Ｓｂｓ及びシステムバスブロック信号Ｓｂｋをアサートして、コマンド（Ｃ）・アドレス（Ａ）・データ（Ｄ）から成るＳＣＡＤ信号をオーダ転送する。
【００３２】
次に、該オーダ転送を受信した例えば第１のＩＯ装置は、スプリットバスの使用要求Ｒｅｑ１を送出し、該要求に対してバス調停回路からバス使用許可を示すグラント信号Ｇｎｔ１が通知されると、第１のＩＯ装置は、同様にシステムバススタート信号Ｓｂｓ及びシステムバスブロック信号Ｓｂｋをアサートして、コマンド（Ｃ）・アドレス（Ａ）から成るＳＣＡＤ信号をアンサ転送する。
【００３３】
図５に本発明におけるバス権競合回避の第１の動作例を示す。プロセッサ５−１はブリッジ装置５−３を経由して第１のＩＯ装置５−４1 ヘライト転送を行う。また、第２のＩＯ装置５−４2 は、メモリ５−２へのライト転送を行うものとする。
【００３４】
ブリッジ装置５−３はプロセッサ５−１からインタロックバスによりライト転送要求を受信（▲１▼）すると、Ｄｅｖｓｅｌ信号をアサートし、スプリットバスヘオーダ転送（▲２▼）を行う。
【００３５】
スプリットバスは、第１のＩＯ装置５−４1 からアンサ転送を受信する前に、第２のＩＯ装置５−４2 からメモリ５−２へのデータ転送要求を受信（▲３▼）する場合がある。
【００３６】
この場合、ブリッジ装置５−３は、オーダ転送済みでアンサ転送待ち状態のプロセッサ５−１に対し、リトライ要求応答（▲４▼）を行うとともに、インタロックバスの開放を要求する。
【００３７】
このときブリッジ装置５−３は、プロセッサ５−１から受信中のアドレスを含むアクセス情報をブリッジ装置内のバッファに保持しておく。リトライ要求応答を受信（▲４▼）したプロセッサ５−１は、一旦インタロックバスの占有を開放し、その後、再び該バスの使用を要求する。
【００３８】
ブリッジ装置５−３はインタロックバスの使用権を得た後、第２のＩＯ装置５−４2 からメモリ５−２に対してのライト転送（▲５▼）を行ない、その完了後にインタロックバスの占有を開放する。
【００３９】
プロセッサ５−１は、インタロックバスの開放後、該バスの使用を要求してバス権を得た後、第１のＩＯ装置５−４1 へのライト転送を再実行（▲６▼）する。ブリッジ装置５−３は、この再実行によるライト転送におけるアドレス情報と、先のライト転送において前述のバッファに保持したアドレス情報とを比較し、その一致を確認すると、プロセッサ５−１に対してＤｅｖｓｅｌ信号をアサートするが、スプリットバスに対しては既に行ったオーダ転送との重複を避けるために新たなオーダ転送を行わず、第１のＩＯ装置５−４1 からのアンサ転送待ちの状態とする。
【００４０】
その後、スプリットバスからアンサ転送を受信（▲７▼）すると、ブリッジ装置５−３はインタロックバスへＴｒｄｙ信号（normal completion ）を返送（▲８▼）し、プロセッサ５−１から要求されたデータ転送を終了する。
【００４１】
このように、インタロックバスとスプリットバスとを接続するブリッジ装置において、ブリッジ装置はインタロックバスから受信したアクセスのアドレスを含む情報を保持するバッファを有し、インタロックバスからスプリットバスへのデータ転送中に、スプリットバスからインタロックバスへのデータ転送要求を受信した場合に、インタロックバスに対してリトライ要求応答を行ない、該バッファに、インタロックバスからスプリットバスへ転送したアドレスを含むアクセス情報を保持し、スプリットバスから受信したインタロックバスへのアクセスを転送した後、再びインタロックバスから受信したアクセス情報と該バッファに保持された内容とを比較し、一致した場合は、インタロックバスからのアクセスを受付け、スプリットバスに対して新たにオーダ転送を行わずにアンサ転送待つ状態とする。
【００４２】
このような機能をブリッジ装置に具備することにより、ブリッジ装置は、インタロックバスから受信したアクセスが、元のバスマスタによるリトライアクセスであることが分かり、バス権競合における処理矛盾を回避することができる。
【００４３】
したがって、バス調停回路に特別な機能手段を設けることなく、標準化されたバス調停回路を用いたプロセッサシステムにおいて、従来と同様にバス権の競合を回避することができる。
図６に本発明におけるバス権競合回避の第２の動作例を示す。前述の図５に示した動作例において、インタロックバスに第１のプロセッサ（Ｐ１）及び第２のプロセッサ（Ｐ２）が接続されている場合、第１のプロセッサ（Ｐ１）がバス権権を開放してから、ブリッジ装置がバス権を獲得するまでの間に、第２のプロセッサ（Ｐ２）がバス権を得て、ブリッジ装置経由のアクセスを行うケースがあり得る。図６はこのようなケースを示している。
【００４４】
このような場合、ブリッジ装置６−３は、第２のプロセッサ（Ｐ２）６−１2 からのアクセス（▲１▼）に対し、一旦Ｄｅｖｓｅｌ信号をアサートするが、該アクセスのアドレス情報等がバッファに保持されているアドレス情報と異なるため、リトライ要求応答（▲２▼）を返送する。
【００４５】
ブリッジ装置６−３からリトライ応答要求（▲２▼）を受信した第２のプロセッサ（Ｐ２）６−１2 は、一旦バス権を開放するため、バス権を要求しているブリッジ装置６−３ヘバス権が渡ることとなる。したがって、このような場合においても、バス調停回路に特別な機能手段を設けることなく、バス権の競合を回避することができる。
【００４６】
すなわち、従来技術において、バス調停回路は、バス権返還保証回路によりバス権を操作し、スプリットバスからインタロックバスへの転送を行った後に、元のバスマスタヘバス権を与えていたため、他のバスマスタがブリッジ装置へ転送することはなかった。
【００４７】
これに対し、本発明はこのような場合の競合を回避する手法として、インタロックバスから受信したアクセス情報とブリッジ装置内のバッファに保持されたアドレス情報とが不一致の場合は、リトライ要求応答を行うことにより、インタロックバスからアクセスを受信しないようにする。
【００４８】
そしてその後のアクセス情報不一致のアクセスに対して、リトライを繰り返し、アクセス情報が一致する元のバスマスタからのアクセス（▲３▼）に対してバス権を渡し、元のバスマスタによるリトライアクセスが実行される。
【００４９】
第１のプロセッサ（Ｐ１）６−１1 のデータ転送に対し、スプリットバスからアンサ転送（▲４▼）を受信したブリッジ装置６−３は、インタロックバスへＴｒｄｙ信号を返送（▲５▼）するとともに、前述のバッファの保持内容を消去し、アクセス情報の比較処理の動作を無効化する。その結果、第２のプロセッサ（Ｐ２）６−１2 がバス権を得て、ブリッジ装置６−３経由のアクセス（▲６▼）を行うことが可能となる。
【００５０】
このように、第１のプロセッサ（Ｐ１）６−１1 によるスプリットバスヘのデータ転送が完了すると、インタロックバスへＴｒｄｙ信号による応答を返し、このときに前述のブリッジ装置６−３のバッファ内容及びアクセス情報の比較処理を無効化することにより、元のバスマスタによるインタロックバスからスプリットバスへのデータ転送が完了した後、インタロックバスに接続されている他のバスマスタがバスを使用することが可能となる。
【００５１】
すなわち、調停回路には何ら特別な機能を付加することなく、インタロックバスに接続されている複数のバスマスタによるスプリットバスへの競合が従来と同様に回避され、それぞれのバスマスタはスプリットバスへデータ転送を行うことができる。
【００５２】
次に、本発明によるバースト転送の場合の競合回避について説明する。
図７及び図８はインタロックバスにおけるバースト転送の例のタイムチャートである。図７は４ワードライト転送の例を示し、図８は該転送においてｄｉｓｃｏｎｎｅｃｔ要求応答を行う場合を示している。
【００５３】
Ｆｒａｍｅ線は最終データでネゲート（無効化）される。転送サイクルの先頭サイクルではＡｄ線に転送アドレス（３２ｂｉｔ）が表示される。またＣ／ＢＥ線にはコマンドが表示される。
【００５４】
ブリッジ装置はスプリットバスヘオーダ転送を行うため、インタロックバスから全てのライトデータを受信する必要がある。したがって、図７に示すように、４ワードライト転送の場合は３ワード分のＴｒｄｙ信号をアサートし、４ワード目のＴｒｄｙ信号はスプリットバスからアンサ転送を受信してから返送する（normal completion ）。一方、ｄｉｓｃｏｎｎｅｃｔ要求応答を行う場合は、図８に示すように、Ｔｒｄｙ信号の代わりにＳｔｏｐ信号により通知する。
【００５５】
図９に本発明におけるバス権競合回避の第３の動作例を示す。プロセッサ９−１は、ブリッジ装置９−３を経由して第１のＩＯ装置９−４1 へライト転送を行う。また、第２のＩＯ装置９−４2 はメモリ９−２へのライト転送を行うものとする。
【００５６】
ブリッジ装置９−３は、プロセッサ９−１から４ワードライト転送（▲１▼）を受信し、Ｄｅｖｓｅｌ信号をアサートし、スプリットバスヘオーダ転送を行う。ブリッジ装置９−３は、該オーダ転送に対するスプリットバスからのアンサ転送を受信する前に、第２のＩＯ装置９−４2 からメモリ９−２ヘの転送要求を受信する場合がある。
【００５７】
この場合、ブリッジ装置９−３は、インタロックバスに接続されたプロセッサ９−１に対し、ｄｉｓｃｏｎｎｅｃｔ要求応答（▲４▼）を行うとともに、インタロックバスのバス権を要求する。
【００５８】
このとき、ブリッジ装置９−３は、プロセッサ９−１から受信中のアドレス情報（ａ）に３ワード（１ワードは４バイトであるとする。）分のアドレス（‘１２' ）を加えた値（ａ＋‘１２' ）をバッファに保持しておく。
【００５９】
そして、ブリッジ装置９−３からｄｉｓｃｏｎｎｅｃｔ要求応答を受信したプロセッサ９−１は、一旦バス権を開放し、その後、再びバス権を要求する。プロセッサ９−１のバス権開放により、ブリッジ装置９−３はバス権を得た後、第２のＩＯ装置９−４2 からのライト転送（▲５▼）を行ない、その転送後にバス権を開放する。
【００６０】
プロセッサ９−１は再びバス権を得た後、第１のＩＯ装置９−４1 へのライト転送（▲６▼）を行う。このときのライト転送アドレスはｄｉｓｃｏｎｎｅｃｔ要求応答を受信したデータに対するアドレス（ａ＋‘１２' ）である。
【００６１】
ブリッジ装置９−３は、前述のバッファに保持されているアドレス情報との一致を確認すると、Ｄｅｖｓｅｌ信号をアサートするが、スプリットバスへの新たなオーダ転送を行わない。
【００６２】
そして、その後、スプリットバスからアンサ転送（▲７▼）を受信すると、ブリッジ装置９−３はインタロックバスヘＴｒｄｙ信号（normal completion ）を返送し（▲８▼）、データ転送を終了する。
【００６３】
インタロックバスからスプリットバスヘの転送がバーストライト転送であるとき、インタロックバスからスプリットバスへの転送中に、スプリットバスからインタロックバスへの転送を受信した場合に、例えば４ワードライト転送の１〜３ワード目まで正常応答を返送している場合は、４ワード目でリトライ要求応答を返送しても、４ワード目から再送されてしまうことがある。これは、インタロックバスの標準化仕様に拠る。
【００６４】
このようなバーストライト転送に対して、受信したアドレス等をバッファに保存しておいても、リトライアクセス時のアドレスと致しない。そこで、バーストライト転送の場合は、インタロックバスへｄｉｓｃｏｎｎｅｃｔ要求応答を行ない、最終ワードに対するアドレス情報等を保持する。
【００６５】
この機能により、ブリッジ装置はリトライアクセスを正しく認識できるようになり、また、バス調停回路に特別な機能手段を設けることなく、従来と同様なバス権の競合を回避することができる。
【００６６】
前述のバースト転送の場合において、インタロックバスに第１のプロセッサ
（Ｐ１）及び第２のプロセッサ（Ｐ２）が接続されている場合、第１のプロセッサ（Ｐ１）がバスを開放してからブリッジ装置がバス権を得るまでの間に、第２のプロセッサ（Ｐ２）がバス権を得て、ブリッジ装置経由のアクセスを行うことが起り得る。図１０に示す第４の動作例はこのようなケースの動作例である。
【００６７】
このような場合、ブリッジ装置１０−３は、第２のプロセッサ（Ｐ２）１０−１2 からのアクセス（▲１▼）に対し、一旦Ｄｅｖｓｅｌ信号をアサートするが、該アクセスのアドレス情報が既にバッファに保持されているアドレス情報と異なるため、リトライ要求応答（▲２▼）を返送する。
【００６８】
ブリッジ装置１０−３からリトライ要求応答（▲２▼）を受信した第２のプロセッサ（Ｐ２）１０−１2 は、一旦バス権を開放するため、ブリッジ装置１０−３ヘバス権が渡ることとなる。したがって、このような場合においても、バス調停回路に特別な機能手段を設けることなく、従来と同様にバス権の競合を回避することができる。
【００６９】
すなわち、このような場合でも、インタロックバスから受信したアクセス情報等と前述のバッファ内のアドレス情報等とが不一致の場合は、リトライ要求応答を行ない、インタロックバスからアクセスを受付けないようにすることにより、その後のバス調停によるアクセスに対し、アドレス情報不一致のものにリトライを繰り返し、アドレス情報が一致する元のバスマスタからのアクセス（▲３▼）に対してバス権を渡し、元のバスマスタによるリトライアクセスが実行される。
【００７０】
前述の図１０に示した動作例において、第１のプロセッサ（Ｐ１）１０−１1 のデータ転送に対し、スプリットバスからアンサ転送（▲４▼）を受信したブリッジ装置１０−３は、インタロックバスへＴｒｄｙ信号を返送（▲５▼）するとともに、前述のバッファの保持内容及びアドレス情報等の比較処理を無効化する。その結果、第２のプロセッサ（Ｐ２）１０−１2 がバス権を得て、ブリッジ装置１０−３経由のアクセス（▲６▼）を行うことが可能となる。
【００７１】
このように、スプリットバスへの転送を完了した後、インタロックバスへその応答を返したときにバッファの内容等を無効化することにより、その後、インタロックバスに接続されている他のバスマスタが、インタロックバスを使用しスプリットバスへデータ転送することが可能となる。
【００７２】
図１１は本発明におけるバス権競合回避の第５の動作例を示す。この動作例は、第２のプロセッサ（Ｐ２）が、アドレスとデータとが対にならないバーストライト転送を行う動作例を示している。
【００７３】
第１のプロセッサ（Ｐ１）１１−１1 のデータ転送が終了した後、第２のプロセッサ（Ｐ２）１１−１2 はブリッジ装置１１−３を経由して第１のＩＯ装置１１−４1 ヘバーストライト転送を行う。また、第２のＩＯ装置１１−４2 はメモリ１１−２へのライト転送を行うものとする。
【００７４】
ブリッジ装置１１−３は第２のプロセッサ（Ｐ２）１１−１2 から４ワードライト転送（▲１▼）を受信し、Ｄｅｖｓｅｌ信号をアサートし、スプリットバスへオーダ転送（▲２▼）を行う。そして、スプリットバスからアンサ転送を受信する前に、第２のＩＯ装置１１−４2 からメモリ１１−２へのライト転送（▲３▼）を受信する場合がある。
【００７５】
このような場合、ブリッジ装置１１−３は、第２のプロセッサ（Ｐ２）１１−１2 に対し、ｄｉｓｃｏｎｎｅｃｔ要求応答（▲４▼）を行うとともに、インタロックバスのバス権を要求する。そして、このとき第２のプロセッサ（Ｐ２）１１−１2 から受信中のアドレス情報（ａ）をバッファに保持しておく。
【００７６】
ｄｉｓｃｏｎｎｅｃｔ要求応答を受信した第２のプロセッサ（Ｐ２）１１−１2 は、一旦バス権を開放し、その後、再びバス権を要求する。ブリッジ装置１１−３がバス権を得た後、第２のＩＯ装置１１−４2 からのライト転送（▲５▼）を行ない、その終了後にインタロックバスのバス権を開放する。
【００７７】
第２のプロセッサ（Ｐ２）１１−１2 は、再びバス権を得た後、第１のＩＯ装置１１−４へのバーストライト転送（▲６▼）を行う。ただし、このときのバーストライト転送アドレスはｄｉｓｃｏｎｎｅｃｔ要求応答を受信したデータ転送の先頭データに対するアドレス（ａ）であるとする。
【００７８】
ブリッジ装置１１−３は、バッファに保持されているアドレス情報との一致を確認すると、Ｄｅｖｓｅｌ信号をアサートし、スプリットバスへの新たなオーダ転送を行わずにアンサ転送待ち状態にする。
【００７９】
バーストライト転送における転送データとアドレスとが対になっていない場合に、先頭ワード以外でｄｉｓｃｏｎｎｅｃｔ要求応答を受信したバスマスタは、再送アドレスを算出することができない。例えば、１回のバーストライト転送で複数のバラバラなアドレスに対応したレジスタのデータ等を転送する場合である。
【００８０】
通常、このようなバーストライト転送を行うバスマスタは、ｄｉｓｃｏｎｎｅｃｔ要求応答を受信することができないので、従来のような競合回避は不可能となる。そこで、このようなアドレスが連続していない複数のマイクロアクセスで構成される特定のアクセスについては、バーストライト転送の先頭ワード以外でｄｉｓｃｏｎｎｅｃｔ要求応答を受信したバスマスタは、先頭アドレスによりリトライを行ない、ブリッジ装置側は、先頭ワードのアドレスを含む情報をバッファに保持しておくこととすることにより、同様な競合回避が可能となる。
【００８１】
したがって、このような場合でも、アドレスが連続していない複数のマイクロアクセスで構成される特定アクセスを識別し、該特定アクセスに対してはブリッジ装置のバッファに先頭ワードのアドレスを含む情報を保持する構成を備えることにより、バス調停回路に特別な機能手段を設けることなく、同様にバス権の競合を回避することが可能となる。
【００８２】
前述したシステム構成において、汎用ローカルバスに接続されたバスマスタは、通常該ローカルバス仕様に準拠しているため、前述のようなアドレスとデータが連続しない特定アクセスが行われるか否かは、ローカルバスに接続されているバスマスタの属性等により識別することができる。
【００８３】
したがって、特定のバスマスタから受信したアクセスを特定アクセスとして識別することにより、アドレスとデータが連続するバスマスタと連続しないバスマスタとを混在させたシステムでのバス競合回避が可能となる。
【００８４】
バスマスタの識別の第１の手法として、調停回路における調停結果を、ブリッジ装置に通知することにより、ブリッジ装置はバスマスタを識別し、その結果から特定アクセスを判別することができる。
【００８５】
図１２にインタロックバスの調停制御線による本発明のバスマスタ通知の構成図を示す。また、図１３にインタロックバスにおける調停動作のタイムチャートを示す。第１のプロセッサ（Ｐ１）１２−１1 がバス権を要求するとき、調停回路１２−２に対して、該プロセッサの識別情報を含むバス権要求信号ｒｅｑ＿Ｐ１をアサートする。また、第２のプロセッサ（Ｐ２）１２−１2 がバス権を要求するとき、同様に該プロセッサの識別情報を含むバス権要求信号ｒｅｑ＿Ｐ２をアサートする。
【００８６】
調停回路１２−２は、所定の優先順位に従って一方のプロセッサ、例えば、第１のプロセッサ（Ｐ１）１２−１1 に対し、該プロセッサの識別情報を含むバス使用許可信号であるグラント信号ｇｎｔ＿Ｐ１をアサートし、バス権を与えられた例えば第１のプロセッサ（Ｐ１）は、該グラント信号ｇｎｔ＿Ｐ１を受信した後、Ｆｒａｍｅ信号及びＩｒｄｙ信号をアサートしてデータ転送し、応答側からのＤｅｖｓｅｌ信号及びＴｒｄｙ信号のアサートによりデータ転送を完了する。なお、第２のプロセッサ（Ｐ２）１２−１2 に対してバス権を与えるときは、該プロセッサの識別情報を含むグラント信号ｇｎｔ＿Ｐ２がアサートされる。
【００８７】
ブリッジ装置１２−３は、調停回路１２−２から送出されるこれらのグラント信号ｇｎｔ＿Ｐ１及びｇｎｔ＿Ｐ２を取り込み、該信号に含まれるプロセッサ等の識別情報を解析することにより、バスマスタを特定することができる。
【００８８】
複数のバスマスタを１つのローカルバスインターフェースに実装する場合、バスマスタの識別だけでは、前述の特定アクセスを識別できない場合がある。例えば、下位ブリッジ装置配下に、アドレスとデータが連続するバスマスタと連続しないバススマスタが混在する場合である。
【００８９】
図１４は複数のプロセッサが下位ブリッジ装置を経由してインタロックバスに接続された第１の構成例を示している。第１のプロセッサ（Ｐ１）１４−１1 と第２のプロセッサ（Ｐ２）１４−１2 とがローカルバス１４−５3 により、下位ブリッジ装置１４−３1 に接続され、下位ブリッジ装置１４−３1 とメモリ１４−２とがローカルバス（インタロックバス）１４−５1 により上位ブリッジ装置１４−３0 に接続され、上位ブリッジ装置１４−３0 はシステムバス１４−５2 により更に他の装置に接続されているものとする。
【００９０】
下位ブリッジ装置１４−３1 は、ローカルバス１４−５3 に対して備えられた調停回路１４−６1 による調停結果から、バスマスタを特定することができる。しかし、該下位ブリッジ装置１４−３1 を経由したローカルバス（インタロックバス）１４−５1 側は、該下位ブリッジ装置１４−３1 の識別情報を含むバス権要求信号ｒｅｑ＿Ｂ１及びグラント信号ｇｎｔ＿Ｂ１にまとめられるため、上位ブリッジ装置１４−３0 は、第１のプロセッサ（Ｐ１）１４−１1 と第２のプロセッサ（Ｐ２）１４−１2 の何れからのアクセスかを判別することができないため、前述の特定アクセスを識別することができない。
【００９１】
そこで、下位ブリッジ装置１４−３1 は、図１２で説明した手法と同様に第１及び第２のプロセッサに対するグラント信号ｇｎｔ＿Ｐ１及びｇｎｔ＿Ｐ２を引き込み、該グラント信号線によりバスマスタを特定し、特定した結果を上位ブリッジ装置１４−３0 へ個別線１４−７を介して中継することにより、上位ブリッジ装置１４−３0 は、バスマスタを特定することができ、インタロックバスにおける転送が前述の特定アクセスか否かを識別することができる。
【００９２】
この場合、下位ブリッジ装置１４−３1 は、ローカルバスマスタとして転送する際に、個別線１４−７にアドレスとデータが連続するアクセスか否かを示す情報を表示し、上位ブリッジ装置１４−３0 は、この個別線１４−７の表示により特定アクセスか否かを識別する構成とすることができる。
【００９３】
図１５は複数のプロセッサが下位ブリッジ装置を経由してインタロックバスに接続された第２の構成例を示す。前述した特定アクセスを識別する手法は、上位ブリッジ装置１４−３0 と下位ブリッジ装置１４−３1 との間に、インタロックバスのほかに別途個別線１４−７を設けるものであったが、ローカルバスの規約より、上記の個別線の追加が不可能な場合があり、また、下位ブリッジ装置１４−３1 に汎用ブリッジＬＳＩ等を使用した場合、個別線を別途設けることはできない。
【００９４】
そのような場合、前述した構成では、下位ブリッジ装置は上位ブリッジ装置へ特定アクセスを通知することができない。そこで、通常、アドレスとデータが連続する空間をメモリ空間とし、連続しない空間を制御空間とした場合、アドレス割り付けが重なることはないため、制御空間のアドレスにおけるバーストライト転送に関しては、前述の特定アクセスと判定することができる。
【００９５】
すなわち、図１５に示すように、インタロックバスをアドレスデコーダ１５−７に引き込み、アドレスデコーダ１５−７は、インタロックバス上に送出されるアドレス情報をデコードし、該アドレスがメモリ空間のものか制御空間のものかを判別し、上位ブリッジ装置１５−３0 は該判別情報を基に、インタロックバスにおける転送が前述の特定アクセスのものか否かを判定することができる。なお、図１５において、図１４に示した構成要素と同一のものには同一の符号を付し、重複した説明は省略する。
【００９６】
図１６はアドレス空間マッピングの例を示している。アドレス‘0000 0000 H ' 〜‘7FFF FFFF H ' のアドレス空間（２ＧＢ）は、アドレスとデータとが対になっているメモリ空間であり、該アドレス空間のバーストライト転送はメモリ空間 （メモリへのアクセス）である。
【００９７】
また、アドレス‘8000 0000 H ' 〜‘1 000 000 H ' のアドレス空間（２ＧＢ）は、アドレスとデータとが対にならない制御空間であり、該アドレス空間のバーストライト転送は制御空間（レジスタ等へのアクセス）である。
【００９８】
図１６に示すように、通常はメモリ空間と制御空間とは完全に分離されており、重なることはない。したがって、上位ブリッジ装置１５−３0 は、アドレスデコーダ１５−７によるアドレスの解析によって、インタロックバス１４−５1 上の転送が、メモリ空間のものか制御空間のものかを識別し、前述の特定アクセスか否かを判定することができる。また、ＰＣＩバスのようにアドレス空間がコマンドにより識別できる場合には、コマンドの解析により同様に特定アクセスか否かを判定することができる。
【００９９】
ここで、前述の図１１に示した本発明におけるバス権競合回避の第５の動作例に戻ると、インタロックバスからｄｉｓｃｏｎｎｅｃｔ要求応答（▲４▼）を受信したバスマスタ（第２のプロセッサ１１−１2 ）が、バス開放後にブリッジ装置１１−３に対して、既に送出（▲１▼）したデータと同じデータを全て再送（▲６▼）している。
【０１００】
しかし、ブリッジ装置１１−３は、既に対応するアクセスのライトデータを受信してスプリットバスに対して該データのオーダ転送（▲２▼）を完了しているため、該再送データは不要である。したがって、このような不要なデータを再送しないこととすることにより、待ち時間の短縮とバス使用効率の向上を図ることができる。
【０１０１】
図１７は、このような不要なデータ再送しないようにした本発明のバス権競合回避の第６の動作例を示す。図１７において、▲１▼〜▲５▼の動作は、図１１に示した▲１▼〜▲５▼の動作と同様であるので、重複した説明は省略する。第６の動作例では、インタロックバスからｄｉｓｃｏｎｎｅｃｔ要求応答（▲４▼）を受信したバスマスタ（第２のプロセッサ１１−１2 ）は、再送データとして、空データ等の任意の１ワードデータのみを再送する（▲６▼' ）こととし、インタロックバス上の無駄なデータサイクルを行わずに済ませ、時間の短縮と処理の効率化を図ることができる。
【０１０２】
【発明の効果】
以上説明したように、本発明によれば、インタロックバスのローカルバスとスプリットバスのシステムバスとをブリッジ装置により接続したプロセッサシステムにおいて、ブリッジ装置はインタロックバスから受信したアクセスのアドレスを含む情報を保持するバッファを備え、インタロックバスに対してリトライ要求応答後、再びインタロックバスから受信したアクセスのアドレスを含む情報と該バッファに保持された内容とを比較し、一致するアクセスに対してバス権を与えることにより、バス調停回路に前述の従来技術におけるバス権返還保証回路のような特別な機能手段を設けることなく、スプリットバスのシステムバスにオーダ転送を行った後に、該オーダ転送に対するアンサ転送をシステムバスから受信する前に、システムバス側からローカルバスの使用要求を受取ると、該バスマスタに対してローカルバス開放要求を発するとともに転送動作の中断とその後の再実行とを指示し、また、既にシステムバスに送出したオーダ転送と再実行によるオーダ転送とが重複しないように、該コマンドが再登録されるのを抑止するバス権の競合回避処理を行うことができる。
【０１０３】
また、アドレスが連続していない複数のマイクロアクセスで構成される特定アクセスを含むバーストライト転送に対しても、ブリッジ装置においてバスマスタを又はアドレス空間を識別することにより、バス調停回路に前述の従来技術におけるバス権返還保証回路のような特別な機能手段を設けることなく、再送要求に対するバースト転送を行ったバスマスタを正しく判別してバス権を返還し、スプリットバスのシステムバスにオーダ転送を行った後に、該オーダ転送に対するアンサ転送をシステムバスから受信する前に、システムバス側からローカルバスの使用要求を受取ると、該バスマスタに対してローカルバス開放要求を発するとともに転送動作の中断とその後の再実行とを指示し、また、既にシステムバスに送出したオーダ転送と再実行によるオーダ転送とが重複しないように、該コマンドが再登録されるのを抑止するバス権の競合回避処理を行うことができる。
【図面の簡単な説明】
【図１】本発明のプロセッサシステムの基本構成例を示す図である。
【図２】インタロックバスのデータ転送例のタイムチャートである。
【図３】インタロックバスのデータ転送例（リトライ要求応答）のタイムチャートである。
【図４】スプリットバスのデータ転送例のタイムチャートである。
【図５】本発明におけるバス権競合回避の第１の動作例を示す図である。
【図６】本発明におけるバス権競合回避の第２の動作例を示す図である。
【図７】インタロックバスにおけるバースト転送例のタイムチャートである。
【図８】インタロックバスにおけるバースト転送例（ｄｉｓｃｏｎｎｅｃｔ要求応答）のタイムチャートである。
【図９】本発明におけるバス権競合回避の第３の動作例を示す図である。
【図１０】本発明におけるバス権競合回避の第４の動作例を示す図である。
【図１１】本発明におけるバス権競合回避の第５の動作例を示す図である。
【図１２】インタロックバスの調停制御線による本発明のバスマスタ通知の構成図である。
【図１３】インタロックバスにおける調停動作のタイムチャートである。
【図１４】複数のプロセッサが下位ブリッジ装置を経由して接続された第１の構成例を示す図である。
【図１５】複数のプロセッサが下位ブリッジ装置を経由して接続された第２の構成例を示す図である。
【図１６】アドレス空間マッピングの例を示す図である。
【図１７】本発明におけるバス権競合回避の第６の動作例を示す図である。
【図１８】従来のバス競合回避の基本構成図である。
【符号の説明】
１−１ プロセッサ
１−２ メモリ
１−３ ブリッジ装置
１−４1 第１のＩＯ装置
１−４2 第２のＩＯ装置
１−５1 プロセッサ及びメモリ等とブリッジ装置とを接続するインタロックバス（ローカルバス）
１−５2 ブリッジ装置とＩＯ装置等とを接続するスプリットバス（システムバス）
１−６1 インタロックバスのバス調停を行う第１のバス調停回路
１−６2 スプリットバスのバス調停を行う第２のバス調停回路
【発明の属する技術分野】
本発明は、プロセッサシステムにおけるバス競合回避方法に関し、特にインタロックバスとスプリットバスとをブリッジ装置により接続したプロセッサシステムにおけるバス競合回避方法に関する。
【０００２】
【従来の技術】
従来のプロセッサシステムにおけるバス競合回避の技術として、特開平３−１８９７５７号公報に「マルチプロセッサシステムにおけるデッドロック回避回路」として開示されたバス競合回避の技術が知られている。この従来のバス競合回避の基本構成を図１８に示す。
【０００３】
図１８に示すプロセッサシステムは、スプリットバスのシステムバスに、ブリッジ装置１８−３を介して、インタロックバスのローカルバスを接続し、該ローカルバスにプロセッサ１８−１やローカルメモリ１８−２等を接続し、該プロセッサ１８−１やローカルメモリ１８−２はローカルバス及びシステムバスを介して他のプロセッサやＩＯ装置等とデータを相互に転送し、システム全体での処理能力の向上を図るマルチプロセッサシステムとして好適に適用されるシステムである。
【０００４】
このようなシステムにおいて、ローカルバス及びシステムバスを介し、プロセッサ、メモリ又はＩＯ装置等の間でデータを互いに転送する際に、同時に複数の装置間でバス使用要求が発生し、バス使用権（以下、バス権という。）の競合が発生する。
【０００５】
そのようなバス権の競合を調停・回避するために、従来のバス競合回避の手段は、ブリッジ装置１８−３内に、ローカルバス要求保証回路１８−３１と再登録抑止回路１８−３２とを備え、バス調停回路（バスアービタ）１８−４内に、バス権返還保証回路１８−４１を備えていた。
【０００６】
ローカルバス要求保証回路１８−３１は、ローカルバスを介してプロセッサ１８−１からシステムバスの使用要求を受取り、スプリットバスのシステムバスにオーダ転送を行った後に、該オーダ転送に対するアンサ転送をシステムバスから受信する前に、システムバス側からローカルバスの使用要求を受取ると、プロセッサ１８−１に対してローカルバス開放要求を発するとともに転送動作の中断とその後の再実行とをプロセッサ１８−１に指示する機能を有する。
【０００７】
再登録抑止回路１８−３２は、前述のシステムバス側からの使用要求によるローカルバスの使用が終了した後に、前述のプロセッサ１８−１からの転送再実行により発せられるコマンドに対し、既にシステムバスに送出したオーダ転送と再実行によるオーダ転送とが重複しないように、該コマンドが再登録されるのを抑止する機能を有する。
【０００８】
バス権返還保証回路１８−４１は、前述のシステムバス側からの使用要求によるローカルバスの使用が終了した後に、前述のプロセッサ１８−１から再実行される転送動作によるバス権要求に対して、バス権の返還を行う機能を備える。
【０００９】
【発明が解決しようとする課題】
従来のバス競合の調停・回避手段において、バス調停回路１８−４内のバス権返還保証回路１８−４１は、バス権返還のために最初にバス要求を行ったバスマスタを覚えておき、システムバス側からのローカルバス使用要求により、アンサ転送待ち状態のバスマスタから一旦バス権を剥奪し、システムバス側からのローカルバス使用要求に対してバス権を与えてデータ転送を行わせ、該データ転送が終了した後に、先にバス要求を行ったアンサ転送待ち状態のバスマスタヘバス権を与える機能をバス調停回路１８−４内に備える必要があった。
【００１０】
しかし、ＰＣＩバス等の標準ローカルバスにおいては、バス調停回路の機能が標準仕様として規定されているため、標準化仕様のバス調停回路に、従来のバス権返還保証回路のような元のバスマスタを覚えておく機能等を備えることができず、標準化仕様のバス調停回路を用いて従来技術におけるようなバス権競合の調停・回避を行うことはできなかった。
【００１１】
また、標準ローカルバスを用いると、複数のマイクロアクセスで構成されるバーストライト転送に対するリトライ要求応答ができない場合がある。例えば、バーストライト転送で４ワード目で再送要求応答（これをｄｉｓｃｏｎｎｅｃｔ要求応答という。）を行うと、バスマスタは４ワード目から再送する仕様になっていることがあり、このような場合、先にバス要求を行った際に送出されるアクセス情報と再送時に送出されるアクセス情報とが異なるために、先にバス要求を行ったバスマスタに再びバス権を与える際に、該バスマスタを特定することができなくなる。
【００１２】
本発明は、インタロックバスのローカルバスとスプリットバスのシステムバスとをブリッジ装置により接続したプロセッサシステムにおいて、ローカルバスにＰＣＩバス等の標準ローカルバスを用いた場合でも、バス調停回路に前述の従来技術におけるバス権返還保証回路のような特別な機能手段を設けることなく、従来と同様に、ローカルバスを介してバスマスタからシステムバスの使用要求を受取り、スプリットバスのシステムバスにオーダ転送を行った後に、該オーダ転送に対するアンサ転送をシステムバスから受信する前に、システムバス側からローカルバスの使用要求を受取ると、該バスマスタに対してローカルバス開放要求を発するとともに転送動作の中断とその後の再実行とを指示し、また、既にシステムバスに送出したオーダ転送と再実行によるオーダ転送とが重複しないように、該コマンドが再登録されるのを抑止するバス権の競合回避処理を行うことを目的とする。
【００１３】
また、バーストライト転送を行うアクセスに対しても、バス調停回路に前述の従来技術におけるバス権返還保証回路のような特別な機能手段を設けることなく、該アクセスを行ったバスマスタを判別してバス権を返還し、従来と同様に、スプリットバスのシステムバスにオーダ転送を行った後に、該オーダ転送に対するアンサ転送をシステムバスから受信する前に、システムバス側からローカルバスの使用要求を受取ると、該バスマスタに対してローカルバス開放要求を発するとともに転送動作の中断とその後の再実行とを指示し、また、既にシステムバスに送出したオーダ転送と再実行によるオーダ転送とが重複しないように、該コマンドが再登録されるのを抑止するバス権の競合回避処理を行うことを目的とする。（補正の根拠：０００６，０００７）
【００１４】
【課題を解決するための手段】
本発明のプロセッサシステムにおけるバス競合回避方法は、（１）インタロックバスとスプリットバスとを接続し、インタロックバスから受信したアクセスのアドレスを含む情報をバッファに保持するブリッジ装置を備えたプロセッサシステムにおいて、前記ブリッジ装置は、インタロックバスからスプリットバスへのデータ転送中に、スプリットバスからインタロックバスヘのデータ転送要求を受信した場合に、インタロックバスに対してリトライ要求応答を行ない、前記バッファに、前記インタロックバスからスプリットバスへのデータ転送中のアドレスを含む情報を保持する過程と、スプリットバスから受信したインタロックバスへのアクセスによるデータを転送したのち、再びインタロックバスから受信したアクセスのアドレスを含む情報と前記バッファに保持された内容とを比較する過程と、該比較により一致を検出した場合に、インタロックバスからデータを受信するとともに、スプリットバスへ新たにオーダ転送を行わずにアンサ転送の受信待ち状態とする過程とを含むものである。
【００１５】
また、（２）前記比較により、前記インタロックバスから受信したアクセスのアドレスを含む情報と前記バッファに保持された内容との不一致を検出した場合に、該アクセスに対してリトライ要求応答を行ない、インタロックバスからのデータ受信を拒否する過程を含むものである。
【００１６】
また、（３）前記比較により、前記インタロックバスから受信したアクセスのアドレスを含む情報と前記バッファに保持された内容との一致を検出した場合に、該バッファの内容を消去し、前記比較の過程を無効化する過程を含むものである。
【００１７】
また、（４）インタロックバスからスプリットバスヘの、アドレスが連続する複数のマイクロアクセスで構成されるバーストライト転送中に、スプリットバスからインタロックバスへのデータ転送要求を受信した場合に、インタロックバスに対して再送要求応答を行ない、前記バッファに、該再送要求応答を行ったアクセスに関するアドレスを含む情報を保持する過程と、スプリットバスから受信したインタロックバスへのアクセスによるデータを転送したのち、再びインタロックバスから受信したアクセスのアドレスを含む情報と前記バッファに保持された内容とを比較する過程と、該比較により一致を検出した場合に、インタロックバスからデータを受信するとともに、スプリットバスへ新たにオーダ転送を行わずにアンサ転送の受信待ち状態とする過程とを含むものである。
【００１８】
また、（５）前記（４）における比較により、インタロックバスから受信したアクセスのアドレスを含む情報と前記バッファに保持された内容との不一致を検出した場合に、該アクセスに対してリトライ要求応答を行ない、インタロックバスからのデータ受信を拒否する過程を含むものである。
【００１９】
また、（６）前記（４）における比較により、インタロックバスから受信したアクセスのアドレスを含む情報と前記バッファに保持された内容との一致を検出した場合に、該バッファの内容を消去し、前記比較の過程を無効化する過程を含むものである。
【００２０】
また、（７）インタロックバスからスプリットバスヘの、アドレスが連続していない複数のマクロアクセスで構成される特定アクセスのバーストライト転送中に、スプリットバスからインタロックバスへのデータ転送要求を受信した場合に、インタロックバスに対して再送要求応答を行ない、前記バッファに、該再送要求応答を行ったバーストデータの先頭ワードにおけるアドレスを含む情報を保持する過程と、スプリットバスから受信したインタロックバスへのアクセスによるデータを転送したのち、再びインタロックバスから受信したアクセスのアドレスを含む情報と前記バッファに保持された内容とを比較する過程と、該比較により一致を検出した場合に、インタロックバスからデータを受信するとともに、スプリットバスへ新たにオーダ転送を行わずにアンサ転送の受信待ち状態とする過程とを含むものである。
【００２１】
また、（８）前記インタロックバスにおける調停回路によるバス競合の調停結果を前記ブリッジ装置へ通知する過程と、該調停結果を基に前記ブリッジ装置はバスマスタを識別し、特定のバスマスタから受信するアクセスを前記特定アクセスと判断する過程とを含むものである。
【００２２】
また、（９）前記ブリッジ装置は、アドレスが連続するバーストライト転送及びアドレスが連続しないバーストライト転送が可能な装置から、個別線により通知されるバスマスタを識別し、特定のバスマスタから受信するアクセスを前記特定アクセスと判断する過程とを含むものである。
【００２３】
また、（１０）前記ブリッジ装置は、前記インタロックバス上に転送される先頭マイクロアクセスのアドレス情報を基に転送データのアドレス空間を判別し、該アドレス空間の判別に基いて前記特定アクセスと判断する過程を含むものである。
【００２４】
また、（１１）インタロックバスからスプリットバスヘの、アドレスが連続でないマイクロアクセスで構成される特定アクセスのバーストライト転送の再送要求に対して、該再送要求応答を受信したバスマスタは、１ワードデータのみの再送データを返送する過程を含むものである。
【００２５】
【発明の実施の形態】
図１に本発明のプロセッサシステムの基本構成例を示す。同図において、１−１はプロセッサ、１−２はメモリ、１−３はブリッジ装置、１−４1 は第１のＩＯ装置、１−４2 は第２のＩＯ装置、１−５1 はプロセッサ及びメモリ等とブリッジ装置とを接続するインタロックバス（ローカルバス）、１−５2 はブリッジ装置とＩＯ装置等とを接続するスプリットバス（システムバス）、１−６1 はインタロックバスのバス調停を行う第１のバス調停回路、１−６2 はスプリットバスのバス調停を行う第２のバス調停回路である。
【００２６】
図２及び図３にインタロックバスのデータ転送例のタイムチャートを示す。インタロックバスの代表例はＰＣＩバスである。図２及び図３は１ワードライト転送の例を示している。
【００２７】
インタロックバスは、バス転送の先頭データ位置を示すＦｒａｍｅ線と、バス使用要求を行ったイニシエータ側（バスマスタ側）レディを示すＩｒｄｙ線と、応答側（バススレーブ側）が応答可であることを示すＤｅｖｓｅｌ線と、応答側が最終データ受信完了したことを示すＴｒｄｙ線と、応答側からのリトライ要求応答を示すＳｔｏｐ線と、アドレスとデータとが多重されて転送されるＡｄ線と、コマンドとバイトイネーブル信号とが転送されるＣ／ＢＥ線とを備える。
【００２８】
インタロックバスにおいて、Ｆｒａｍｅ線とＩｒｄｙ線のどちらかがアサートされていれば転送サイクルである。転送サイクルの先頭サイクルでは、Ａｄ線に転送アドレス（３２ｂｉｔ）が表示され、Ｃ／ＢＥ線にはコマンドが表示される。
【００２９】
バスマスタはＦｒａｍｅ信号をアサートし、Ｄｅｖｓｅｌ信号の返送を待つ。バススレーブは転送アドレスをデコードして、該転送アドレスに応答すべきときは、Ｄｅｖｓｅｌ信号をアサートし、ライト完了をＴｒｄｙ信号のアサートにより通知する（normal completion ）。バススレーブがリトライ要求応答を行う場合は、図３に示すようにＴｒｄｙ信号の代わりにＳｔｏｐ信号をアサートすることにより通知する。
【００３０】
図４にスプリットバスのデータ転送例のタイムチャートを示す。スプリットバスは、オーダ転送とアンサ転送とに分離してデータが転送される。オーダ転送とアンサ転送との間の期間には、別のバスマスタが該スプリットバスを使用してデータを転送することができる。
【００３１】
図４において、例えば、ブリッジ装置がスプリットバスの使用要求Ｒｅｑ０を送出すると、バス調停回路は該要求に対してバス使用許可を示すグラント信号Ｇｎｔ０をブリッジ装置に通知し、グラント信号Ｇｎｔ０が通知されたブリッジ装置は、システムバススタート信号Ｓｂｓ及びシステムバスブロック信号Ｓｂｋをアサートして、コマンド（Ｃ）・アドレス（Ａ）・データ（Ｄ）から成るＳＣＡＤ信号をオーダ転送する。
【００３２】
次に、該オーダ転送を受信した例えば第１のＩＯ装置は、スプリットバスの使用要求Ｒｅｑ１を送出し、該要求に対してバス調停回路からバス使用許可を示すグラント信号Ｇｎｔ１が通知されると、第１のＩＯ装置は、同様にシステムバススタート信号Ｓｂｓ及びシステムバスブロック信号Ｓｂｋをアサートして、コマンド（Ｃ）・アドレス（Ａ）から成るＳＣＡＤ信号をアンサ転送する。
【００３３】
図５に本発明におけるバス権競合回避の第１の動作例を示す。プロセッサ５−１はブリッジ装置５−３を経由して第１のＩＯ装置５−４1 ヘライト転送を行う。また、第２のＩＯ装置５−４2 は、メモリ５−２へのライト転送を行うものとする。
【００３４】
ブリッジ装置５−３はプロセッサ５−１からインタロックバスによりライト転送要求を受信（▲１▼）すると、Ｄｅｖｓｅｌ信号をアサートし、スプリットバスヘオーダ転送（▲２▼）を行う。
【００３５】
スプリットバスは、第１のＩＯ装置５−４1 からアンサ転送を受信する前に、第２のＩＯ装置５−４2 からメモリ５−２へのデータ転送要求を受信（▲３▼）する場合がある。
【００３６】
この場合、ブリッジ装置５−３は、オーダ転送済みでアンサ転送待ち状態のプロセッサ５−１に対し、リトライ要求応答（▲４▼）を行うとともに、インタロックバスの開放を要求する。
【００３７】
このときブリッジ装置５−３は、プロセッサ５−１から受信中のアドレスを含むアクセス情報をブリッジ装置内のバッファに保持しておく。リトライ要求応答を受信（▲４▼）したプロセッサ５−１は、一旦インタロックバスの占有を開放し、その後、再び該バスの使用を要求する。
【００３８】
ブリッジ装置５−３はインタロックバスの使用権を得た後、第２のＩＯ装置５−４2 からメモリ５−２に対してのライト転送（▲５▼）を行ない、その完了後にインタロックバスの占有を開放する。
【００３９】
プロセッサ５−１は、インタロックバスの開放後、該バスの使用を要求してバス権を得た後、第１のＩＯ装置５−４1 へのライト転送を再実行（▲６▼）する。ブリッジ装置５−３は、この再実行によるライト転送におけるアドレス情報と、先のライト転送において前述のバッファに保持したアドレス情報とを比較し、その一致を確認すると、プロセッサ５−１に対してＤｅｖｓｅｌ信号をアサートするが、スプリットバスに対しては既に行ったオーダ転送との重複を避けるために新たなオーダ転送を行わず、第１のＩＯ装置５−４1 からのアンサ転送待ちの状態とする。
【００４０】
その後、スプリットバスからアンサ転送を受信（▲７▼）すると、ブリッジ装置５−３はインタロックバスへＴｒｄｙ信号（normal completion ）を返送（▲８▼）し、プロセッサ５−１から要求されたデータ転送を終了する。
【００４１】
このように、インタロックバスとスプリットバスとを接続するブリッジ装置において、ブリッジ装置はインタロックバスから受信したアクセスのアドレスを含む情報を保持するバッファを有し、インタロックバスからスプリットバスへのデータ転送中に、スプリットバスからインタロックバスへのデータ転送要求を受信した場合に、インタロックバスに対してリトライ要求応答を行ない、該バッファに、インタロックバスからスプリットバスへ転送したアドレスを含むアクセス情報を保持し、スプリットバスから受信したインタロックバスへのアクセスを転送した後、再びインタロックバスから受信したアクセス情報と該バッファに保持された内容とを比較し、一致した場合は、インタロックバスからのアクセスを受付け、スプリットバスに対して新たにオーダ転送を行わずにアンサ転送待つ状態とする。
【００４２】
このような機能をブリッジ装置に具備することにより、ブリッジ装置は、インタロックバスから受信したアクセスが、元のバスマスタによるリトライアクセスであることが分かり、バス権競合における処理矛盾を回避することができる。
【００４３】
したがって、バス調停回路に特別な機能手段を設けることなく、標準化されたバス調停回路を用いたプロセッサシステムにおいて、従来と同様にバス権の競合を回避することができる。
図６に本発明におけるバス権競合回避の第２の動作例を示す。前述の図５に示した動作例において、インタロックバスに第１のプロセッサ（Ｐ１）及び第２のプロセッサ（Ｐ２）が接続されている場合、第１のプロセッサ（Ｐ１）がバス権権を開放してから、ブリッジ装置がバス権を獲得するまでの間に、第２のプロセッサ（Ｐ２）がバス権を得て、ブリッジ装置経由のアクセスを行うケースがあり得る。図６はこのようなケースを示している。
【００４４】
このような場合、ブリッジ装置６−３は、第２のプロセッサ（Ｐ２）６−１2 からのアクセス（▲１▼）に対し、一旦Ｄｅｖｓｅｌ信号をアサートするが、該アクセスのアドレス情報等がバッファに保持されているアドレス情報と異なるため、リトライ要求応答（▲２▼）を返送する。
【００４５】
ブリッジ装置６−３からリトライ応答要求（▲２▼）を受信した第２のプロセッサ（Ｐ２）６−１2 は、一旦バス権を開放するため、バス権を要求しているブリッジ装置６−３ヘバス権が渡ることとなる。したがって、このような場合においても、バス調停回路に特別な機能手段を設けることなく、バス権の競合を回避することができる。
【００４６】
すなわち、従来技術において、バス調停回路は、バス権返還保証回路によりバス権を操作し、スプリットバスからインタロックバスへの転送を行った後に、元のバスマスタヘバス権を与えていたため、他のバスマスタがブリッジ装置へ転送することはなかった。
【００４７】
これに対し、本発明はこのような場合の競合を回避する手法として、インタロックバスから受信したアクセス情報とブリッジ装置内のバッファに保持されたアドレス情報とが不一致の場合は、リトライ要求応答を行うことにより、インタロックバスからアクセスを受信しないようにする。
【００４８】
そしてその後のアクセス情報不一致のアクセスに対して、リトライを繰り返し、アクセス情報が一致する元のバスマスタからのアクセス（▲３▼）に対してバス権を渡し、元のバスマスタによるリトライアクセスが実行される。
【００４９】
第１のプロセッサ（Ｐ１）６−１1 のデータ転送に対し、スプリットバスからアンサ転送（▲４▼）を受信したブリッジ装置６−３は、インタロックバスへＴｒｄｙ信号を返送（▲５▼）するとともに、前述のバッファの保持内容を消去し、アクセス情報の比較処理の動作を無効化する。その結果、第２のプロセッサ（Ｐ２）６−１2 がバス権を得て、ブリッジ装置６−３経由のアクセス（▲６▼）を行うことが可能となる。
【００５０】
このように、第１のプロセッサ（Ｐ１）６−１1 によるスプリットバスヘのデータ転送が完了すると、インタロックバスへＴｒｄｙ信号による応答を返し、このときに前述のブリッジ装置６−３のバッファ内容及びアクセス情報の比較処理を無効化することにより、元のバスマスタによるインタロックバスからスプリットバスへのデータ転送が完了した後、インタロックバスに接続されている他のバスマスタがバスを使用することが可能となる。
【００５１】
すなわち、調停回路には何ら特別な機能を付加することなく、インタロックバスに接続されている複数のバスマスタによるスプリットバスへの競合が従来と同様に回避され、それぞれのバスマスタはスプリットバスへデータ転送を行うことができる。
【００５２】
次に、本発明によるバースト転送の場合の競合回避について説明する。
図７及び図８はインタロックバスにおけるバースト転送の例のタイムチャートである。図７は４ワードライト転送の例を示し、図８は該転送においてｄｉｓｃｏｎｎｅｃｔ要求応答を行う場合を示している。
【００５３】
Ｆｒａｍｅ線は最終データでネゲート（無効化）される。転送サイクルの先頭サイクルではＡｄ線に転送アドレス（３２ｂｉｔ）が表示される。またＣ／ＢＥ線にはコマンドが表示される。
【００５４】
ブリッジ装置はスプリットバスヘオーダ転送を行うため、インタロックバスから全てのライトデータを受信する必要がある。したがって、図７に示すように、４ワードライト転送の場合は３ワード分のＴｒｄｙ信号をアサートし、４ワード目のＴｒｄｙ信号はスプリットバスからアンサ転送を受信してから返送する（normal completion ）。一方、ｄｉｓｃｏｎｎｅｃｔ要求応答を行う場合は、図８に示すように、Ｔｒｄｙ信号の代わりにＳｔｏｐ信号により通知する。
【００５５】
図９に本発明におけるバス権競合回避の第３の動作例を示す。プロセッサ９−１は、ブリッジ装置９−３を経由して第１のＩＯ装置９−４1 へライト転送を行う。また、第２のＩＯ装置９−４2 はメモリ９−２へのライト転送を行うものとする。
【００５６】
ブリッジ装置９−３は、プロセッサ９−１から４ワードライト転送（▲１▼）を受信し、Ｄｅｖｓｅｌ信号をアサートし、スプリットバスヘオーダ転送を行う。ブリッジ装置９−３は、該オーダ転送に対するスプリットバスからのアンサ転送を受信する前に、第２のＩＯ装置９−４2 からメモリ９−２ヘの転送要求を受信する場合がある。
【００５７】
この場合、ブリッジ装置９−３は、インタロックバスに接続されたプロセッサ９−１に対し、ｄｉｓｃｏｎｎｅｃｔ要求応答（▲４▼）を行うとともに、インタロックバスのバス権を要求する。
【００５８】
このとき、ブリッジ装置９−３は、プロセッサ９−１から受信中のアドレス情報（ａ）に３ワード（１ワードは４バイトであるとする。）分のアドレス（‘１２' ）を加えた値（ａ＋‘１２' ）をバッファに保持しておく。
【００５９】
そして、ブリッジ装置９−３からｄｉｓｃｏｎｎｅｃｔ要求応答を受信したプロセッサ９−１は、一旦バス権を開放し、その後、再びバス権を要求する。プロセッサ９−１のバス権開放により、ブリッジ装置９−３はバス権を得た後、第２のＩＯ装置９−４2 からのライト転送（▲５▼）を行ない、その転送後にバス権を開放する。
【００６０】
プロセッサ９−１は再びバス権を得た後、第１のＩＯ装置９−４1 へのライト転送（▲６▼）を行う。このときのライト転送アドレスはｄｉｓｃｏｎｎｅｃｔ要求応答を受信したデータに対するアドレス（ａ＋‘１２' ）である。
【００６１】
ブリッジ装置９−３は、前述のバッファに保持されているアドレス情報との一致を確認すると、Ｄｅｖｓｅｌ信号をアサートするが、スプリットバスへの新たなオーダ転送を行わない。
【００６２】
そして、その後、スプリットバスからアンサ転送（▲７▼）を受信すると、ブリッジ装置９−３はインタロックバスヘＴｒｄｙ信号（normal completion ）を返送し（▲８▼）、データ転送を終了する。
【００６３】
インタロックバスからスプリットバスヘの転送がバーストライト転送であるとき、インタロックバスからスプリットバスへの転送中に、スプリットバスからインタロックバスへの転送を受信した場合に、例えば４ワードライト転送の１〜３ワード目まで正常応答を返送している場合は、４ワード目でリトライ要求応答を返送しても、４ワード目から再送されてしまうことがある。これは、インタロックバスの標準化仕様に拠る。
【００６４】
このようなバーストライト転送に対して、受信したアドレス等をバッファに保存しておいても、リトライアクセス時のアドレスと致しない。そこで、バーストライト転送の場合は、インタロックバスへｄｉｓｃｏｎｎｅｃｔ要求応答を行ない、最終ワードに対するアドレス情報等を保持する。
【００６５】
この機能により、ブリッジ装置はリトライアクセスを正しく認識できるようになり、また、バス調停回路に特別な機能手段を設けることなく、従来と同様なバス権の競合を回避することができる。
【００６６】
前述のバースト転送の場合において、インタロックバスに第１のプロセッサ
（Ｐ１）及び第２のプロセッサ（Ｐ２）が接続されている場合、第１のプロセッサ（Ｐ１）がバスを開放してからブリッジ装置がバス権を得るまでの間に、第２のプロセッサ（Ｐ２）がバス権を得て、ブリッジ装置経由のアクセスを行うことが起り得る。図１０に示す第４の動作例はこのようなケースの動作例である。
【００６７】
このような場合、ブリッジ装置１０−３は、第２のプロセッサ（Ｐ２）１０−１2 からのアクセス（▲１▼）に対し、一旦Ｄｅｖｓｅｌ信号をアサートするが、該アクセスのアドレス情報が既にバッファに保持されているアドレス情報と異なるため、リトライ要求応答（▲２▼）を返送する。
【００６８】
ブリッジ装置１０−３からリトライ要求応答（▲２▼）を受信した第２のプロセッサ（Ｐ２）１０−１2 は、一旦バス権を開放するため、ブリッジ装置１０−３ヘバス権が渡ることとなる。したがって、このような場合においても、バス調停回路に特別な機能手段を設けることなく、従来と同様にバス権の競合を回避することができる。
【００６９】
すなわち、このような場合でも、インタロックバスから受信したアクセス情報等と前述のバッファ内のアドレス情報等とが不一致の場合は、リトライ要求応答を行ない、インタロックバスからアクセスを受付けないようにすることにより、その後のバス調停によるアクセスに対し、アドレス情報不一致のものにリトライを繰り返し、アドレス情報が一致する元のバスマスタからのアクセス（▲３▼）に対してバス権を渡し、元のバスマスタによるリトライアクセスが実行される。
【００７０】
前述の図１０に示した動作例において、第１のプロセッサ（Ｐ１）１０−１1 のデータ転送に対し、スプリットバスからアンサ転送（▲４▼）を受信したブリッジ装置１０−３は、インタロックバスへＴｒｄｙ信号を返送（▲５▼）するとともに、前述のバッファの保持内容及びアドレス情報等の比較処理を無効化する。その結果、第２のプロセッサ（Ｐ２）１０−１2 がバス権を得て、ブリッジ装置１０−３経由のアクセス（▲６▼）を行うことが可能となる。
【００７１】
このように、スプリットバスへの転送を完了した後、インタロックバスへその応答を返したときにバッファの内容等を無効化することにより、その後、インタロックバスに接続されている他のバスマスタが、インタロックバスを使用しスプリットバスへデータ転送することが可能となる。
【００７２】
図１１は本発明におけるバス権競合回避の第５の動作例を示す。この動作例は、第２のプロセッサ（Ｐ２）が、アドレスとデータとが対にならないバーストライト転送を行う動作例を示している。
【００７３】
第１のプロセッサ（Ｐ１）１１−１1 のデータ転送が終了した後、第２のプロセッサ（Ｐ２）１１−１2 はブリッジ装置１１−３を経由して第１のＩＯ装置１１−４1 ヘバーストライト転送を行う。また、第２のＩＯ装置１１−４2 はメモリ１１−２へのライト転送を行うものとする。
【００７４】
ブリッジ装置１１−３は第２のプロセッサ（Ｐ２）１１−１2 から４ワードライト転送（▲１▼）を受信し、Ｄｅｖｓｅｌ信号をアサートし、スプリットバスへオーダ転送（▲２▼）を行う。そして、スプリットバスからアンサ転送を受信する前に、第２のＩＯ装置１１−４2 からメモリ１１−２へのライト転送（▲３▼）を受信する場合がある。
【００７５】
このような場合、ブリッジ装置１１−３は、第２のプロセッサ（Ｐ２）１１−１2 に対し、ｄｉｓｃｏｎｎｅｃｔ要求応答（▲４▼）を行うとともに、インタロックバスのバス権を要求する。そして、このとき第２のプロセッサ（Ｐ２）１１−１2 から受信中のアドレス情報（ａ）をバッファに保持しておく。
【００７６】
ｄｉｓｃｏｎｎｅｃｔ要求応答を受信した第２のプロセッサ（Ｐ２）１１−１2 は、一旦バス権を開放し、その後、再びバス権を要求する。ブリッジ装置１１−３がバス権を得た後、第２のＩＯ装置１１−４2 からのライト転送（▲５▼）を行ない、その終了後にインタロックバスのバス権を開放する。
【００７７】
第２のプロセッサ（Ｐ２）１１−１2 は、再びバス権を得た後、第１のＩＯ装置１１−４へのバーストライト転送（▲６▼）を行う。ただし、このときのバーストライト転送アドレスはｄｉｓｃｏｎｎｅｃｔ要求応答を受信したデータ転送の先頭データに対するアドレス（ａ）であるとする。
【００７８】
ブリッジ装置１１−３は、バッファに保持されているアドレス情報との一致を確認すると、Ｄｅｖｓｅｌ信号をアサートし、スプリットバスへの新たなオーダ転送を行わずにアンサ転送待ち状態にする。
【００７９】
バーストライト転送における転送データとアドレスとが対になっていない場合に、先頭ワード以外でｄｉｓｃｏｎｎｅｃｔ要求応答を受信したバスマスタは、再送アドレスを算出することができない。例えば、１回のバーストライト転送で複数のバラバラなアドレスに対応したレジスタのデータ等を転送する場合である。
【００８０】
通常、このようなバーストライト転送を行うバスマスタは、ｄｉｓｃｏｎｎｅｃｔ要求応答を受信することができないので、従来のような競合回避は不可能となる。そこで、このようなアドレスが連続していない複数のマイクロアクセスで構成される特定のアクセスについては、バーストライト転送の先頭ワード以外でｄｉｓｃｏｎｎｅｃｔ要求応答を受信したバスマスタは、先頭アドレスによりリトライを行ない、ブリッジ装置側は、先頭ワードのアドレスを含む情報をバッファに保持しておくこととすることにより、同様な競合回避が可能となる。
【００８１】
したがって、このような場合でも、アドレスが連続していない複数のマイクロアクセスで構成される特定アクセスを識別し、該特定アクセスに対してはブリッジ装置のバッファに先頭ワードのアドレスを含む情報を保持する構成を備えることにより、バス調停回路に特別な機能手段を設けることなく、同様にバス権の競合を回避することが可能となる。
【００８２】
前述したシステム構成において、汎用ローカルバスに接続されたバスマスタは、通常該ローカルバス仕様に準拠しているため、前述のようなアドレスとデータが連続しない特定アクセスが行われるか否かは、ローカルバスに接続されているバスマスタの属性等により識別することができる。
【００８３】
したがって、特定のバスマスタから受信したアクセスを特定アクセスとして識別することにより、アドレスとデータが連続するバスマスタと連続しないバスマスタとを混在させたシステムでのバス競合回避が可能となる。
【００８４】
バスマスタの識別の第１の手法として、調停回路における調停結果を、ブリッジ装置に通知することにより、ブリッジ装置はバスマスタを識別し、その結果から特定アクセスを判別することができる。
【００８５】
図１２にインタロックバスの調停制御線による本発明のバスマスタ通知の構成図を示す。また、図１３にインタロックバスにおける調停動作のタイムチャートを示す。第１のプロセッサ（Ｐ１）１２−１1 がバス権を要求するとき、調停回路１２−２に対して、該プロセッサの識別情報を含むバス権要求信号ｒｅｑ＿Ｐ１をアサートする。また、第２のプロセッサ（Ｐ２）１２−１2 がバス権を要求するとき、同様に該プロセッサの識別情報を含むバス権要求信号ｒｅｑ＿Ｐ２をアサートする。
【００８６】
調停回路１２−２は、所定の優先順位に従って一方のプロセッサ、例えば、第１のプロセッサ（Ｐ１）１２−１1 に対し、該プロセッサの識別情報を含むバス使用許可信号であるグラント信号ｇｎｔ＿Ｐ１をアサートし、バス権を与えられた例えば第１のプロセッサ（Ｐ１）は、該グラント信号ｇｎｔ＿Ｐ１を受信した後、Ｆｒａｍｅ信号及びＩｒｄｙ信号をアサートしてデータ転送し、応答側からのＤｅｖｓｅｌ信号及びＴｒｄｙ信号のアサートによりデータ転送を完了する。なお、第２のプロセッサ（Ｐ２）１２−１2 に対してバス権を与えるときは、該プロセッサの識別情報を含むグラント信号ｇｎｔ＿Ｐ２がアサートされる。
【００８７】
ブリッジ装置１２−３は、調停回路１２−２から送出されるこれらのグラント信号ｇｎｔ＿Ｐ１及びｇｎｔ＿Ｐ２を取り込み、該信号に含まれるプロセッサ等の識別情報を解析することにより、バスマスタを特定することができる。
【００８８】
複数のバスマスタを１つのローカルバスインターフェースに実装する場合、バスマスタの識別だけでは、前述の特定アクセスを識別できない場合がある。例えば、下位ブリッジ装置配下に、アドレスとデータが連続するバスマスタと連続しないバススマスタが混在する場合である。
【００８９】
図１４は複数のプロセッサが下位ブリッジ装置を経由してインタロックバスに接続された第１の構成例を示している。第１のプロセッサ（Ｐ１）１４−１1 と第２のプロセッサ（Ｐ２）１４−１2 とがローカルバス１４−５3 により、下位ブリッジ装置１４−３1 に接続され、下位ブリッジ装置１４−３1 とメモリ１４−２とがローカルバス（インタロックバス）１４−５1 により上位ブリッジ装置１４−３0 に接続され、上位ブリッジ装置１４−３0 はシステムバス１４−５2 により更に他の装置に接続されているものとする。
【００９０】
下位ブリッジ装置１４−３1 は、ローカルバス１４−５3 に対して備えられた調停回路１４−６1 による調停結果から、バスマスタを特定することができる。しかし、該下位ブリッジ装置１４−３1 を経由したローカルバス（インタロックバス）１４−５1 側は、該下位ブリッジ装置１４−３1 の識別情報を含むバス権要求信号ｒｅｑ＿Ｂ１及びグラント信号ｇｎｔ＿Ｂ１にまとめられるため、上位ブリッジ装置１４−３0 は、第１のプロセッサ（Ｐ１）１４−１1 と第２のプロセッサ（Ｐ２）１４−１2 の何れからのアクセスかを判別することができないため、前述の特定アクセスを識別することができない。
【００９１】
そこで、下位ブリッジ装置１４−３1 は、図１２で説明した手法と同様に第１及び第２のプロセッサに対するグラント信号ｇｎｔ＿Ｐ１及びｇｎｔ＿Ｐ２を引き込み、該グラント信号線によりバスマスタを特定し、特定した結果を上位ブリッジ装置１４−３0 へ個別線１４−７を介して中継することにより、上位ブリッジ装置１４−３0 は、バスマスタを特定することができ、インタロックバスにおける転送が前述の特定アクセスか否かを識別することができる。
【００９２】
この場合、下位ブリッジ装置１４−３1 は、ローカルバスマスタとして転送する際に、個別線１４−７にアドレスとデータが連続するアクセスか否かを示す情報を表示し、上位ブリッジ装置１４−３0 は、この個別線１４−７の表示により特定アクセスか否かを識別する構成とすることができる。
【００９３】
図１５は複数のプロセッサが下位ブリッジ装置を経由してインタロックバスに接続された第２の構成例を示す。前述した特定アクセスを識別する手法は、上位ブリッジ装置１４−３0 と下位ブリッジ装置１４−３1 との間に、インタロックバスのほかに別途個別線１４−７を設けるものであったが、ローカルバスの規約より、上記の個別線の追加が不可能な場合があり、また、下位ブリッジ装置１４−３1 に汎用ブリッジＬＳＩ等を使用した場合、個別線を別途設けることはできない。
【００９４】
そのような場合、前述した構成では、下位ブリッジ装置は上位ブリッジ装置へ特定アクセスを通知することができない。そこで、通常、アドレスとデータが連続する空間をメモリ空間とし、連続しない空間を制御空間とした場合、アドレス割り付けが重なることはないため、制御空間のアドレスにおけるバーストライト転送に関しては、前述の特定アクセスと判定することができる。
【００９５】
すなわち、図１５に示すように、インタロックバスをアドレスデコーダ１５−７に引き込み、アドレスデコーダ１５−７は、インタロックバス上に送出されるアドレス情報をデコードし、該アドレスがメモリ空間のものか制御空間のものかを判別し、上位ブリッジ装置１５−３0 は該判別情報を基に、インタロックバスにおける転送が前述の特定アクセスのものか否かを判定することができる。なお、図１５において、図１４に示した構成要素と同一のものには同一の符号を付し、重複した説明は省略する。
【００９６】
図１６はアドレス空間マッピングの例を示している。アドレス‘0000 0000 H ' 〜‘7FFF FFFF H ' のアドレス空間（２ＧＢ）は、アドレスとデータとが対になっているメモリ空間であり、該アドレス空間のバーストライト転送はメモリ空間 （メモリへのアクセス）である。
【００９７】
また、アドレス‘8000 0000 H ' 〜‘1 000 000 H ' のアドレス空間（２ＧＢ）は、アドレスとデータとが対にならない制御空間であり、該アドレス空間のバーストライト転送は制御空間（レジスタ等へのアクセス）である。
【００９８】
図１６に示すように、通常はメモリ空間と制御空間とは完全に分離されており、重なることはない。したがって、上位ブリッジ装置１５−３0 は、アドレスデコーダ１５−７によるアドレスの解析によって、インタロックバス１４−５1 上の転送が、メモリ空間のものか制御空間のものかを識別し、前述の特定アクセスか否かを判定することができる。また、ＰＣＩバスのようにアドレス空間がコマンドにより識別できる場合には、コマンドの解析により同様に特定アクセスか否かを判定することができる。
【００９９】
ここで、前述の図１１に示した本発明におけるバス権競合回避の第５の動作例に戻ると、インタロックバスからｄｉｓｃｏｎｎｅｃｔ要求応答（▲４▼）を受信したバスマスタ（第２のプロセッサ１１−１2 ）が、バス開放後にブリッジ装置１１−３に対して、既に送出（▲１▼）したデータと同じデータを全て再送（▲６▼）している。
【０１００】
しかし、ブリッジ装置１１−３は、既に対応するアクセスのライトデータを受信してスプリットバスに対して該データのオーダ転送（▲２▼）を完了しているため、該再送データは不要である。したがって、このような不要なデータを再送しないこととすることにより、待ち時間の短縮とバス使用効率の向上を図ることができる。
【０１０１】
図１７は、このような不要なデータ再送しないようにした本発明のバス権競合回避の第６の動作例を示す。図１７において、▲１▼〜▲５▼の動作は、図１１に示した▲１▼〜▲５▼の動作と同様であるので、重複した説明は省略する。第６の動作例では、インタロックバスからｄｉｓｃｏｎｎｅｃｔ要求応答（▲４▼）を受信したバスマスタ（第２のプロセッサ１１−１2 ）は、再送データとして、空データ等の任意の１ワードデータのみを再送する（▲６▼' ）こととし、インタロックバス上の無駄なデータサイクルを行わずに済ませ、時間の短縮と処理の効率化を図ることができる。
【０１０２】
【発明の効果】
以上説明したように、本発明によれば、インタロックバスのローカルバスとスプリットバスのシステムバスとをブリッジ装置により接続したプロセッサシステムにおいて、ブリッジ装置はインタロックバスから受信したアクセスのアドレスを含む情報を保持するバッファを備え、インタロックバスに対してリトライ要求応答後、再びインタロックバスから受信したアクセスのアドレスを含む情報と該バッファに保持された内容とを比較し、一致するアクセスに対してバス権を与えることにより、バス調停回路に前述の従来技術におけるバス権返還保証回路のような特別な機能手段を設けることなく、スプリットバスのシステムバスにオーダ転送を行った後に、該オーダ転送に対するアンサ転送をシステムバスから受信する前に、システムバス側からローカルバスの使用要求を受取ると、該バスマスタに対してローカルバス開放要求を発するとともに転送動作の中断とその後の再実行とを指示し、また、既にシステムバスに送出したオーダ転送と再実行によるオーダ転送とが重複しないように、該コマンドが再登録されるのを抑止するバス権の競合回避処理を行うことができる。
【０１０３】
また、アドレスが連続していない複数のマイクロアクセスで構成される特定アクセスを含むバーストライト転送に対しても、ブリッジ装置においてバスマスタを又はアドレス空間を識別することにより、バス調停回路に前述の従来技術におけるバス権返還保証回路のような特別な機能手段を設けることなく、再送要求に対するバースト転送を行ったバスマスタを正しく判別してバス権を返還し、スプリットバスのシステムバスにオーダ転送を行った後に、該オーダ転送に対するアンサ転送をシステムバスから受信する前に、システムバス側からローカルバスの使用要求を受取ると、該バスマスタに対してローカルバス開放要求を発するとともに転送動作の中断とその後の再実行とを指示し、また、既にシステムバスに送出したオーダ転送と再実行によるオーダ転送とが重複しないように、該コマンドが再登録されるのを抑止するバス権の競合回避処理を行うことができる。
【図面の簡単な説明】
【図１】本発明のプロセッサシステムの基本構成例を示す図である。
【図２】インタロックバスのデータ転送例のタイムチャートである。
【図３】インタロックバスのデータ転送例（リトライ要求応答）のタイムチャートである。
【図４】スプリットバスのデータ転送例のタイムチャートである。
【図５】本発明におけるバス権競合回避の第１の動作例を示す図である。
【図６】本発明におけるバス権競合回避の第２の動作例を示す図である。
【図７】インタロックバスにおけるバースト転送例のタイムチャートである。
【図８】インタロックバスにおけるバースト転送例（ｄｉｓｃｏｎｎｅｃｔ要求応答）のタイムチャートである。
【図９】本発明におけるバス権競合回避の第３の動作例を示す図である。
【図１０】本発明におけるバス権競合回避の第４の動作例を示す図である。
【図１１】本発明におけるバス権競合回避の第５の動作例を示す図である。
【図１２】インタロックバスの調停制御線による本発明のバスマスタ通知の構成図である。
【図１３】インタロックバスにおける調停動作のタイムチャートである。
【図１４】複数のプロセッサが下位ブリッジ装置を経由して接続された第１の構成例を示す図である。
【図１５】複数のプロセッサが下位ブリッジ装置を経由して接続された第２の構成例を示す図である。
【図１６】アドレス空間マッピングの例を示す図である。
【図１７】本発明におけるバス権競合回避の第６の動作例を示す図である。
【図１８】従来のバス競合回避の基本構成図である。
【符号の説明】
１−１ プロセッサ
１−２ メモリ
１−３ ブリッジ装置
１−４1 第１のＩＯ装置
１−４2 第２のＩＯ装置
１−５1 プロセッサ及びメモリ等とブリッジ装置とを接続するインタロックバス（ローカルバス）
１−５2 ブリッジ装置とＩＯ装置等とを接続するスプリットバス（システムバス）
１−６1 インタロックバスのバス調停を行う第１のバス調停回路
１−６2 スプリットバスのバス調停を行う第２のバス調停回路
Claims (7)
- インタロックバスとスプリットバスとを接続し、インタロックバスから受信したアクセスのアドレスを含む情報をバッファに保持するブリッジ装置を備えたプロセッサシステムにおいて、
前記ブリッジ装置は、
インタロックバスからスプリットバスへのデータ転送中に、スプリットバスからインタロックバスヘのデータ転送要求を受信した場合に、インタロックバスに対してリトライ要求応答を行ない、前記バッファに、前記インタロックバスからスプリットバスへのデータ転送中のアドレスを含む情報を保持する過程と、
スプリットバスから受信したインタロックバスへのアクセスによるデータを転送したのち、再びインタロックバスから受信したアクセスのアドレスを含む情報と前記バッファに保持された内容とを比較する過程と、
該比較により一致を検出した場合はリトライアクセスと判断して、インタロックバスからデータを受信するとともに、スプリットバスへ新たにオーダ転送を行わずにアンサ転送の受信待ち状態とし、前記バッファに保持された内容を消去して前記比較の過程を無効化する過程と、
該比較により不一致を検出した場合はリトライアクセスではないと判断して、前記アクセスに対してリトライ要求を行ない、インタロックバスからのデータ受信を拒否する過程と、
を含むことを特徴とするプロセッサシステムにおけるバス競合回避方法。 - インタロックバスとスプリットバスとを接続し、インタロックバスから受信したアクセスのアドレスを含む情報をバッファに保持するブリッジ装置を備えたプロセッサシステムにおいて、
前記ブリッジ装置は、
インタロックバスからスプリットバスへのデータ転送中に、スプリットバスからインタロックバスヘのデータ転送要求を受信した場合に、インタロックバスに対してリトライ要求応答を行ない、前記バッファに、前記インタロックバスからスプリットバスへのデータ転送中のアドレスを含む情報を保持する過程と、
インタロックバスからスプリットバスヘの、アドレスが連続する複数のマイクロアクセスで構成されるバーストライト転送中に、スプリットバスからインタロックバスへのデータ転送要求を受信した場合に、インタロックバスに対して再送要求応答を行ない、前記バッファに、該再送要求応答を行ったアクセスに関するアドレスを含む情報を保持する過程と、
スプリットバスから受信したインタロックバスへのアクセスによるデータを転送したのち、再びインタロックバスから受信したアクセスのアドレスを含む情報と前記バッファに保持された内容とを比較する過程と、
該比較により一致を検出した場合はリトライアクセスと判断して、インタロックバスからデータを受信するとともに、スプリットバスへ新たにオーダ転送を行わずにアンサ転送の受信待ち状態とし、前記バッファに保持された内容を消去して前記比較の過程を無効化する過程と、
該比較により不一致を検出した場合はリトライアクセスではないと判断して、前記アクセスに対してリトライ要求を行ない、インタロックバスからのデータ受信を拒否する過程と、
を含むことを特徴とするプロセッサシステムにおけるバス競合回避方法。 - インタロックバスからスプリットバスヘの、アドレスが連続していない複数のマクロアクセスで構成される特定アクセスのバーストライト転送中に、スプリットバスからインタロックバスへのデータ転送要求を受信した場合に、インタロックバスに対して再送要求応答を行ない、前記バッファに、該再送要求応答を行ったバーストデータの先頭ワードにおけるアドレスを含む情報を保持する過程と、
スプリットバスから受信したインタロックバスへのアクセスによるデータを転送したのち、再びインタロックバスから受信したアクセスのアドレスを含む情報と前記バッファに保持された内容とを比較する過程と、
該比較により一致を検出した場合に、インタロックバスからデータを受信するとともに、スプリットバスへ新たにオーダ転送を行わずにアンサ転送の受信待ち状態とする過程と、
を含むことを特徴とする請求項１に記載のプロセッサシステムにおけるバス競合回避方法。 - 前記インタロックバスにおける調停回路によるバス競合の調停結果を前記ブリッジ装置へ通知する過程と、該調停結果を基に前記ブリッジ装置はバスマスタを識別し、特定のバスマスタから受信するアクセスを前記特定アクセスと判断する過程とを含むことを特徴とする請求項３に記載のプロセッサシステムにおけるバス競合回避方法。
- 前記ブリッジ装置は、アドレスが連続するバーストライト転送及びアドレスが連続しないバーストライト転送が可能な装置から、個別線により通知されるバスマスタを識別し、特定のバスマスタから受信するアクセスを前記特定アクセスと判断する過程とを含むことを特徴とする請求項３に記載のプロセッサシステムにおけるバス競合回避方法。
- 前記ブリッジ装置は、前記インタロックバス上に転送される先頭マイクロアクセスのアドレス情報を基に転送データのアドレス空間を判別し、該アドレス空間の判別に基いて前記特定アクセスと判断する過程を含むことを特徴とする請求項３に記載のプロセッサシステムにおけるバス競合回避方法。
- 前記インタロックバスからスプリットバスヘの、アドレスが連続でないマイクロアクセスで構成される特定アクセスのバーストライト転送の再送要求に対して、該再送要求応答を受信したバスマスタは、１ワードデータのみの再送データを返送する過程を含むことを特徴とする請求項３に記載のプロセッサシステムにおけるバス競合回避方法。
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|---|---|---|---|
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