JP4230147B2 - プログラマブルコントローラシステムおよびプログラマブルコントローラシステムのリセット制御方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、プログラマブルコントローラシステムおよびプログラマブルコントローラシステムのリセット制御方法に関するものである。
【0002】
【従来の技術】
従来におけるプログラマブルコントローラシステムについて説明する。第7図は、従来におけるプログラマブルコントローラシステムのシステム構成を示している。このプログラマブルコントローラシステムは、システムに電源を供給する電源ユニット500と、制御のための演算処理を実行するシステムの中枢となるCPUユニット510と、CPUユニット510が出力する指令に基づき外部機器600へオン/オフ情報を出力する出力ユニット520と、専用回線によりシステム(子局610)間のデータ通信を行うデータリンクユニット530と、サーボモータ620と接続されて位置決め制御を行う位置決めユニット540とを有し、これらユニットは、システムバスを含むマザーボード(以下、ベースユニットという)550に装着され、バス接続されている。
【0003】
なお、以下の説明においてはCPUユニット510により制御される出力ユニット520、データリンクユニット530等を総じてI/Oユニットと呼ぶ。
【0004】
CPUユニット510は、マイクロプロセッサ(MPU)511以外に、リセット回路512を有している。リセット回路512は、電源系統から送られてくる電源ダウン予告のエラー信号(電源リセット信号:以下、ΣREL信号という)とマイクロプロセッサ511で発生する演算エラー等によるエラー信号(以下、CPUERRL信号という)を統合してプログラマブルコントローラシステムのI/Oユニットに対するリセットを制御するリセット信号(以下、ΣMRE信号という)を出力する。
【0005】
リセット回路512において、ΣREL信号とCPUERRL信号がともに非アクティブ(Hレベル)である場合には、ダイオード513、514には電流が流れないので、トランジスタ515のベース電位はHレベルとなり、トランジスタ515のエミッタ−コレクタ間に電流が流れ、ΣMRE信号はLレベル(非アクティブ)となる。
【0006】
たとえば、電源オフにより電源ダウンを検出した電源ユニット500がΣREL信号をLレベルで出力すると、ダイオード513の順方向に電流が流れ、トランジスタ515のベース電位がLレベルとなり、トランジスタ515のエミッタ−コレクタ間に電流が流れなくなり、これに応じてΣMRE信号がHレベル(アクティブ)となる。
【0007】
また、MPU511内で演算エラーが発生すると、CPUユニット510は、I/Oユニットを初期状態にリセットするために、CPUERRL信号をLレベルで出力する。CPUERRL信号がLレベルになると、ダイオード514の順方向に電流が流れ、トランジスタ515のベース電位がLレベルとなり、トランジスタ515のエミッタ−コレクタ間に電流が流れなくなり、ΣMREがHレベル(アクティブ)となる。
【0008】
CPUユニット510内部のMPU511で演算エラーが発生した場合等にMPU511がCPUERRL信号をLレベルにしてI/Oユニットを初期状態にするリセット制御により、あるいは電源オン/オフ操作が行われることにより、電源ユニット500がΣREL信号をLレベルにしてI/Oユニットを初期状態にするリセット制御により、ΣMRE信号がベースユニット550を通してシステムの全てのユニット(出力ユニット520、データリンクユニット530、位置決めユニット540)に伝えられる。
【0009】
出力ユニット520は、ΣMRE信号がHレベルになると、出力部521のラッチをクリアして外部機器600をオフする。データリンクユニット530は、制御部531及び伝送I/F部532のRESET端子にHレベルの信号を入力することにより、制御部531及び伝送I/F部532を初期状態にリセットしてネットワークを切断する。
位置決めユニット540は、制御部541のRESET端子及び出力部542のCLR端子にHレベルの信号を入力することにより、制御部541を初期状態にリセットすると共に出力部542のラッチをクリアしてサーボモータ620の運転を停止させる。
【0010】
【発明が解決しようとする課題】
上述のような従来におけるプログラマブルコントローラシステムでは、リセット系統を1系統しか持たないため、システム全体としてリセットするか、否かの制御しかできず、各ユニットを個別にリセットすることができない。
【0011】
また、従来におけるプログラマブルコントローラシステムで、各ユニットを個別にリセットしようとする場合には、リセット回路512と同様の回路をユニットの台数分だけCPUユニット510の内部に作り込み、ΣMRE信号に相当するリセット信号をユニットの台数分だけCPUユニット510内部及びベースユニット550に設ける必要があり、接続されるユニットの台数がユーザにより自由に設定されるプログラマブルコントローラシステムにおいては、それだけの回路、制御信号を設けることは現実的に不可能といえる。
【0012】
また、従来におけるプログラマブルコントローラシステムでは、位置決めユニット540の制御部541が暴走した場合、位置決めユニット540の制御部541を初期化するために、CPUユニット510が、CPUERRL信号をLレベルで出力することにより、リセットを発行すると、データリンクユニット530までリセットされてしまい、ネットワークが切断されてしまうなど、システムの運用が非効率になるという問題点があった。
【0013】
また、従来におけるプログラマブルコントローラシステムでは、CPUユニット510内部の演算エラー等でシステムが停止した場合に、出力をクリアするためにリセットを発行すると、データリンクユニット530までリセットされてしまい、ネットワークが切断されてしまうなど、システムの運用が非効率になるという問題点があった。
【0014】
また、従来におけるプログラマブルコントローラシステムでは、各ユニットを個別にリセットすることができないため、同一のベースユニット550を用いたプログラマブルコントローラシステムによりCPUユニット510の台数を単数又は複数に変えてシステムの制御を行うことができないという問題点があった。
【0015】
従って、本発明は、同一ベースユニットを用いたプログラマブルコントローラシステムで、単独CPUユニット、複数台のCPUユニットによるI/Oユニット個々のリセット制御を可能とするプログラマブルコントローラシステムを提供することを目的としている。
【0016】
【課題を解決するための手段】
本発明は、システム全体の制御を行う単独あるいは複数台のCPUユニットと、CPUユニットの制御の下に動作する複数台のI/Oユニットとを備えるプログラマブルコントローラシステムのリセット制御方法において、CPUユニットが各I/Oユニット毎に制御CPU指定情報を指令する命令を書込み、各I/OユニットはCPUユニットが指令する命令をデコードして制御CPU指定情報であることを判断し、その制御CPU指定情報をI/Oユニット内に保持し、CPUユニットがリセット制御を指令する命令を全てのI/Oユニットに対して発行し、各I/Oユニットは、そのリセット制御を指令する命令をデコードして制御元のCPUユニットからの命令であると判断した場合には、そのリセット制御指令に従うことにより、CPUユニットが指定するシステム上の特定のI/Oユニットのリセットを制御するプログラマブルコントローラシステムのリセット制御方法であって、前記CPUユニットが各I/Oユニットに対してリセットを発行する命令として、I/Oユニットの制御部をリセット制御する命令と、I/Oユニットの出力部をリセット制御する命令の2種類を備えていることを特徴とする。したがって、I/Oユニットの制御部と出力部とを個別にリセットすることができる。
【0017】
また、本発明は、システム全体の制御を行う単独あるいは複数台のCPUユニットと、CPUユニットの制御の下に動作する複数台のI/Oユニットとを備えるプログラマブルコントローラシステムのリセット制御方法において、CPUユニットがシステム全体に発行するリセット信号として、I/Oユニットの制御部をリセット制御する信号と、I/Oユニットの出力部をリセット制御する信号の2系統を備え、その二つの信号の使い分けにより、I/Oユニットのリセットを制御部と出力部とで個別に行う。したがって、システム全体のI/Oユニットのリセット制御を、I/Oユニットの制御部のリセットと、出力部のリセットとに分けて行うことができる。
【0018】
また、本発明は、システム全体の制御を行う単独あるいは複数台のCPUユニットと、CPUユニットの制御の下に動作する複数台のI/Oユニットとを備えるプログラマブルコントローラシステムにおいて、CPUユニットが各I/Oユニット毎に制御CPU指定情報を指令する命令を書込み、各I/OユニットはCPUユニットが指令する命令をデコードして制御CPU指定情報であることを判断し、その制御CPU指定情報をI/Oユニット内に保持し、CPUユニットがリセット制御を指令する命令を全てのI/Oユニットに対して発行し、各I/Oユニットは、そのリセット制御を指令する命令をデコードして制御元のCPUユニットからの命令であると判断した場合には、そのリセット制御指令に従うことにより、CPUユニットが指定するシステム上の特定のI/Oユニットのリセットを制御するプログラマブルコントローラシステムであって、前記CPUユニットは、各I/Oユニットに対してリセットを発行する命令として、I/Oユニットの制御部をリセット制御する命令と、I/Oユニットの出力部をリセット制御する命令の2種類を備えていることを特徴とする。したがって、I/Oユニットの制御部と出力部とを個別にリセットすることができる。
【0019】
また、本発明は、I/Oユニットが、制御CPU指定情報をラッチするレジスタと、CPUユニットが指定するシステム上の特定のI/Oユニットのみをリセットするための情報をラッチするレジスタとを有している。したがって、レジスタの内容を参照してCPUユニットが指定するシステム上の特定のI/Oユニットのみをリセットすることができる。
【0020】
また、本発明は、複数台のCPUユニットがそれぞれ別のI/Oユニットの制御を行う分散制御型マルチCPU方式のプログラマブルコントローラシステムである。したがって、分散制御型マルチCPU方式のプログラマブルコントローラシステムにおいて、CPUユニットが指定するシステム上の特定のI/Oユニットのみをリセットすることができる。
【0021】
また、本発明は、現在稼動しているデューティCPUユニットがエラーにより停止した場合に、停止したCPUユニットの代わりとなって稼動する待機CPUユニットを含む冗長制御型マルチCPU方式のプログラマブルコントローラシステムである。したがって、冗長制御型マルチCPU方式のプログラマブルコントローラシステムにおいて、CPUユニットが指定するシステム上の特定のI/Oユニットのみをリセットすることができる。
【0022】
また、本発明は、システム全体の制御を行う単独あるいは複数台のCPUユニットと、CPUユニットの制御の下に動作する複数台のI/Oユニットとを備えるプログラマブルコントローラシステムにおいて、CPUユニットは、システム全体に発行するリセット信号として、I/Oユニットの制御部をリセット制御する信号を出力する手段と、I/Oユニットの出力部をリセット制御する信号を出力する手段を有し、その二つの信号の使い分けにより、I/Oユニットのリセットを制御部と出力部とで個別に行う。したがって、システム全体のI/Oユニットのリセット制御を、I/Oユニットの制御部のリセットと、出力部のリセットとに分けて行うことができる。
【0023】
また、本発明は、複数台のCPUユニットがそれぞれ別のI/Oユニットの制御を行う分散制御型マルチCPU方式のプログラマブルコントローラシステムであり、複数台のCPUユニットの一つがリセット制御を一元管理する。したがって、分散制御型マルチCPU方式のプログラマブルコントローラシステムにおいて、システム全体のI/Oユニットのリセット制御を、I/Oユニットの制御部のリセットと、出力部のリセットとに分けて行うことができる。
【0024】
また、本発明は、現在稼動しているデューティCPUユニットがエラーにより停止した場合に、停止したCPUユニットの代わりとなって稼動する待機CPUユニットを含む冗長制御型マルチCPU方式のプログラマブルコントローラシステムである。したがって、冗長制御型マルチCPU方式のプログラマブルコントローラシステムにおいて、システム全体のI/Oユニットのリセット制御を、I/Oユニットの制御部のリセットと、出力部のリセットとに分けて行うことができる。
【0025】
【発明の実施の形態】
本発明をより詳細に詳述するために、添付の図面に従ってこれを説明する。まず、この発明によるプログラマブルコントローラシステムにおける4種類のリセットの概要について説明する。
【0026】
CPUユニットは、I/Oユニットの動作状態確認用のポートを定期的に監視し、I/Oユニットに異常が発生したことを検出すると、検出したエラー状態にしたがって、
(1)自ユニットが管理するI/Oユニットの出力部のみリセットすればよい場合には、グループI/Oリセットを発行し、
(2)自ユニットが管理するI/Oユニットの制御部をリセットする必要がある場合には、グループユニットリセットを発行し、
(3)重度のエラーのためシステム全体の出力部をリセットする必要がある場合には、システムI/Oリセットを発行し、
(4)システム全体の制御部をリセットする必要がある場合には、システムユニットリセットを発行する。
【0027】
第1図は、この発明の実施の形態1におけるグループI/Oリセットならびにグループユニットリセットを行う複数台のCPUユニットを含むプログラマブルコントローラシステムを示している。
【0028】
このプログラマブルコントローラシステムは、システムに電源を供給する電源ユニット10と、制御のための演算処理を実行するシステムの中枢となるCPUユニット20Aおよび20Bと、サーボモータ(図示省略)を接続されて位置決め制御を行う位置決めユニット30と、専用回線により図示されていない他のシステム間のデータ通信を行うデータリンクユニット50と、を有し、これらユニットはシステムバス61を含むベースユニット60によって相互に接続されている。
【0029】
CPUユニット20A、20Bは、MPU21と、MPU21より書込まれたデータをベースユニット60のシステムバス61上に出力する命令生成部22とを含んでおり、ライト時には、システムバス61上に、コマンドフェーズCMD、アドレスフェーズADR、データフェーズDTA(詳細は後述する)の三つのフェーズから成る一連のデータによるライト命令INST−Wをシステムバス61上に発行する。
【0030】
一つのI/Oユニットである位置決めユニット30は、システムバス61を通してCPUユニット20Aあるいは20Bが発行された命令を解読するコマンドデコード部31と、位置決め制御を行う制御部32と、サーボモータを駆動する信号を出力する出力部33と、CPUユニットとのデータの授受を行うためのバッファメモリ34と、コマンドデコード部31で解読した命令の実行結果をラッチするレジスタ35、36、37、38、39とを含んでいる。
【0031】
ここでは、レジスタ35は管理CPU指定情報を、レジスタ36はグループI/Oリセット情報を、レジスタ37はグループI/Oリセットマスク情報を、レジスタ38はグループユニットリセット情報を、レジスタ39はグループユニットリセットマスク情報をそれぞれラッチする。レジスタ35、36、37の出力側は論理回路40によって出力部33のCLR端子に接続され、レジスタ35、38、39の出力側は論理回路41によって制御部32のRESET端子に接続され、レジスタ35〜39の設定により制御部32や出力部33のリセット制御を行う。
【0032】
たとえば、レジスタ35のCPU0ビットとレジスタ38のRSTH0ビットとレジスタ39のRMK0ビットをそれぞれオンさせると、論理回路41より制御部32のRESET端子にLレベルの信号が入力され、制御部32が初期状態にリセットされる。
【0033】
プログラマブルコントローラシステムでは、CPUユニット20Aあるいは20Bが、I/Oユニットに対してシステムバス61を介して命令INST−Wを発行することにより、I/Oユニットに対してデータの書込みを行う。
【0034】
命令INST−Wの詳細内容について第2図を用いて説明する。命令INST−Wは、コマンドフェーズCMDと、アドレスフェーズADRと、データフェーズDATAの三つのフェーズからなる。
【0035】
コマンドフェーズCMDには、命令の対象がシステム全てのユニットなのか、特定のI/Oユニットなのかを表す数ビットからなる命令範囲指定情報と、特定のI/Oユニットに対する命令である場合にベースユニットのどのスロットに装着されているI/Oユニットに対する命令なのかを表す数ビットからなるスロット指定情報と、バッファメモリ、入出力レジスタなどI/Oユニット内のアクセスエリアを表す数ビットからなるエリア指定情報が含まれている。
【0036】
アドレスフェーズADRにはI/OユニットのコマンドフェーズCMDで指定されたアクセスエリアのアドレスが書き込まれ、データフェーズDATAは、ライト時にはI/Oユニットにライトするデータで、リード時はI/Oユニットから読み出されるデータで構成される。
【0037】
つぎに、命令発行の詳細手順について説明する。CPUユニット20AがI/Oユニット(位置決めユニット)30のバッファメモリ34のアドレスAに対してデータBをライトする場合には、CPUユニット20A内部のMPU21は、命令生成部22に対し、I/Oユニット30に対してバッファメモリ34のアドレスAにデータBをライトするという指令INST−Wを発する。
【0038】
命令生成部22は、コマンドフェーズCMDをシステムバス61上に出力し、一定間隔をおいてアドレスフェーズADRをシステムバス61上に出力し、さらに一定間隔をおいてデータフェーズDATA−Wをシステムバス61上に出力する。
【0039】
CPUユニット20AがI/Oユニット30のバッファメモリ34のアドレスCの内容をリードする場合には、CPUユニット21A内部のMPU21は命令生成部22に対して、I/Oユニット30に対してバッファメモリエリアのアドレスCの内容をリードするという指令INST−Rを発する。
【0040】
命令生成部22は、コマンドフェーズCMDをシステムバス61上に出力し、一定間隔をおいてアドレスフェーズADRをシステムバス61上に出力する。コマンドフェーズCMDとアドレスフェーズADRを受け取ったI/Oユニット30はデータフェーズDATAを出力し、CPUユニット20AはそのデータフェーズDATAをリードする。
【0041】
つぎに、CPUユニットからの命令を受け取ったI/Oユニットの動作について説明する。
【0042】
I/Oユニットは、それぞれ、システムバス61を介して入力された命令のコマンドフェーズCMDをコマンドデコード部31にてデコードし、コマンドフェーズCMDの命令範囲指定情報、スロット指定情報に、自ユニットに対する命令であることを示す情報が含まれていた場合には、続いて入力されるアドレスフェーズADRで指定されるアドレスにデータフェーズDATAで指定されるデータを書込む。
【0043】
つぎに、CPUユニット20AがI/Oユニットに対してグループユニットリセットを発行する場合について説明する。グループユニットリセットとは、CPUユニットが指定する特定のI/Oユニットの制御部をリセットしてI/Oユニットを初期状態にするものである。
【0044】
CPUユニット20AがI/Oユニットに対してグループユニットリセットを発行する場合、以下の二つの命令を組合せて実行する。
【0045】
一つは、I/Oユニット30(または40)に対して、CPUユニット20Aが、I/Oユニット30(または40)を管理するCPUユニットであるという情報を電源オン後の初期設定時に、I/Oユニット30(または40)内部の管理CPU指定情報用のレジスタ35に書込む命令である。
【0046】
本命令を実行することにより、レジスタ35のCPU0ビットがHレベルとなる。なお、CPUユニット20Bが同じ命令を発行した場合には、レジスタ35のCPU1ビットがHレベルとなる。
【0047】
もう一つは、CPUユニット20Aが管理する全てのI/Oユニットに対して、CPUユニット20Aがグループユニットリセットを発行するという情報をI/Oユニット内部のグループユニットリセット情報用のレジスタ38に書込む命令である。
【0048】
本命令を実行することにより、レジスタ38のRSTH0ビットがHレベルとなる。なお、CPUユニット20Bが同じ命令を発行した場合には、レジスタ38のRSTH1ビットがHレベルとなる。
【0049】
グループユニットリセットマスク情報をラッチするレジスタ39は、初期値(ディフォルト値)をHレベルに設定されており、このため、上記二つの命令が共に実行されると、制御部32のRESET端子の入力がLレベルとなり、I/Oユニット30は制御部32を初期状態にリセットする。
【0050】
また、CPUユニット20Aが管理する全てのI/Oユニットに対してグループユニットリセットを解除するという命令をシステムバス61上に出力すると、たとえば、I/Oユニット30のコマンドデコード部31がコマンドフェーズCMDをデコードすることにより、レジスタ38のグループユニットリセット情報がクリアされ、RSTH0ビットがLレベルとなり、制御部32のRESET端子の入力がHレベルとなるので、グループユニットリセットが解除される。
【0051】
ここで、CPUユニット20AがI/Oユニット30または40に対して、システムバス61を通じてCPUユニット20Aからのグループユニットリセット命令をマスクするレジスタ39をセットする命令を発行することにより、グループユニットリセットを各I/Oユニット毎にマスクすることが可能である。
【0052】
これにより、CPUユニット20Aは、自己の管理するI/Oユニット全ての制御部に対して一斉にリセットをかけたり、自己の管理するI/Oユニットのうち、エラーを発生した特定の一つの制御部のみをリセットすることができ、制御部が暴走したユニットにのみリセット制御することが可能となるなど、システム運用の効率を高めることができる。
【0053】
つぎに、CPUユニット20AがI/Oユニット30、40に対してグループI/Oリセットを発行する場合について説明する。グループI/Oリセットとは、CPUユニットが指定する特定のI/Oユニットの出力部のみをリセットするものである。
【0054】
グループI/Oリセットの発行及び解除は、グループユニットリセットの場合と同様に、二つの命令を組合せて実行する。
【0055】
一つは、CPUユニット20Aが、I/Oユニット30、40を管理するCPUユニットであるという情報をI/Oユニット30(または40)内部の管理CPU指定情報用のレジスタ35に書込む命令である。
【0056】
本命令を実行することにより、レジスタ35のCPU0ビットがHレベルとなる。なお、CPUユニット20Bが同じ命令を発行した場合には、レジスタ35のCPU1ビットがHレベルとなる。
【0057】
もう一つは、CPUユニット20Aが管理する全てのI/Oユニットに対して、CPUユニット20AがグループI/Oリセットを発行するという情報を電源オン後の初期設定時にI/Oユニット内部のグループI/Oリセット情報用のレジスタ36に書込む命令である。
【0058】
本命令を実行することにより、レジスタ36のIORH0ビットがHレベルとなる。なお、CPUユニット20Bが同じ命令を発行した場合、グループI/Oリセット情報47のIORH1ビットがHレベルとなる。
【0059】
グループI/Oリセットマスク情報をラッチするレジスタ37は、初期値(ディフォルト値)をHレベルに設定されており、このため上記二つの命令が共に実行されるとI/Oユニット30は出力部33をリセットして出力をオフする。
【0060】
また、CPUユニット20Aが管理する全てのI/Oユニットに対してグループI/Oリセットを解除するという命令をシステムバス61上に出力すると、I/Oユニット30のコマンドデコード部31がコマンドフェーズCMDをデコードすることにより、レジスタ36のグループI/Oリセット情報がクリアされ、IORH0ビットがLレベルとなり、出力部33のCLR端子の入力がHレベルとなるので、グループI/Oリセットが解除される。
【0061】
ここで、CPUユニット20AがI/Oユニット30または40に対して、システムバス61を通じてCPUユニット20AからのグループI/Oリセット命令をマスクするレジスタ37をセットする命令を発行することにより、グループI/Oリセットを各I/Oユニット毎にマスクすることが可能である。
【0062】
これにより、CPUユニット20Aは、自己の管理するI/Oユニット全ての出力部を一斉にクリアしたり、自己の管理するI/Oユニットのうちエラーを発生した特定の一つの出力部のみリセットすることができ、システム運用の効率を高めることができる。
【0063】
なお、第1図に示されている実施の形態では、各レジスタ35〜39を4ビットのレジスタとして説明したが、各レジスタのビット数をnビットとすることにより、システム運用の効率を高めるために必要であるならば、任意のn台のCPUユニットによる制御を行うことが可能である。
【0064】
実施の形態1では、CPUユニットがシステムバス上に命令を出力してグループユニットリセット、グループI/Oリセットを発行または解除することにより、CPUユニットが指定する特定のI/Oユニットに対して制御部と出力部を区別してリセット制御することができるので、発生したエラーの種類によりシステムの最低限の範囲をリセット制御することができ、システム運用の効率を高めることができる。
【0065】
第3図は、この発明の実施の形態2におけるシステムリセットを行うプログラマブルコントローラシステムを示している。なお、システムリセットとは、CPUユニットがシステム全てのCPUユニット、I/Oユニットに対して発行して、それらの制御部をリセットしたり出力部をクリアして外部機器をオフするリセットである。
【0066】
このプログラマブルコントローラシステムは、システムに電源を供給する電源ユニット70と、制御のための演算処理を実行するシステムの中枢となるCPUユニット80と、CPUユニット80が出力する指令に基づき外部機器600へオン/オフ情報を出力する出力ユニット90と、専用回線によりシステム(子局610)間のデータ通信を行うデータリンクユニット100と、サーボモータ620と接続されて位置決め制御を行う位置決めユニット110とを有し、これらユニットは、システムバスを含むマザーボード(以下、ベースユニットという)120に装着され、バス接続されている。
【0067】
出力ユニット90は外部機器600に対する出力部91を、位置決めユニット110は、位置決め用の制御部111と、サーボモータ620に対する出力部112を有している。また、データリンクユニット100は、制御部101と、伝送I/F部102を有している。
【0068】
CPUユニット80はマイクロプロセッサ(MPU)81以外にリセット回路82を有している。リセット回路82は、電源系統から送られてくる電源ダウン予告のエラー信号(ΣREL信号)と、MPU81がシステムの全てのI/Oユニットに対して発行するユニットリセット信号とを統合してシステム全てのI/Oユニットの制御部と通信I/F部等の出力以外の機能のリセット制御を行うリセット制御信号(以下、システムユニットリセット信号という)を出力する。
【0069】
また、リセット回路82は、ΣREL信号と、MPU81がシステムの全てのI/Oユニットに対して発行するI/Oリセット信号と、MPU81の動作を監視するタイマ回路(WDT回路)83からの出力信号とを統合してシステム全てのI/Oユニットの出力部のリセット制御を行うリセット制御信号(以下、システムI/Oリセット信号という)を出力する。
【0070】
リセット回路82において、ΣREL信号、ユニットリセット信号が非アクティブ(Hレベル)である場合には、ダイオード84、85には電流が流れないので、トランジスタ86のベース電位はHレベルとなり、トランジスタ86のエミッタ−コレクタ間に電流が流れ、システムユニットリセット信号がLレベル(非アクティブ)となる。
【0071】
たとえば、電源オフによりΣREL信号がLレベルになると、ダイオード84の順方向に電流が流れ、トランジスタ86のベース電位がLレベルとなり、トランジスタ86のエミッタ−コレクタ間に電流が流れなくなり、これに応じてシステムユニットリセット信号はHレベル(アクティブ)となる。
【0072】
また、たとえば、MPU81内で演算エラーが発生した場合に、CPUユニット80がI/Oユニットの制御部を初期状態にリセットするために、ユニットリセット信号をLレベルで出力すると、ダイオード85の順方向に電流が流れ、トランジスタ86のベース電位がLレベルとなり、トランジスタ86のエミッタ−コレクタ間に電流が流れなくなり、これに応じてシステムユニットリセット信号がHレベル(アクティブ)となる。
【0073】
リセット回路82は、システムI/Oリセット信号についても、ダイオード87、88、トランジスタ89による同様のリセット回路を備えている。ただし、システムI/Oリセット信号は、論理積回路82aにより、リセット回路82の出力とWDT回路83の出力(WDT回路83の出力の初期値はLレベルである)との論理積である。WDT回路83はMPU81の動作を監視して一定時間に亙ってMPU81からの応答がない場合にはMPU81が停止したとみなして出力をHレベルにする。従って、MPU81が重度のエラーにより停止した場合には、システムI/Oリセットが発行され、外部への出力がオフされる。
【0074】
つぎに、実施の形態2の動作について説明する。CPUユニット80が備えているリセットスイッチ(図示省略)を操作すること等により、MPU81がユニットリセット信号をアクティブ(Lレベル)にすることにより、システム全てのI/Oユニットに対してシステムユニットリセットを発行した場合には、システムを構成する全てのI/Oユニットの制御部(データリンクユニット100の制御部101、位置決めユニット110の制御部111)及び、出力部以外の機能(データリンクユニット100の通信I/F部102)が初期状態にリセットされる。
【0075】
CPUユニット80内部のMPU81で、演算エラーが発生した場合に、CPUユニット80がI/Oリセット信号をアクティブ(Lレベル)にすることにより、システム全てのI/Oユニットに対してシステムI/Oリセットを発行した場合には、システム全てのI/Oユニットの出力部(出力ユニット90の出力部91、位置決めユニット110の出力部112)のみがリセットされ、外部機器600の出力がオフし、サーボモータ620の運転が停止する。また、データリンクユニット100の制御部101の割込み端子ITに割込みが入ることで、データリンクユニット100はCPUユニット80がシステムI/Oリセットを発行したことを認識し、ネットワーク上にその情報を伝送する。
【0076】
上記二つのシステムリセットを備えることにより、CPUユニット80内部のエラーによりシステムが停止した場合でも、データリンクユニット100にはリセットをかけずに出力ユニット90や位置決めユニット110の出力部91、112のみリセットすることが可能となり、システムを効率よく運用することができる。
【0077】
第4図は、この発明の実施の形態3におけるプログラマブルコントローラシステムを分散制御型マルチCPU方式のプログラマブルコントローラシステムに適用した実施の形態を示している。分散制御型マルチCPU方式のプログラマブルコントローラシステムとは、複数台のCPUユニットがそれぞれ別のI/Oユニットを制御することにより、1台のCPUユニットの負荷を分散して大規模且つ高速なシステム制御を実現することができるプログラマブルコントローラシステムである。
【0078】
このプログラマブルコントローラシステムは、電源ユニット120と、CPUユニット130、140、150と(本来、任意の台数のCPUユニットを接続したシステムを構築可能であるが、ここでは一例としてCPUユニットを3台接続した図を示す)、CPUユニット130が管理するI/Oユニット160、170と、CPUユニット140が管理するI/Oユニット180と、CPUユニット150が管理するI/Oユニット190とを有し、これらユニットはシステムバス201を含むベースユニット200に装着されている。
【0079】
CPUユニット130、140、150は、実施の形態1(第1図)のCPUユニットと同様の命令生成部と、実施の形態2(第3図)のCPUユニットと同様のリセット回路とを備えており、また、I/Oユニット160、170、180、190は、実施の形態1(第1図)のI/Oユニットと同様のコマンドデコード部や管理CPU指定情報等をラッチするレジスタ等を備えていると共に、実施の形態2(第3図)のI/Oユニットと同様に、システムリセット信号を入力するようになっている。
【0080】
ベースユニット200は、論理積回路202、203を含んでおり、CPUユニット130、140、150のそれぞれのシステムユニットリセット信号は、論理積回路202による論理積により、各I/Oユニット160、170、180、190に与えられ、また、CPUユニット130、140、150のそれぞれのシステムI/Oリセット信号は、論理積回路203による論理積により、各I/Oユニット160、170、180、190に与えられる。
【0081】
つぎに、分散制御型マルチCPU方式のプログラマブルコントローラシステムにおけるシステムユニットリセット、システムI/Oリセットについて説明する。分散制御型マルチCPU方式のプログラマブルコントローラシステムでは、電源投入時に、全てのCPUユニット130、140、150にシステムユニットリセット及びシステムI/Oリセットがかかり、イニシャル処理時にCPUユニット130がシステムユニットリセット及びシステムI/Oリセットを解除し、CPUユニット130のシステムユニットリセット信号とシステムI/Oリセット信号がLレベルとなる。これに対し、CPUユニット140、CPUユニット150はシステムユニットリセット、システムI/Oリセットを解除せず、これらCPUユニット140、150のシステムユニットリセット信号とシステムI/Oリセット信号はHレベルを保つ。
【0082】
これは、CPUユニット130がシステム全体を一元管理するためである。すなわち、この状態で、CPUユニット130が出力するシステムユニットリセット信号をアクティブ(Hレベル)にすることにより、論理積回路202の出力信号(システムユニットリセット信号)がHレベルとなり、システム全てのCPUユニットとI/Oユニットの制御部及び出力部以外の機能が初期状態にリセットされる。
【0083】
また、CPUユニット130が出力するシステムI/Oリセット信号をアクティブ(Hレベル)にすることにより、論理積回路203の出力信号(システムI/Oリセット信号)がHレベルとなり、システム全てのCPUユニットとI/Oユニットの出力部がリセットされる。
【0084】
つぎに、分散制御型マルチCPU方式のプログラマブルコントローラシステムにおけるグループリセットについて説明する。CPUユニット130が実施の形態1の場合と同様に、グループユニットリセットを発行すると、CPUユニット130が指定した特定のI/Oユニット160、170の制御部及び出力部以外の機能(データリンクユニットの伝送I/F部等)がリセットされる。同様に、CPUユニット140あるいはCPUユニット150がグループユニットリセットを発行すると、CPUユニット140が指定したI/Oユニット180あるいはCPUユニット150が指定したI/Oユニット190の制御部及び出力部以外の機能がリセットされる。
【0085】
また、CPUユニット130が実施の形態1の場合と同様に、グループI/Oリセットを発行すると、CPUユニット130が指定した特定のI/Oユニット160、170の出力部がリセットされる。同様に、CPUユニット140あるいはCPUユニット150がグループI/Oリセットを発行すると、CPUユニット140が指定したI/Oユニット180あるいはCPUユニット150が指定したI/Oユニット190の出力部がリセットされる。
【0086】
単独CPUユニットによって複数台の全てのI/Oユニットを制御する場合に比べて、この実施の形態のように、分散制御型マルチCPU方式で制御する場合には、CPUユニット1台あたりの負荷が分散され、高速なシステムを構築できる。また、単独CPUユニットによるシステムに比べて大規模なシステムを構築することができる。
【0087】
第5図は、この発明の実施の形態4におけるプログラマブルコントローラシステムを冗長制御型マルチCPU方式のプログラマブルコントローラシステムに適用した実施の形態を示している。冗長制御型マルチCPU方式のプログラマブルコントローラシステムとは、現在稼動している複数台のCPUユニット(以下、デューティCPUユニットという)の一つが重度のエラーにより停止した場合に、停止したCPUユニットの代わりとなって稼動するCPUユニット(以下、待機CPUユニットという)を備えることで、システムの二重化を図った安全性が高いプログラマブルコントローラシステムである。
【0088】
このプログラマブルコントローラシステムは、電源ユニット210と、2台のデューティCPUユニット220、230と、1台の待機CPUユニット240と、複数台のI/Oユニット250、260、270、280とを有し、これらユニットはシステムバス291を含むベースユニット290に装着されている。 デューティCPUユニット220はI/Oユニット250と260を管理し、デューティCPUユニット230はI/Oユニット270と280を管理し、待機CPUユニット240はデューティCPUユニット230が停止した場合にその代わりとなって稼動する。
【0089】
ここで、ユーザは、各CPUユニットがデューティCPUユニットであるのか、待機系CPUであるのか、また、待機系CPUユニットである場合に、どのCPUユニットの代わりとなるのかをプログラミング装置により各CPUユニット内部のシステム情報に設定できる。
【0090】
この実施の形態でも、CPUユニット220、230、240は、実施の形態1(第1図)のCPUユニットと同様の命令生成部と、実施の形態2(第3図)のCPUユニットと同様のリセット回路とを備えており、また、I/Oユニット250、260、270、280は、実施の形態1(第1図)のI/Oユニットと同様のコマンドデコード部や管理CPU指定情報等をラッチするレジスタ等を備えていると共に、実施の形態2(第3図)のI/Oユニットと同様に、システムリセット信号を入力するようになっている。
【0091】
ベースユニット290は、論理積回路292、293を含んでおり、デューティCPUユニット220、230、待機CPUユニット240のそれぞれのシステムユニットリセット信号は、論理積回路292による論理積により、各I/Oユニット250、260、270、280に与えられ、また、デューティCPUユニット220、230、待機CPUユニット240のそれぞれのシステムI/Oリセット信号は、論理積回路293による論理積により、各I/Oユニット250、260、270、280に与えられる。
【0092】
つぎに、冗長制御型マルチCPU方式のプログラマブルコントローラシステムにおいて、CPUユニットの故障をどのように検出するかについて第6図を用いて説明する。
【0093】
まず、デューティCPUユニット230は、自ユニットが正常に動作していることを待機CPUユニット240に知らせるために、待機CPUユニット240の特定のアドレスAに“1”をライトする(第6図の丸付き数字1)。待機CPUユニット240は、アドレスAをリードして“1”が読めることから、デューティCPUユニット230が正常に動作していることを確認する(第6図の丸付き数字2)。
【0094】
その後、待機CPUユニット240は、デューティCPUユニット230に対して自ユニットが正常に動作していることをデューティCPUユニット230に知らせるために、デューティCPUユニット230の特定のアドレスBに“1”をライトする(第6図の丸付き数字3)。デューティCPUユニット230は、アドレスBをリードして“1”が読めることから、待機CPUユニット240が正常に動作していることを確認する(第6図の丸付き数字4)。
【0095】
その後、デューティCPUユニット230は、自ユニットが正常に動作していることを待機CPUユニット240に知らせるために待機CPUユニット240の特定のアドレスAに前回ライトした値と異なる値“0”をライトする(第6図の丸付き数字5)。待機CPUユニット240は、アドレスAをリードして前回リードした値と異なる値“0”が読めることから、デューティCPUユニット230が正常に動作していることを確認する(第6図の丸付き数字6)。
【0096】
その後、待機CPUユニット240は、自ユニットが正常に動作していることをデューティCPUユニット230に知らせるために、デューティCPUユニット230の特定のアドレスBに前回と異なる値“0”をライトする(第6図の丸付き数字7)。デューティCPUユニット230は、アドレスBをリードして前回リードした値と異なる値“0”が読めることから、待機CPUユニット240が正常に動作していることを確認する(第6図の丸付き数字8)。以後、丸付き数字1から8を繰り返してお互いに他のCPUユニットが正常に動作していることを確認する(以下、この動作を生存確認という)。
【0097】
システム稼働中に、重度のエラーにより、デューティCPUユニット230が停止した場合には、デューティCPUユニット230は待機CPUユニット240のアドレスAにライトできなくなる。また、エラーの内容がデューティCPUユニット230内部の入出力ポートに格納される。待機CPUユニット240は、アドレスAの値が変化しないと、デューティCPUユニット230内部の入出力ポートをリードしてデューティCPUユニット230のエラーを確認し、デューティCPUユニット230が停止したことを認識し、デューティCPUユニット230に代わってI/Oユニット270、280の制御を開始する。
【0098】
また、デューティCPUユニット230内部のMPUが停止するため、WDT回路によりデューティCPUユニット230のシステムI/Oリセット信号の出力はHレベルとなる。全てのCPUユニットが停止した場合、システムI/Oリセット信号がHレベルとなるので、システム全体の出力部がリセット状態になり、全てのCPUユニットが停止した場合にもシステムは暴走することがない。
【0099】
上述のような冗長型マルチCPU方式のプログラマブルコントローラシステムを実現することで、或るCPUユニットが停止した場合にも、正常にシステムの制御を継続することができる二重化システムを提供することができる。
【0100】
【産業上の利用の可能性】
シーケンス制御を行う各種工作機械、産業機械のプログラマブルコントローラとして利用できる。
【図面の簡単な説明】
【図1】 第1図は、この発明におけるグループI/Oリセットならびにグループユニットリセットを行うプログラマブルコントローラシステムを示すシステム構成図である。
【図2】 第2図は、命令INST−Wの詳細内容を示す説明図である。
【図3】 第3図は、この発明におけるシステムリセットを行うプログラマブルコントローラシステムを示すシステム構成図である。
【図4】 第4図は、この発明におけるプログラマブルコントローラシステムを分散制御型マルチCPU方式のプログラマブルコントローラシステムに適用した実施の形態を示すシステム構成図である。
【図5】 第5図は、この発明におけるプログラマブルコントローラシステムを冗長制御型マルチCPU方式のプログラマブルコントローラシステムに適用した実施の形態を示すシステム構成図である。
【図6】 第6図は、冗長制御型マルチCPU方式のプログラマブルコントローラシステムにおけるCPUユニットの故障検出手順を示す説明図である。
【図7】 第7図は、従来におけるプログラマブルコントローラシステムを示すシステム構成図である。
Claims (9)
- システム全体の制御を行う単独あるいは複数台のCPUユニットと、CPUユニットの制御の下に動作する複数台のI/Oユニットとを備えるプログラマブルコントローラシステムのリセット制御方法において、
CPUユニットが各I/Oユニット毎に制御CPU指定情報を指令する命令を書込み、各I/OユニットはCPUユニットが指令する命令をデコードして制御CPU指定情報であることを判断し、その制御CPU指定情報をI/Oユニット内に保持し、CPUユニットがリセット制御を指令する命令を全てのI/Oユニットに対して発行し、各I/Oユニットは、そのリセット制御を指令する命令をデコードして制御元のCPUユニットからの命令であると判断した場合には、そのリセット制御指令に従うことにより、CPUユニットが指定するシステム上の特定のI/Oユニットのリセットを制御するプログラマブルコントローラシステムのリセット制御方法であって、
前記CPUユニットが各I/Oユニットに対してリセットを発行する命令として、I/Oユニットの制御部をリセット制御する命令と、I/Oユニットの出力部をリセット制御する命令の2種類を備えていることを特徴とするプログラマブルコントローラシステムのリセット制御方法。 - システム全体の制御を行う単独あるいは複数台のCPUユニットと、CPUユニットの制御の下に動作する複数台のI/Oユニットとを備えるプログラマブルコントローラシステムのリセット制御方法において、
CPUユニットがシステム全体に発行するリセット信号として、I/Oユニットの制御部をリセット制御する信号と、I/Oユニットの出力部をリセット制御する信号の2系統を備え、その二つの信号の使い分けにより、I/Oユニットのリセットを制御部と出力部とで個別に行うことを特徴とするプログラマブルコントローラシステムのリセット制御方法。 - システム全体の制御を行う単独あるいは複数台のCPUユニットと、CPUユニットの制御の下に動作する複数台のI/Oユニットとを備えるプログラマブルコントローラシステムにおいて、
CPUユニットが各I/Oユニット毎に制御CPU指定情報を指令する命令を書込み、各I/OユニットはCPUユニットが指令する命令をデコードして制御CPU指定情報であることを判断し、その制御CPU指定情報をI/Oユニット内に保持し、CPUユニットがリセット制御を指令する命令を全てのI/Oユニットに対して発行し、各I/Oユニットは、そのリセット制御を指令する命令をデコードして制御元のCPUユニットからの命令であると判断した場合には、そのリセット制御指令に従うことにより、CPUユニットが指定するシステム上の特定のI/Oユニットのリセットを制御するプログラマブルコントローラシステムであって、
前記CPUユニットは、各I/Oユニットに対してリセットを発行する命令として、I/Oユニットの制御部をリセット制御する命令と、I/Oユニットの出力部をリセット制御する命令の2種類を備えていることを特徴とするプログラマブルコントローラシステム。 - 請求項3記載のプログラマブルコントローラシステムにおいて、
I/Oユニットは、制御CPU指定情報をラッチするレジスタと、CPUユニットが指定するシステム上の特定のI/Oユニットのみをリセットするための情報をラッチするレジスタとを有していることを特徴とするプログラマブルコントローラシステム。 - 請求項3記載のプログラマブルコントローラシステムにおいて、
複数台のCPUユニットがそれぞれ別のI/Oユニットの制御を行う分散制御型マルチCPU方式のプログラマブルコントローラシステムであることを特徴とするプログラマブルコントローラシステム。 - 請求項3記載のプログラマブルコントローラシステムにおいて、
現在稼動しているデューティCPUユニットがエラーにより停止した場合に、停止したCPUユニットの代わりとなって稼動する待機CPUユニットを含む冗長制御型マルチCPU方式のプログラマブルコントローラシステムであることを特徴とするプログラマブルコントローラシステム。 - システム全体の制御を行う単独あるいは複数台のCPUユニットと、CPUユニットの制御の下に動作する複数台のI/Oユニットとを備えるプログラマブルコントローラシステムにおいて、
CPUユニットは、システム全体に発行するリセット信号として、I/Oユニットの制御部をリセット制御する信号を出力する手段と、I/Oユニットの出力部をリセット制御する信号を出力する手段を有し、その二つの信号の使い分けにより、I/Oユニットのリセットを制御部と出力部とで個別に行うことを特徴とするプログラマブルコントローラシステム。 - 請求項7記載のプログラマブルコントローラシステムにおいて、
複数台のCPUユニットがそれぞれ別のI/Oユニットの制御を行う分散制御型マルチCPU方式のプログラマブルコントローラシステムであり、複数台のCPUユニットの一つがリセット制御を一元管理することを特徴とするプログラマブルコントローラシステム。 - 請求項7記載のプログラマブルコントローラシステムにおいて、
現在稼動しているデューティCPUユニットがエラーにより停止した場合に、停止したCPUユニットの代わりとなって稼動する待機CPUユニットを含む冗長制御型マルチCPU方式のプログラマブルコントローラシステムであることを特徴とするプログラマブルコントローラシステム。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060136629A1 (en) * | 2004-08-18 | 2006-06-22 | King Martin T | Scanner having connected and unconnected operational behaviors |
JP5063212B2 (ja) * | 2007-06-25 | 2012-10-31 | 株式会社日立産機システム | 複数コンポーネントシステム |
US8769185B2 (en) | 2007-10-23 | 2014-07-01 | Keicy Chung | Computer storage device having separate read-only space and read-write space, removable media component, system management interface, and network interface |
US8041936B2 (en) | 2007-10-28 | 2011-10-18 | International Business Machines Corporation | Persisting value relevant to debugging of computer system during reset of computer system |
JP2010140361A (ja) * | 2008-12-12 | 2010-06-24 | Fujitsu Microelectronics Ltd | コンピュータシステム及び異常検出回路 |
JP4911372B2 (ja) * | 2009-10-06 | 2012-04-04 | 日本電気株式会社 | Cpu再リセットを伴うcpu再初期化時におけるタイムアウト防止方法、その装置及びそのプログラム |
JP5846369B2 (ja) * | 2011-12-01 | 2016-01-20 | 横河電機株式会社 | 二重化システムおよび制御切り換え方法 |
US9261931B2 (en) * | 2012-02-01 | 2016-02-16 | Microchip Technology Incorporated | Peripheral special function register with soft-reset disable |
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Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2104685B (en) * | 1981-08-24 | 1985-12-18 | Omron Tateisi Electronics Co | Programmable controller |
US4872136A (en) * | 1984-06-04 | 1989-10-03 | Ge Fanuc Automation North America, Inc. | Programmable controller input/output communications system |
US4742443A (en) * | 1985-03-28 | 1988-05-03 | Allen-Bradley Company | Programmable controller with function chart interpreter |
JPS6373316A (ja) * | 1986-09-05 | 1988-04-02 | Fujitsu Ltd | サブシステムの入出力装置制御方式 |
US4888726A (en) * | 1987-04-22 | 1989-12-19 | Allen-Bradley Company. Inc. | Distributed processing in a cluster of industrial controls linked by a communications network |
US4937777A (en) * | 1987-10-07 | 1990-06-26 | Allen-Bradley Company, Inc. | Programmable controller with multiple task processors |
US5319783A (en) * | 1989-03-31 | 1994-06-07 | Allen-Bradley Company Inc. | Programmable controller with an operator messaging function |
JP3084675B2 (ja) | 1991-08-23 | 2000-09-04 | 東洋電機製造株式会社 | 状態フィードバック制御方法 |
JP2539117B2 (ja) * | 1991-08-28 | 1996-10-02 | 富士通株式会社 | マルチプロセッサシステム |
JP3240679B2 (ja) * | 1992-04-09 | 2001-12-17 | 富士通株式会社 | マルチcpuシステムのリセット方式 |
JPH05297992A (ja) * | 1992-04-21 | 1993-11-12 | Hitachi Ltd | プログラマブルコントローラの入力回路 |
US5392437A (en) * | 1992-11-06 | 1995-02-21 | Intel Corporation | Method and apparatus for independently stopping and restarting functional units |
JPH0756763A (ja) * | 1993-08-17 | 1995-03-03 | Fuji Facom Corp | 二重化制御システムの切替え方法 |
GB2290891B (en) | 1994-06-29 | 1999-02-17 | Mitsubishi Electric Corp | Multiprocessor system |
US5737612A (en) * | 1994-09-30 | 1998-04-07 | Cypress Semiconductor Corp. | Power-on reset control circuit |
JP3297249B2 (ja) * | 1995-05-26 | 2002-07-02 | 三菱電機株式会社 | 分散型リモートi/o式制御システムの制御方法 |
US5860125A (en) * | 1995-11-08 | 1999-01-12 | Advanced Micro Devices, Inc. | Integrated circuit including a real time clock, configuration RAM, and memory controller in a core section which receives an asynchronous partial reset and an asynchronous master reset |
JP3317156B2 (ja) * | 1996-09-18 | 2002-08-26 | 三菱電機株式会社 | リモートplc装置を備えた数値制御装置 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7983347B2 (en) | 2006-04-27 | 2011-07-19 | Panasonic Corporation | Multiple differential transmission system including signal transmitter and signal receiver connected via three signal lines |
US8259838B2 (en) | 2006-10-31 | 2012-09-04 | Panasonic Corporation | Signal transmission system for transmitting transmission signals via a transmission line including transmission conductors |
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