JP3432728B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JP3432728B2 JP3432728B2 JP34313897A JP34313897A JP3432728B2 JP 3432728 B2 JP3432728 B2 JP 3432728B2 JP 34313897 A JP34313897 A JP 34313897A JP 34313897 A JP34313897 A JP 34313897A JP 3432728 B2 JP3432728 B2 JP 3432728B2
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13153—Modification, change of program in real time
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15118—Shared memory
Description
【０００１】
【発明の属する技術分野】本発明は、プログラマブルコ
ントローラ（以下、ＰＣという）に係り、複数のプロセ
ッサでシーケンス演算を行うＰＣにおいて、特に複数の
周辺装置が接続できるポート及びＩ／Ｆ部を有し、同時
にプログラム編集やモニタを実行可能とするＰＣに関す
るものである。
ントローラ（以下、ＰＣという）に係り、複数のプロセ
ッサでシーケンス演算を行うＰＣにおいて、特に複数の
周辺装置が接続できるポート及びＩ／Ｆ部を有し、同時
にプログラム編集やモニタを実行可能とするＰＣに関す
るものである。
【０００２】
【従来の技術】従来の技術の例として、二つのプロセッ
サをシーケンス演算に使用したＰＣの構成を図９に示
す。図９は、従来技術における二つのプロセッサを備え
たＰＣの構成図である。図示する如く、主プロセッサ１
１と副プロセッサ１２と記憶部７はそれぞれバスで接続
されて中央演算部１０を構成する。前記副プロセッサ１
２のシステムプログラムは、記憶部７、ユーザプログラ
ムは記憶部６、演算結果などのＩ／Ｏデータは記憶部５
に格納される。前記記憶部５、記憶部６および記憶部７
は、それぞれバス２１、２２、２３により主プロセッサ
１１と接続される。副プロセッサ１２には周辺装置１１
０を接続するためのＩ／Ｆ部８、ポート９が接続されて
いる。
サをシーケンス演算に使用したＰＣの構成を図９に示
す。図９は、従来技術における二つのプロセッサを備え
たＰＣの構成図である。図示する如く、主プロセッサ１
１と副プロセッサ１２と記憶部７はそれぞれバスで接続
されて中央演算部１０を構成する。前記副プロセッサ１
２のシステムプログラムは、記憶部７、ユーザプログラ
ムは記憶部６、演算結果などのＩ／Ｏデータは記憶部５
に格納される。前記記憶部５、記憶部６および記憶部７
は、それぞれバス２１、２２、２３により主プロセッサ
１１と接続される。副プロセッサ１２には周辺装置１１
０を接続するためのＩ／Ｆ部８、ポート９が接続されて
いる。
【０００３】主プロセッサ１１と副プロセッサ１２の演
算分担は、ここでは簡単な接点、コイル等のビット演算
の基本命令を主プロセッサ１１、複雑なその他の応用命
令、算術命令を副プロセッサ１２が行うこととする。ま
た、前記副プロセッサ１２では周辺装置１１０に対する
応答処理および周辺装置１１０からの指示に対する内部
処理を実行する。周辺装置１１０は、Ｉ／Ｆ部８とこれ
に接続されたポート９により周辺装置１１０で作成され
たラダープログラムをユーザプログラムの記憶部６に格
納することができあるいは演算状況のモニタなどが可能
となる。
算分担は、ここでは簡単な接点、コイル等のビット演算
の基本命令を主プロセッサ１１、複雑なその他の応用命
令、算術命令を副プロセッサ１２が行うこととする。ま
た、前記副プロセッサ１２では周辺装置１１０に対する
応答処理および周辺装置１１０からの指示に対する内部
処理を実行する。周辺装置１１０は、Ｉ／Ｆ部８とこれ
に接続されたポート９により周辺装置１１０で作成され
たラダープログラムをユーザプログラムの記憶部６に格
納することができあるいは演算状況のモニタなどが可能
となる。
【０００４】
【発明が解決しようとする課題】従来技術では、多くの
場合、一般的に周辺装置１１０と接続するためのＩ／Ｆ
部８およびポートが１個しかないため、ユーザがシステ
ムの立ち上げを行うとしたときに動作調整する場合、制
御対象の動作等にＰＣ内の動きを可視することができな
いため、周辺装置１１０側のモニタ１で、モニタ画面か
らプログラム編集画面に移行してプログラムを変更した
り、また、プログラム変更後の動作確認時、プログラム
編集画面からモニタ画面へ移行するという手続きを経る
必要があった。これは、制御対象の動作に疑問があると
きはＰＣの内部状態を知らなければならないが、該ＰＣ
の内部状態を可視することができない。このため、必ず
モニター画面に移し出してみるということが必要であ
り、使い勝手が悪く、かつ操作が煩わしいという問題点
があった。
場合、一般的に周辺装置１１０と接続するためのＩ／Ｆ
部８およびポートが１個しかないため、ユーザがシステ
ムの立ち上げを行うとしたときに動作調整する場合、制
御対象の動作等にＰＣ内の動きを可視することができな
いため、周辺装置１１０側のモニタ１で、モニタ画面か
らプログラム編集画面に移行してプログラムを変更した
り、また、プログラム変更後の動作確認時、プログラム
編集画面からモニタ画面へ移行するという手続きを経る
必要があった。これは、制御対象の動作に疑問があると
きはＰＣの内部状態を知らなければならないが、該ＰＣ
の内部状態を可視することができない。このため、必ず
モニター画面に移し出してみるということが必要であ
り、使い勝手が悪く、かつ操作が煩わしいという問題点
があった。
【０００５】本発明は、かかる従来の問題点を解決する
ためになされたもので、ユーザプログラムの編集および
動作状況のモニタなどの周辺機能を同時に処理するプロ
グラマブルコントローラを提供することをその目的とす
る。すなわち、上記プログラマブルコントローラは、複
数のプロセッサが実装されたプログラマブルコントロー
ラにおいて、複数の周辺装置が接続できるようにポート
を具備し、また複数のユーザプログラムが格納できる構
造となっていることにより、同時にユーザプログラムを
モニタおよび編集することを実現可能とするものであ
る。
ためになされたもので、ユーザプログラムの編集および
動作状況のモニタなどの周辺機能を同時に処理するプロ
グラマブルコントローラを提供することをその目的とす
る。すなわち、上記プログラマブルコントローラは、複
数のプロセッサが実装されたプログラマブルコントロー
ラにおいて、複数の周辺装置が接続できるようにポート
を具備し、また複数のユーザプログラムが格納できる構
造となっていることにより、同時にユーザプログラムを
モニタおよび編集することを実現可能とするものであ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るプログラマブルコントローラの構成
は、外部信号を取り込む入力部と、外部負荷を駆動する
出力部と、プログラマブルコントローラの内部をモニタ
する複数の周辺装置と、該複数の周辺装置をそれぞれ接
続するための複数のポートと、上記複数のポートにそれ
ぞれ接続される複数のＩ／Ｆ部と、上記複数の周辺装置
で作成された複数のユーザプログラムをそれぞれ記憶す
る区分された記憶部を有するユーザプログラム記憶部
と、該ユーザプログラム記憶部に記憶された制御プログ
ラムにしたがい演算を行う中央演算部と、該中央演算部
の演算結果を記憶するデータ記憶部と、上記各部を統括
制御するシステムプログラムを記憶するシステムプログ
ラム記憶部とを備えたプログラマブルコントローラであ
つて、上記中央演算部は基本命令を実行する主プロセッ
サと応用命令を実行する副プロセッサを有し、上記副プ
ロセッサには、上記複数のＩ／Ｆ部を接続すると共に、
該副プロセッサの処理内容を設定する設定手段を設け、
上記副プロセッサは上記設定手段の設定内容にしたが
い、上記ユーザプログラム記憶部の区分された記憶部を
アクセスし、該記憶部の複数のユーザプログラムを上記
複数の周辺装置にそれぞれ表示させ、当該表示させたユ
ーザプログラムのモニタ・編集および演算結果のモニタ・
編集を同時に実行するようにしたことを特徴とするもの
である。
に、本発明に係るプログラマブルコントローラの構成
は、外部信号を取り込む入力部と、外部負荷を駆動する
出力部と、プログラマブルコントローラの内部をモニタ
する複数の周辺装置と、該複数の周辺装置をそれぞれ接
続するための複数のポートと、上記複数のポートにそれ
ぞれ接続される複数のＩ／Ｆ部と、上記複数の周辺装置
で作成された複数のユーザプログラムをそれぞれ記憶す
る区分された記憶部を有するユーザプログラム記憶部
と、該ユーザプログラム記憶部に記憶された制御プログ
ラムにしたがい演算を行う中央演算部と、該中央演算部
の演算結果を記憶するデータ記憶部と、上記各部を統括
制御するシステムプログラムを記憶するシステムプログ
ラム記憶部とを備えたプログラマブルコントローラであ
つて、上記中央演算部は基本命令を実行する主プロセッ
サと応用命令を実行する副プロセッサを有し、上記副プ
ロセッサには、上記複数のＩ／Ｆ部を接続すると共に、
該副プロセッサの処理内容を設定する設定手段を設け、
上記副プロセッサは上記設定手段の設定内容にしたが
い、上記ユーザプログラム記憶部の区分された記憶部を
アクセスし、該記憶部の複数のユーザプログラムを上記
複数の周辺装置にそれぞれ表示させ、当該表示させたユ
ーザプログラムのモニタ・編集および演算結果のモニタ・
編集を同時に実行するようにしたことを特徴とするもの
である。
【０００７】前項記載のプログラマブルコントローラに
おいて、上記副プロセッサとシステムプログラム記憶部
を複数個とし、上記主プロセッサには該複数個の副プロ
セッサと上記設定手段と該複数個のシステムプログラム
記憶部をバスコントローラを介して接続し、上記複数の
副プロセッサには上記Ｉ／Ｆ部と上記ポートと周辺装置
をそれぞれ従続接続し、上記設定手段の内容に応じた該
副プロセッサのそれぞれ命令信号に応じ、上記複数のユ
ーザプログラムの内、上記副プロセッサの処理対象のユ
ーザプログラムをアクセスすることを特徴とするもので
ある。前項記載のプログラマブルコントローラにおい
て、上記副プロセッサとシステムプログラム記憶部を複
数個とし、上記主プロセッサには、該複数個の副プロセ
ッサと該複数個のシステムプログラム記憶部と上記設定
手段を接続し、上記複数の副プロセッサには、上記Ｉ／
Ｆ部と上記ポートと周辺装置をそれぞれ従続接続し、上
記設定手段の内容に応じた該副プロセッサのそれぞれ命
令信号に応じ、上記複数のユーザプログラムの内、上記
副プロセッサの処理対象のユーザプログラムをアクセス
することを特徴とするものである。
おいて、上記副プロセッサとシステムプログラム記憶部
を複数個とし、上記主プロセッサには該複数個の副プロ
セッサと上記設定手段と該複数個のシステムプログラム
記憶部をバスコントローラを介して接続し、上記複数の
副プロセッサには上記Ｉ／Ｆ部と上記ポートと周辺装置
をそれぞれ従続接続し、上記設定手段の内容に応じた該
副プロセッサのそれぞれ命令信号に応じ、上記複数のユ
ーザプログラムの内、上記副プロセッサの処理対象のユ
ーザプログラムをアクセスすることを特徴とするもので
ある。前項記載のプログラマブルコントローラにおい
て、上記副プロセッサとシステムプログラム記憶部を複
数個とし、上記主プロセッサには、該複数個の副プロセ
ッサと該複数個のシステムプログラム記憶部と上記設定
手段を接続し、上記複数の副プロセッサには、上記Ｉ／
Ｆ部と上記ポートと周辺装置をそれぞれ従続接続し、上
記設定手段の内容に応じた該副プロセッサのそれぞれ命
令信号に応じ、上記複数のユーザプログラムの内、上記
副プロセッサの処理対象のユーザプログラムをアクセス
することを特徴とするものである。
【０００８】
【発明の実施の形態】以下、本発明に係るＰＣの一実施
形態を図１ないし図８を参照しながら説明する。まず、
ＰＣの基本構成を説明する。図８は、本発明に用いられ
るＰＣの基本構成図である。ＰＣ１００は、論理演算、
算術演算、その各部の制御を行う中央演算部１０と、該
中央演算部１０の制御する内容・手順を記憶したシステ
ムプログラム記憶部７と、ユーザプログラムを格納する
書き換え可能なユーザプログラム記憶部６と、上記中央
演算部１０の演算結果などを記憶する書き換え可能なデ
ータ記憶部５と、外部機器より信号１を取り込む入力部
２と、外部負荷を駆動する出力信号３を出力する出力部
４と、周辺装置１１０を接続するためのＩ／Ｆ部８およ
びポート９を備えたものである。上記ＰＣ１００に、機
能に応じて副プロセッサ、Ｉ／Ｆ部、ポート等を複数個
付加したものが、本発明に係るＰＣの構成である。な
お、下記実施の形態において、外部機器より信号１を取
り込む入力部２と、外部負荷を駆動する出力信号３を出
力する出力部４は、省略されている。
形態を図１ないし図８を参照しながら説明する。まず、
ＰＣの基本構成を説明する。図８は、本発明に用いられ
るＰＣの基本構成図である。ＰＣ１００は、論理演算、
算術演算、その各部の制御を行う中央演算部１０と、該
中央演算部１０の制御する内容・手順を記憶したシステ
ムプログラム記憶部７と、ユーザプログラムを格納する
書き換え可能なユーザプログラム記憶部６と、上記中央
演算部１０の演算結果などを記憶する書き換え可能なデ
ータ記憶部５と、外部機器より信号１を取り込む入力部
２と、外部負荷を駆動する出力信号３を出力する出力部
４と、周辺装置１１０を接続するためのＩ／Ｆ部８およ
びポート９を備えたものである。上記ＰＣ１００に、機
能に応じて副プロセッサ、Ｉ／Ｆ部、ポート等を複数個
付加したものが、本発明に係るＰＣの構成である。な
お、下記実施の形態において、外部機器より信号１を取
り込む入力部２と、外部負荷を駆動する出力信号３を出
力する出力部４は、省略されている。
【０００９】〔実施の形態 １〕図１は、本発明に係る
ＰＣの一実施形態の構成図である。ＰＣのＣＰＵ部１０
１には中央演算部１０に主プロセッサ１１と副プロセッ
サ１２を有し、また、副プロセッサ１２のシステムプロ
グラム１を記憶するシステムプログラム記憶部７と、デ
ータ記憶部５と、ユーザプログラムＡ、ユーザプログラ
ムＢをそれぞれ記憶するユーザプログラム記憶部６Ａ、
６Ｂを備え、それぞれバスＢ1、Ｂ2、Ｂ3、Ｂ4で接続さ
れる。
ＰＣの一実施形態の構成図である。ＰＣのＣＰＵ部１０
１には中央演算部１０に主プロセッサ１１と副プロセッ
サ１２を有し、また、副プロセッサ１２のシステムプロ
グラム１を記憶するシステムプログラム記憶部７と、デ
ータ記憶部５と、ユーザプログラムＡ、ユーザプログラ
ムＢをそれぞれ記憶するユーザプログラム記憶部６Ａ、
６Ｂを備え、それぞれバスＢ1、Ｂ2、Ｂ3、Ｂ4で接続さ
れる。
【００１０】また、実行対象とするユーザプログラムの
個数、現時点の可動プログラム等を副プロセッサ１２へ
手動で設定する設定スイッチ２０と、前記中央演算部１
０と、周辺装置１１０Ａ、１１０Ｂをそれぞれ接続する
ためのＩ／Ｆ部８Ａ、ポート９Ａと、Ｉ／Ｆ部８Ｂ、ポ
ート９Ｂとを備えている。
個数、現時点の可動プログラム等を副プロセッサ１２へ
手動で設定する設定スイッチ２０と、前記中央演算部１
０と、周辺装置１１０Ａ、１１０Ｂをそれぞれ接続する
ためのＩ／Ｆ部８Ａ、ポート９Ａと、Ｉ／Ｆ部８Ｂ、ポ
ート９Ｂとを備えている。
【００１１】本実施形態では、ユーザが周辺装置１１０
Ａ、１１０Ｂでそれぞれ作成したユーザプログラムをそ
れぞれＩ／Ｆ部８Ａ、８Ｂを介して内部に取り込まれ、
副プロセッサ１２が設定スイッチ２０で設定されたユー
ザプログラム記憶部６Ａあるいは６Ｂに格納する。この
とき、副プロセッサ１２が、シーケンス演算を実行する
場合、前記設定スイッチ２０で設定されたユーザプログ
ラム記憶部６Ａ、６Ｂに格納されたユーザプログラム
Ａ、ユーザプログラムＢのいずれかのユーザプログラム
を実行することによって制御されている。
Ａ、１１０Ｂでそれぞれ作成したユーザプログラムをそ
れぞれＩ／Ｆ部８Ａ、８Ｂを介して内部に取り込まれ、
副プロセッサ１２が設定スイッチ２０で設定されたユー
ザプログラム記憶部６Ａあるいは６Ｂに格納する。この
とき、副プロセッサ１２が、シーケンス演算を実行する
場合、前記設定スイッチ２０で設定されたユーザプログ
ラム記憶部６Ａ、６Ｂに格納されたユーザプログラム
Ａ、ユーザプログラムＢのいずれかのユーザプログラム
を実行することによって制御されている。
【００１２】図２は、図１のＰＣにおける副プロセッサ
の処理説明図である。図２分図（ａ）に示す如く、副プ
ロセッサ１２は、システムプログラム記憶部７に格納さ
れたメインプログラムにより制御を実行するが、本制御
と並列に周辺装置１１０Ａ、１１０Ｂからのデータ受信
処理としてダイレクトメモリアクセス（以下、ＤＭＡと
いう）転送をしている。ＤＭＡ転送では、周辺装置１１
０Ａ、１１０Ｂからの受信データは、それぞれ別のメモ
リ空間にハードウエアが自動的に周辺ポート１、周辺ポ
ート２の処理内容をそれぞれ格納する。このとき、副プ
ロセッサ１２は、内部タイマ割り込みによりメインプロ
グラムへ割り込み処理を実行し、その中で処理の優先順
位判定を行い、優先度の高いものから処理を実行してい
くことになる。
の処理説明図である。図２分図（ａ）に示す如く、副プ
ロセッサ１２は、システムプログラム記憶部７に格納さ
れたメインプログラムにより制御を実行するが、本制御
と並列に周辺装置１１０Ａ、１１０Ｂからのデータ受信
処理としてダイレクトメモリアクセス（以下、ＤＭＡと
いう）転送をしている。ＤＭＡ転送では、周辺装置１１
０Ａ、１１０Ｂからの受信データは、それぞれ別のメモ
リ空間にハードウエアが自動的に周辺ポート１、周辺ポ
ート２の処理内容をそれぞれ格納する。このとき、副プ
ロセッサ１２は、内部タイマ割り込みによりメインプロ
グラムへ割り込み処理を実行し、その中で処理の優先順
位判定を行い、優先度の高いものから処理を実行してい
くことになる。
【００１３】図２分図（ｂ）参照して、この処理中にお
ける周辺ポート処理について説明する。通信プロトコル
上の受信完了を判定し、受信処理継続中の場合は他の処
理を行い、受信完了の場合は周辺ポート処理としてプロ
グラミング編集、モニタおよびＩ／Ｏセットなど通信コ
マンドに応じて実行する。
ける周辺ポート処理について説明する。通信プロトコル
上の受信完了を判定し、受信処理継続中の場合は他の処
理を行い、受信完了の場合は周辺ポート処理としてプロ
グラミング編集、モニタおよびＩ／Ｏセットなど通信コ
マンドに応じて実行する。
【００１４】図３は、図１のＰＣにおける主プロセッサ
の内部ハードウェア構成図である。図３では、副プロセ
ッサ１２が、データ記憶部５およびユーザプログラム記
憶部６Ａおよび６Ｂに対してアクセスする場合のアドレ
スおよびデータに対する主プロセッサ１１の内部ハード
ウェア構成を示している。本実施形態によれば、副プロ
セッサ１２がユーザプログラム記憶部６Ａおよび６Ｂを
アクセスする場合、アドレスは、主プロセッサ１１内の
アドレス生成部３０に入り、該アドレス生成部３０でア
ドレス変換されて、アドレス信号４２となる。
の内部ハードウェア構成図である。図３では、副プロセ
ッサ１２が、データ記憶部５およびユーザプログラム記
憶部６Ａおよび６Ｂに対してアクセスする場合のアドレ
スおよびデータに対する主プロセッサ１１の内部ハード
ウェア構成を示している。本実施形態によれば、副プロ
セッサ１２がユーザプログラム記憶部６Ａおよび６Ｂを
アクセスする場合、アドレスは、主プロセッサ１１内の
アドレス生成部３０に入り、該アドレス生成部３０でア
ドレス変換されて、アドレス信号４２となる。
【００１５】上記アドレス信号４２は、ユーザプログラ
ムＡおよびＢの格納された書き換え可能なメモリの空間
アドレスを示すものである。ここで、ユーザプログラム
ＡおよびＢの格納される記憶部６Ａおよび６Ｂは、該メ
モリのメモリ領域アドレスによって区分したものとす
る。また、該記憶部６Ａおよび６Ｂはメモリチップ単位
に区分しても可能である。
ムＡおよびＢの格納された書き換え可能なメモリの空間
アドレスを示すものである。ここで、ユーザプログラム
ＡおよびＢの格納される記憶部６Ａおよび６Ｂは、該メ
モリのメモリ領域アドレスによって区分したものとす
る。また、該記憶部６Ａおよび６Ｂはメモリチップ単位
に区分しても可能である。
【００１６】以上により、副プロセッサ１２は、アクセ
スするアドレスを変更することにより、ユーザプログラ
ム記憶部６Ａおよび６Ｂに対してアクセス可能となる。
また、上記アドレス生成部３０ではデータ記憶部５に対
するアドレス４１も生成させる。また、本実施形態にお
いて、ユーザプログラム記憶部６Ａおよび６Ｂは、上記
に述べた如く、メモリ空間をアドレスによって区分され
るが、この情報を、それぞれの記憶部の先頭アドレスで
管理され、該アドレスは、プログラムアドレスレジスタ
Ａ（以下、ＰＡＲＡという）３４およびプログラムアド
レスレジスタＢ（以下、ＰＡＲＢという）３５に予め副
プロセッサ１２が格納しておき、周辺装置からの指示な
どにより、副プロセッサ１２がユーザプログラムをアク
セスする場合に参照される。
スするアドレスを変更することにより、ユーザプログラ
ム記憶部６Ａおよび６Ｂに対してアクセス可能となる。
また、上記アドレス生成部３０ではデータ記憶部５に対
するアドレス４１も生成させる。また、本実施形態にお
いて、ユーザプログラム記憶部６Ａおよび６Ｂは、上記
に述べた如く、メモリ空間をアドレスによって区分され
るが、この情報を、それぞれの記憶部の先頭アドレスで
管理され、該アドレスは、プログラムアドレスレジスタ
Ａ（以下、ＰＡＲＡという）３４およびプログラムアド
レスレジスタＢ（以下、ＰＡＲＢという）３５に予め副
プロセッサ１２が格納しておき、周辺装置からの指示な
どにより、副プロセッサ１２がユーザプログラムをアク
セスする場合に参照される。
【００１７】例えば、ユーザプログラムのＮステップ目
のプログラムを参照する場合には、ＰＡＲＡ３４に格納
されたプログラム先頭アドレスからＮ番地先のメモリ内
容を読み出すというようになされる。また、主プロセッ
サ１１が、ユーザプログラムを実行する場合は、副プロ
セッサ１２がプログラムカウンタレジスタ（以下、ＰＣ
Ｒという）３３に実行プログラムの先頭アドレスを格納
し、主プロセッサ１１を起動すると、該主プロセッサ１
１は、ＰＣＲをカウントアップしながら順次ユーザプロ
グラムを実行していくことになる。
のプログラムを参照する場合には、ＰＡＲＡ３４に格納
されたプログラム先頭アドレスからＮ番地先のメモリ内
容を読み出すというようになされる。また、主プロセッ
サ１１が、ユーザプログラムを実行する場合は、副プロ
セッサ１２がプログラムカウンタレジスタ（以下、ＰＣ
Ｒという）３３に実行プログラムの先頭アドレスを格納
し、主プロセッサ１１を起動すると、該主プロセッサ１
１は、ＰＣＲをカウントアップしながら順次ユーザプロ
グラムを実行していくことになる。
【００１８】このとき、プログラムカウンタの内容がユ
ーザプログラム記憶部のアドレスとして供給されてい
る。上記レジスタ３３、３４、３５は、副プロセッサ１
２からのアドレス４０からデコード部３２で生成された
それぞれのセレクト信号４６ａ、ｂ、ｃにより選択され
アクセス可能となる。
ーザプログラム記憶部のアドレスとして供給されてい
る。上記レジスタ３３、３４、３５は、副プロセッサ１
２からのアドレス４０からデコード部３２で生成された
それぞれのセレクト信号４６ａ、ｂ、ｃにより選択され
アクセス可能となる。
【００１９】図４は、図１のＰＣにおけるユーザプログ
ラム記憶部６Ａおよび６Ｂのプログラム構成図である。
前記した如く、上記記憶部６Ａおよび６Ｂは、アドレス
により区分されており、副プロセッサ１２が管理するプ
ログラム先頭アドレス（図示では、アドレスｍとアドレ
スｎ）からＲＳＴ ＥＮＤ処理までをひとつのユーザプ
ログラムとして管理されており、このプログラムが記憶
部６に複数個格納されている。
ラム記憶部６Ａおよび６Ｂのプログラム構成図である。
前記した如く、上記記憶部６Ａおよび６Ｂは、アドレス
により区分されており、副プロセッサ１２が管理するプ
ログラム先頭アドレス（図示では、アドレスｍとアドレ
スｎ）からＲＳＴ ＥＮＤ処理までをひとつのユーザプ
ログラムとして管理されており、このプログラムが記憶
部６に複数個格納されている。
【００２０】上記説明した如く、副プロセッサ１２から
ユーザプログラム記憶部６Ａおよび６Ｂに対してアクセ
スし、格納されている前記ユーザプログラムＡ、Ｂを周
辺装置１、２に表示させることにより、個々にモニタ・
編集および演算結果のモニタ・編集を同時に実行するこ
とができる。
ユーザプログラム記憶部６Ａおよび６Ｂに対してアクセ
スし、格納されている前記ユーザプログラムＡ、Ｂを周
辺装置１、２に表示させることにより、個々にモニタ・
編集および演算結果のモニタ・編集を同時に実行するこ
とができる。
【００２１】〔実施の形態 ２〕次ぎに、本発明に係る
ＰＣの他の一実施形態を説明する。図５は、本発明に係
るＰＣの他の一実施形態の構成図である。本実施形態で
は、主プロセッサ１１と、該主プロセッサ１１にバスコ
ントローラ１３を介して接続されている副プロセッサ１
２Ａおよび１２Ｂと、該副プロセッサ１２Ａおよび１２
Ｂとそれぞれ接続されているＩ／Ｆ部８Ａおよび８Ｂ
と、該Ｉ／Ｆ部８Ａおよび８Ｂと接続されているポート
９Ａおよび９Ｂと、これらを介してそれぞれ接続されて
いる周辺装置１１０Ａおよび周辺装置１１０Ｂとから構
成されている。
ＰＣの他の一実施形態を説明する。図５は、本発明に係
るＰＣの他の一実施形態の構成図である。本実施形態で
は、主プロセッサ１１と、該主プロセッサ１１にバスコ
ントローラ１３を介して接続されている副プロセッサ１
２Ａおよび１２Ｂと、該副プロセッサ１２Ａおよび１２
Ｂとそれぞれ接続されているＩ／Ｆ部８Ａおよび８Ｂ
と、該Ｉ／Ｆ部８Ａおよび８Ｂと接続されているポート
９Ａおよび９Ｂと、これらを介してそれぞれ接続されて
いる周辺装置１１０Ａおよび周辺装置１１０Ｂとから構
成されている。
【００２２】さらに、主プロセッサ１１には、データ記
憶部５およびユーザプログラム記憶部６Ａならびに６Ｂ
がそれぞれ並列に接続されている。前記バスコントロー
ラ１３には、前記副プロセッサ１２Ａおよび１２Ｂに処
理させるユーザプログラムを設定する設定スイッチ２０
が接続されていると共に、システムプログラム１を記憶
するシステムプログラム記憶部７Ａおよびシステムプロ
グラム２を記憶するシステムプログラム記憶部７Ｂが接
続されている。
憶部５およびユーザプログラム記憶部６Ａならびに６Ｂ
がそれぞれ並列に接続されている。前記バスコントロー
ラ１３には、前記副プロセッサ１２Ａおよび１２Ｂに処
理させるユーザプログラムを設定する設定スイッチ２０
が接続されていると共に、システムプログラム１を記憶
するシステムプログラム記憶部７Ａおよびシステムプロ
グラム２を記憶するシステムプログラム記憶部７Ｂが接
続されている。
【００２３】前記バスコントローラ１３は、前記副プロ
セッサ１２Ａおよび１２Ｂがそれぞれデータ記憶部５も
しくはユーザプログラム記憶部６Ａあるいは６Ｂをアク
セスする場合、複数のプログラムの内、前記副プロセッ
サ１２Ａおよび１２Ｂの信号に応じて、処理対象のプロ
グラムを読み出させるようにバス制御を行い、切り換え
て接続するものである。
セッサ１２Ａおよび１２Ｂがそれぞれデータ記憶部５も
しくはユーザプログラム記憶部６Ａあるいは６Ｂをアク
セスする場合、複数のプログラムの内、前記副プロセッ
サ１２Ａおよび１２Ｂの信号に応じて、処理対象のプロ
グラムを読み出させるようにバス制御を行い、切り換え
て接続するものである。
【００２４】前記設定スイッチ２０は、前記ユーザプロ
グラム記憶部６Ａもしくは６Ｂに関する各種設定をバス
コントローラ１３内のレジスタ（図示せず）に行い、前
記副プロセッサ１２Ａ、１２Ｂは、前記レジスタをアク
セスすることにより、上記設定スイッチ２０の情報を読
み出せる。
グラム記憶部６Ａもしくは６Ｂに関する各種設定をバス
コントローラ１３内のレジスタ（図示せず）に行い、前
記副プロセッサ１２Ａ、１２Ｂは、前記レジスタをアク
セスすることにより、上記設定スイッチ２０の情報を読
み出せる。
【００２５】上記構成のＰＣにおいて、〔実施形態
１〕と同様に、副プロセッサ１２Ａおよび１２Ｂにユー
ザプログラム記憶部６Ａあるいは６Ｂをアクセスし、ユ
ーザプログラムＡ、Ｂを、Ｉ／Ｆ部８Ａおよび８Ｂ、ポ
ート９Ａおよび９Ｂを介してそれぞれ接続されている周
辺装置１１０Ａおよび周辺装置１１０Ｂに表示すること
ができる。本実施形態は、〔実施形態 １〕に比較する
と、副プロセッサおよびＩ／Ｆ部ならびにポート、周辺
装置がそれぞれ各一台ずつセットとなつているので、モ
ニタ・編集および演算結果のモニタ・編集がさらに自由、
且つ効率的に行うことができる。
１〕と同様に、副プロセッサ１２Ａおよび１２Ｂにユー
ザプログラム記憶部６Ａあるいは６Ｂをアクセスし、ユ
ーザプログラムＡ、Ｂを、Ｉ／Ｆ部８Ａおよび８Ｂ、ポ
ート９Ａおよび９Ｂを介してそれぞれ接続されている周
辺装置１１０Ａおよび周辺装置１１０Ｂに表示すること
ができる。本実施形態は、〔実施形態 １〕に比較する
と、副プロセッサおよびＩ／Ｆ部ならびにポート、周辺
装置がそれぞれ各一台ずつセットとなつているので、モ
ニタ・編集および演算結果のモニタ・編集がさらに自由、
且つ効率的に行うことができる。
【００２６】〔実施の形態 ３〕次ぎに、本発明に係る
ＰＣのさらに他の一実施形態を説明する。図６は、本発
明に係るＰＣのさらに他の一実施形態の構成図である。
本実施形態では、副プロセッサ１２Ａおよび１２Ｂが直
接主プロセッサ１１と接続されている例である。この場
合、設定スイッチ２０は主プロセッサ１１に直接接続さ
れ、個々の副プロセッサは、主プロセッサ１１内のレジ
スタをアクセスすることにより、設定スイッチ２０の情
報が読み出せる。図５の〔実施の形態２〕に比較する
と、バスコントローラ１３が省かれているので、構成が
簡易となっている。さらに、図７は本発明の本発明に係
るＰＣのさらに他の一実施形態の説明図である。本実施
の形態では、周辺装置が３台接続可能な構成となってい
る。図５の〔実施の形態 ２〕に比べ、さらに、モニタ
・編集および演算結果のモニタ・編集が自由、且つ効率的
に行うことができる。
ＰＣのさらに他の一実施形態を説明する。図６は、本発
明に係るＰＣのさらに他の一実施形態の構成図である。
本実施形態では、副プロセッサ１２Ａおよび１２Ｂが直
接主プロセッサ１１と接続されている例である。この場
合、設定スイッチ２０は主プロセッサ１１に直接接続さ
れ、個々の副プロセッサは、主プロセッサ１１内のレジ
スタをアクセスすることにより、設定スイッチ２０の情
報が読み出せる。図５の〔実施の形態２〕に比較する
と、バスコントローラ１３が省かれているので、構成が
簡易となっている。さらに、図７は本発明の本発明に係
るＰＣのさらに他の一実施形態の説明図である。本実施
の形態では、周辺装置が３台接続可能な構成となってい
る。図５の〔実施の形態 ２〕に比べ、さらに、モニタ
・編集および演算結果のモニタ・編集が自由、且つ効率的
に行うことができる。
【００２７】
【発明の効果】以上、詳細に説明した如く、本発明の構
成によれば、一方のユーザプログラムを演算中に一方の
周辺装置からモニタし、他方のユーザプログラムをもう
一方の周辺装置で編集ができ、また、複数のユーザプロ
グラムを同時に、演算中に複数の周辺装置からそれぞれ
プログラムをモニタでき、さらに、複数のユーザプログ
ラムを複数の周辺装置からそれぞれ同時に編集でき、ま
た、ユーザプログラムを演算中に一方の周辺装置からモ
ニタ中に他方の周辺装置から編集でき、高効率が図れる
ことができる。
成によれば、一方のユーザプログラムを演算中に一方の
周辺装置からモニタし、他方のユーザプログラムをもう
一方の周辺装置で編集ができ、また、複数のユーザプロ
グラムを同時に、演算中に複数の周辺装置からそれぞれ
プログラムをモニタでき、さらに、複数のユーザプログ
ラムを複数の周辺装置からそれぞれ同時に編集でき、ま
た、ユーザプログラムを演算中に一方の周辺装置からモ
ニタ中に他方の周辺装置から編集でき、高効率が図れる
ことができる。
【図１】本発明に係るＰＣの一実施形態の構成図であ
る。
る。
【図２】図１のＰＣにおける副プロセッサの処理説明図
である。
である。
【図３】図１のＰＣにおける主プロセッサの内部ハード
ウェア構成図である。
ウェア構成図である。
【図４】図１のＰＣにおけるユーザプログラム記憶部の
プログラム構成図である。
プログラム構成図である。
【図５】本発明に係るＰＣの他の一実施形態の構成図で
ある。
ある。
【図６】本発明に係るＰＣのさらに他の一実施形態の構
成図である。
成図である。
【図７】本発明の本発明に係るＰＣのさらに他の一実施
形態の説明図である。
形態の説明図である。
【図８】本発明に用いられるＰＣの基本構成図である。
【図９】従来技術における二つのプロセッサを備えたＰ
Ｃの構成図である。
Ｃの構成図である。
１…入力機器、２…入力部、３…出力機器、４…出力
部、５…データ記憶部、６…ユーザプログラム記憶部、
７…システムプログラム記憶部、８…Ｉ／Ｆ部、９…ポ
ート、１０…中央演算部、１１…主プロセッサ、１２…
副プロセッサ、２０…設定スイッチ、３０…アドレス生
成部、３１…制御部、３２…デコード部、３３…プログ
ラムカウンタ、３４…プログラムアドレスＡ ３５…プログラムアドレスＢ、１００…ＰＣ、１０１…
ＣＰＵ部、１１０…周辺装置
部、５…データ記憶部、６…ユーザプログラム記憶部、
７…システムプログラム記憶部、８…Ｉ／Ｆ部、９…ポ
ート、１０…中央演算部、１１…主プロセッサ、１２…
副プロセッサ、２０…設定スイッチ、３０…アドレス生
成部、３１…制御部、３２…デコード部、３３…プログ
ラムカウンタ、３４…プログラムアドレスＡ ３５…プログラムアドレスＢ、１００…ＰＣ、１０１…
ＣＰＵ部、１１０…周辺装置
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 関 賢二
新潟県北蒲原郡中条町大字富岡46番地１
株式会社日立製作所 産業機器事業部
内
(56)参考文献 特開 昭60−217411（ＪＰ，Ａ)
特開 平５−241619（ＪＰ，Ａ)
特開 平６−95719（ＪＰ，Ａ)
特開 平11−39008（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05B 19/048
G05B 19/05
Claims (3)
- 【請求項１】外部信号を取り込む入力部と、外部負荷を
駆動する出力部と、プログラマブルコントローラの内部
をモニタする複数の周辺装置と、該複数の周辺装置をそ
れぞれ接続するための複数のポートと、前記複数のポー
トにそれぞれ接続される複数のＩ／Ｆ部と、上記複数の
周辺装置で作成された複数のユーザプログラムをそれぞ
れ記憶する区分された記憶部を有するユーザプログラム
記憶部と、該ユーザプログラム記憶部に記憶された制御
プログラムに従い演算を行う中央演算部と、該中央演算
部の演算結果を記憶するデータ記憶部と、上記各部を統
括制御するシステムプログラムを記憶するシステムプロ
グラム記憶部とを備えたプログラマブルコントローラで
あって、上記中央演算部は基本命令を実行する主プロセ
ッサと応用命令を実行する副プロセッサを有し、上記副
プロセッサには、上記複数のＩ／Ｆ部を接続すると共
に、該副プロセッサの処理内容を設定する設定手段を設
け、上記副プロセッサは上記設定手段の設定内容に従
い、上記ユーザプログラム記憶部の区分された記憶部を
アクセスし、該アクセスした記憶部のユーザプログラム
を上記複数の周辺装置にそれぞれ表示させるようにした
ことを特徴とするプログラマブルコントローラ。 - 【請求項２】請求項１記載のプログラマブルコントロー
ラにおいて、 上記副プロセッサとシステムプログラム記憶部を複数個
とし、上記主プロセッサには該複数個の副プロセッサと
上記設定手段と該複数個のシステムプログラム記憶部を
バスコントローラを介して接続し、上記複数の副プロセ
ッサには上記Ｉ／Ｆ部と上記ポートと周辺装置をそれぞ
れ従続接続し、上記設定手段の内容に応じた該複数個の
副プロセッサのそれぞれ命令信号に応じ、上記複数のユ
ーザプログラムの内、上記副プロセッサの処理対象のユ
ーザプログラムをアクセスするようにしたことを特徴と
するプログラマブルコントローラ。 - 【請求項３】請求項１記載のプログラマブルコントロー
ラにおいて、 上記副プロセッサとシステムプログラム記憶部を複数個
とし、上記主プロセッサには、該複数個の副プロセッサ
と該複数個のシステムプログラム記憶部と上記設定手段
を接続し、上記複数の副プロセッサには、上記Ｉ／Ｆ部
と上記ポートと周辺装置をそれぞれ従続接続し、上記設
定手段の内容に応じた該複数個の副プロセッサのそれぞ
れ命令信号に応じ、上記複数のユーザプログラムの内、
上記副プロセッサの処理対象のユーザプログラムをアク
セスするようにしたことを特徴とするプログラマブルコ
ントローラ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34313897A JP3432728B2 (ja) | 1997-12-12 | 1997-12-12 | プログラマブルコントローラ |
| DE1998635496 DE69835496T2 (de) | 1997-12-12 | 1998-11-30 | Programmierbare Steuerung |
| ES98122521T ES2270489T3 (es) | 1997-12-12 | 1998-11-30 | Controlador programable. |
| EP19980122521 EP0923010B1 (en) | 1997-12-12 | 1998-11-30 | Programmable controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34313897A JP3432728B2 (ja) | 1997-12-12 | 1997-12-12 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11175113A JPH11175113A (ja) | 1999-07-02 |
| JP3432728B2 true JP3432728B2 (ja) | 2003-08-04 |
Family
ID=18359212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34313897A Expired - Fee Related JP3432728B2 (ja) | 1997-12-12 | 1997-12-12 | プログラマブルコントローラ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0923010B1 (ja) |
| JP (1) | JP3432728B2 (ja) |
| DE (1) | DE69835496T2 (ja) |
| ES (1) | ES2270489T3 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6973508B2 (en) | 2002-02-12 | 2005-12-06 | Fisher-Rosemount Systems, Inc. | Highly versatile process control system controller |
| JP4978373B2 (ja) * | 2007-08-27 | 2012-07-18 | 富士電機株式会社 | プログラマブルコントローラ、そのｃｐｕモジュール |
| KR101589009B1 (ko) * | 2014-01-31 | 2016-01-27 | 미쓰비시덴키 가부시키가이샤 | 감시 제어 시스템 및 제어장치 |
| JP6857153B2 (ja) * | 2018-03-29 | 2021-04-14 | 株式会社日立産機システム | コントロール装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3440917A1 (de) * | 1984-11-09 | 1986-05-15 | Inter Control Hermann Köhler Elektrik GmbH & Co KG, 8500 Nürnberg | Speicherprogrammierbare steuerungsvorrichtung |
| JP2834837B2 (ja) * | 1990-03-30 | 1998-12-14 | 松下電工株式会社 | プログラマブルコントローラ |
| US5212631A (en) * | 1990-08-31 | 1993-05-18 | Allen-Bradley Company, Inc. | Programmable controller processor module having multiple program instruction execution sections |
| CA2056829A1 (en) * | 1990-12-26 | 1992-06-27 | Michael D. Yoke | Programmable controller processor for concurrently executing multiple user programs |
| JPH08286712A (ja) * | 1995-04-10 | 1996-11-01 | Fanuc Ltd | シーケンス・プログラムの編集方式 |
-
1997
- 1997-12-12 JP JP34313897A patent/JP3432728B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-30 EP EP19980122521 patent/EP0923010B1/en not_active Expired - Lifetime
- 1998-11-30 ES ES98122521T patent/ES2270489T3/es not_active Expired - Lifetime
- 1998-11-30 DE DE1998635496 patent/DE69835496T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69835496D1 (de) | 2006-09-21 |
| ES2270489T3 (es) | 2007-04-01 |
| EP0923010A3 (en) | 2002-08-21 |
| EP0923010A2 (en) | 1999-06-16 |
| EP0923010B1 (en) | 2006-08-09 |
| DE69835496T2 (de) | 2007-02-22 |
| JPH11175113A (ja) | 1999-07-02 |
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