JPH01248261A - デュアルポートメモリにおけるメモリアクセス制御回路 - Google Patents
デュアルポートメモリにおけるメモリアクセス制御回路Info
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- JPH01248261A JPH01248261A JP63077174A JP7717488A JPH01248261A JP H01248261 A JPH01248261 A JP H01248261A JP 63077174 A JP63077174 A JP 63077174A JP 7717488 A JP7717488 A JP 7717488A JP H01248261 A JPH01248261 A JP H01248261A
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- Japan
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- dual port
- address
- port memory
- fifo
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- 230000015654 memory Effects 0.000 title claims abstract description 61
- 230000009977 dual effect Effects 0.000 title claims abstract description 32
- 238000010586 diagram Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプロセッサシステムのデュアルポートメ
モリにおけるメモリアクセス制御回路に関し、特に２つ
のプロセッサが各々のバスを個有し、かつ両バスの共有
メモリとしてのデュアルポートメモリが存在する場合の
プロセッサ間メモリアクセスの競合制御方式に関する。
モリにおけるメモリアクセス制御回路に関し、特に２つ
のプロセッサが各々のバスを個有し、かつ両バスの共有
メモリとしてのデュアルポートメモリが存在する場合の
プロセッサ間メモリアクセスの競合制御方式に関する。
従来、この種のプロセッサ間メモリアクセス制御回路は
、デュアルポートメモリとアービタ回路によシｇ成さｎ
てい九。
、デュアルポートメモリとアービタ回路によシｇ成さｎ
てい九。
上述し九従来のプロセッサ間メモリアクセス制御回路は
、ホスト中央制御装［（ＨＣＣ）からデュアルポートメ
モリ（ＤＰＭ）へアクセスする時とスレーブ中央制御装
置！１（ＳＣＣ）からＤＰＭヘアクセスする時が同一時
間軸上で重なっｔ場合、アービタ回路（ＡＢＴ）によシ
競合調停がなされ、優先権を得’ｅ７ｉのプロセッサが
Ｉ）ＰＭへアクセス可能となり、他プロセツサは待ち合
せることになる。待ち合せることになっｔプロセッサの
バスは、ホールド状態となって処理能力の低下をもｔら
す。嘔らに、バスがホールドしているｔめ、バス内に存
在する他装置、例えば、データチャネル、メモリ。
、ホスト中央制御装［（ＨＣＣ）からデュアルポートメ
モリ（ＤＰＭ）へアクセスする時とスレーブ中央制御装
置！１（ＳＣＣ）からＤＰＭヘアクセスする時が同一時
間軸上で重なっｔ場合、アービタ回路（ＡＢＴ）によシ
競合調停がなされ、優先権を得’ｅ７ｉのプロセッサが
Ｉ）ＰＭへアクセス可能となり、他プロセツサは待ち合
せることになる。待ち合せることになっｔプロセッサの
バスは、ホールド状態となって処理能力の低下をもｔら
す。嘔らに、バスがホールドしているｔめ、バス内に存
在する他装置、例えば、データチャネル、メモリ。
通信制御装置等は、全く装置間通信ができない。
このように、ＤＰＭＫＡＢＴのみで構成しｔプロセッサ
間メモリアクセス制御回路では、処理能力の低下をもｔ
らすという欠点があっｔｏ〔課題全解決する交めの手段
〕 不発明のデュアルポートメモリにおけるメモリアクセス
制御回路の４底は、ホスト中央制御装置にバス接続でれ
交ホストバス及びスレーブ中央制御装置にバス接続され
たスレーブバスをそれぞれ有し、データのリード要求が
あっ九場合は、前記ホストハス又は前記スレーブバスへ
データｌＪ力し、又データのライト要求があっ７を場合
は、前記ホストバス又は前記スレーブバスからのデータ
を蓄積するデュアルポートメモリと、前記ホストバスと
前記システムバスの前記デュアルポートメモリへのアク
セス競合’ｋＸ停するアービタ回路を有するシステムに
おいて、前記ホストバスのアドレス信号１Ｆｉｒｓｔ
Ｉｎ Ｆｉｒｓｔ Ｏｕｔ形式にて蓄積するアドレスＦ
ＩＦＯと、前記ホストバスのデータ信号１Ｆｉｒｓｔ
Ｉｎ Ｆｉｒｓｔ Ｏｕｔ形式にて蓄積するデータＦＩ
ＦＯと、前記ホストバスが前記デュアルポートメモリに
アクセスする時のみ動作し、前記ホストバスのアドレス
信号及びデータ信号を前記アドレスＦＩＦＯ及び前記デ
ータＦＩＦＯに蓄積し、前記デュアルポートメモリへア
クセスする九めのアドレスとデータ金前記アドレスＦＩ
ＦＯと前記データＦＩＦＯよシ出力させることを指示す
る前記アドレスＦＩＦＯ及び前記データＦＩＦＯへの制
御信号と、前記アービタ回路への制御信号を作成するア
クセス制御回路とを含んで構成される＊’を特徴とする
。
間メモリアクセス制御回路では、処理能力の低下をもｔ
らすという欠点があっｔｏ〔課題全解決する交めの手段
〕 不発明のデュアルポートメモリにおけるメモリアクセス
制御回路の４底は、ホスト中央制御装置にバス接続でれ
交ホストバス及びスレーブ中央制御装置にバス接続され
たスレーブバスをそれぞれ有し、データのリード要求が
あっ九場合は、前記ホストハス又は前記スレーブバスへ
データｌＪ力し、又データのライト要求があっ７を場合
は、前記ホストバス又は前記スレーブバスからのデータ
を蓄積するデュアルポートメモリと、前記ホストバスと
前記システムバスの前記デュアルポートメモリへのアク
セス競合’ｋＸ停するアービタ回路を有するシステムに
おいて、前記ホストバスのアドレス信号１Ｆｉｒｓｔ
Ｉｎ Ｆｉｒｓｔ Ｏｕｔ形式にて蓄積するアドレスＦ
ＩＦＯと、前記ホストバスのデータ信号１Ｆｉｒｓｔ
Ｉｎ Ｆｉｒｓｔ Ｏｕｔ形式にて蓄積するデータＦＩ
ＦＯと、前記ホストバスが前記デュアルポートメモリに
アクセスする時のみ動作し、前記ホストバスのアドレス
信号及びデータ信号を前記アドレスＦＩＦＯ及び前記デ
ータＦＩＦＯに蓄積し、前記デュアルポートメモリへア
クセスする九めのアドレスとデータ金前記アドレスＦＩ
ＦＯと前記データＦＩＦＯよシ出力させることを指示す
る前記アドレスＦＩＦＯ及び前記データＦＩＦＯへの制
御信号と、前記アービタ回路への制御信号を作成するア
クセス制御回路とを含んで構成される＊’を特徴とする
。
次に、不発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
ホスト中央制御装置ＨｃｃはホストバスＨＢｕｓＱ介し
てアクセス制御回路ＣＴＬ、データＦＩＦＯＤＦＩＦＵ
、７ ドＬ／スＦＩＦＯＡＦＩＦＯＶＣ接Ｆａされ。
てアクセス制御回路ＣＴＬ、データＦＩＦＯＤＦＩＦＵ
、７ ドＬ／スＦＩＦＯＡＦＩＦＯＶＣ接Ｆａされ。
まｔ１アクセス制御回路ＣＴＬはアービタ回路」。
データＦＩＦＯＤＦＩＦＯ，アドレスＦＩＦＯＡＦＩＦ
Ｏに接続される。アービタ回路ＡＢＴはスレーブバス５
Ｂｕｓ、デュアルポートメモリＤＰＭ及びアクセス制御
回路ＣＴＬを弁してホストバスＨＢ ｕ ｓに接続され
る。デュアルポートメモリＤ Ｐ Ｍ￥′ｉ、スレーブ
バスＳＢｕ ｓ、アービタ回路ＡＢＴ及びアドレスＦＩ
ＦＯＡＦＩＦＯ，ｆ−タＦＩＦＯＤＦＩＦＯを介してホ
ストバスｌ’１Ｂｕｓに接読さねる。スレーブ中央制御
＝ｉ１ｉＳＣＣはスレーブバス５Ｂｕｓ’ｊｉ−介して
アービタ回路λＢＴ及びデュアルポートメモＩＪ Ｄ
Ｐ ＆ｉに接続される。
Ｏに接続される。アービタ回路ＡＢＴはスレーブバス５
Ｂｕｓ、デュアルポートメモリＤＰＭ及びアクセス制御
回路ＣＴＬを弁してホストバスＨＢ ｕ ｓに接続され
る。デュアルポートメモリＤ Ｐ Ｍ￥′ｉ、スレーブ
バスＳＢｕ ｓ、アービタ回路ＡＢＴ及びアドレスＦＩ
ＦＯＡＦＩＦＯ，ｆ−タＦＩＦＯＤＦＩＦＯを介してホ
ストバスｌ’１Ｂｕｓに接読さねる。スレーブ中央制御
＝ｉ１ｉＳＣＣはスレーブバス５Ｂｕｓ’ｊｉ−介して
アービタ回路λＢＴ及びデュアルポートメモＩＪ Ｄ
Ｐ ＆ｉに接続される。
ホスト中央１ｉ１］御装［Ｈｅｅがデュアルポートメモ
リＤＰＭヘデータに’ＪＪ込む場合、アクセス制御回路
ＣＴＬは、ホストバスＩ（ｆ３ｕｓ上のアドレスがデュ
アルポートメモリｌ）ＰＭへのアクセスでちるか否かを
判定し、もしデュアルポートメモリＤＰＭへのアクセス
であればアービタ回路八ＢＴに競合調停を要求する。
リＤＰＭヘデータに’ＪＪ込む場合、アクセス制御回路
ＣＴＬは、ホストバスＩ（ｆ３ｕｓ上のアドレスがデュ
アルポートメモリｌ）ＰＭへのアクセスでちるか否かを
判定し、もしデュアルポートメモリＤＰＭへのアクセス
であればアービタ回路八ＢＴに競合調停を要求する。
この時点で、スレーブ中央制御装置７ｓｃｃがデュアル
ポートメモリＤ Ｐ Ｍにアクセス中でなければ、ホス
ト中央１モ１」御装置ｈｘ ｃ ｃは待ち合わせること
なく、デュアルポートメモリＤ Ｐ Ｍへの贅込みを行
う。
ポートメモリＤ Ｐ Ｍにアクセス中でなければ、ホス
ト中央１モ１」御装置ｈｘ ｃ ｃは待ち合わせること
なく、デュアルポートメモリＤ Ｐ Ｍへの贅込みを行
う。
まｔ、スレーブ中央制御装置ＳＣＣがデュアルボートメ
モリＤＰＭにアクセス中であれば、アクセス制御回路Ｃ
ＴＬはホスト中央制御装置ＨＣＣの出力するアドレスと
データを、各々アドレスＦＩＦＯＡＦＩＦＯど一タＦＩ
ＦＯＤＦＩＦＯにキュー人力する。その之め、ホスト中
央制御装置ＨＣＣは、あｔかもデュアルポートメモリＤ
ＰＭへのデータの書込みが行なわれ次かの如く動作が可
能となり、やはり待ち合わせることはない。
モリＤＰＭにアクセス中であれば、アクセス制御回路Ｃ
ＴＬはホスト中央制御装置ＨＣＣの出力するアドレスと
データを、各々アドレスＦＩＦＯＡＦＩＦＯど一タＦＩ
ＦＯＤＦＩＦＯにキュー人力する。その之め、ホスト中
央制御装置ＨＣＣは、あｔかもデュアルポートメモリＤ
ＰＭへのデータの書込みが行なわれ次かの如く動作が可
能となり、やはり待ち合わせることはない。
アクセス制御回路ＣＴＬはスレーブ中央制御装、１ｓｅ
ｃのデュアルポートメモリＤＰＭへのアクセスが終了し
てから自律的にアドレスＦＩＦＯＡＦ−ＩＦＯのアドレ
スで示されるデュアルポートメモリＤＰＭのメモリへデ
ータＦＩ士”ＯＩｌ”ＩＦＯの内容全書込む。
ｃのデュアルポートメモリＤＰＭへのアクセスが終了し
てから自律的にアドレスＦＩＦＯＡＦ−ＩＦＯのアドレ
スで示されるデュアルポートメモリＤＰＭのメモリへデ
ータＦＩ士”ＯＩｌ”ＩＦＯの内容全書込む。
第２図は、不発明によるメモリアクセス制御回路の応用
例であ夛、第１図の一点鎖線で囲んだ部分をブロックと
してブロックＢＬＫＱ〜ブロックＢＬＫ１５まで用いて
いる。
例であ夛、第１図の一点鎖線で囲んだ部分をブロックと
してブロックＢＬＫＱ〜ブロックＢＬＫ１５まで用いて
いる。
ホスト中央制御架ｆＨＣＣは１回線制御を行う通信回線
制御装置ＦＢＰＯ−ＦＥＰ１５各々について、ブロック
ＢＬＫＯ〜ブロックＢＬＫｔ５ｔ−介してメモリアクセ
スが可能である。
制御装置ＦＢＰＯ−ＦＥＰ１５各々について、ブロック
ＢＬＫＯ〜ブロックＢＬＫｔ５ｔ−介してメモリアクセ
スが可能である。
各、フロントエンドプロセッサＦＥＰは個有のメモリで
あるロ〜カルメモリＬＭＯ〜１５内のプログラム及びデ
ータによシ、バルクＢＬ、Ｋｏ〜１５全介してホスト中
央制御装置Ｆｉｃｅと通信を行う。
あるロ〜カルメモリＬＭＯ〜１５内のプログラム及びデ
ータによシ、バルクＢＬ、Ｋｏ〜１５全介してホスト中
央制御装置Ｆｉｃｅと通信を行う。
第３図は、ホスト中央制御装置ＨＣＣ及び各通信回線制
御装置Ｆ Ｅ Ｐのメモリマツプとその対応を示す図で
ある。ホスト中央制御架［ＨＣＣのメモリ空間１メガワ
ードに対して、下位１／２を個有のメモＩＪＬＭＯ〜１
５ヘマップし、上位１／２をデュアルポートメモＩＪＤ
ＰＭＯ〜１５ヘマップする。
御装置Ｆ Ｅ Ｐのメモリマツプとその対応を示す図で
ある。ホスト中央制御架［ＨＣＣのメモリ空間１メガワ
ードに対して、下位１／２を個有のメモＩＪＬＭＯ〜１
５ヘマップし、上位１／２をデュアルポートメモＩＪＤ
ＰＭＯ〜１５ヘマップする。
各７０／トエンドプロセツサＦＥＰはメモリ空間６４キ
ロワードの内、上位１／２をデュアルポートメモリＤＰ
ｆＶ１へ、下位１／２を個有のローカルメモリＬＭＱ〜
１５ヘマップスル。
ロワードの内、上位１／２をデュアルポートメモリＤＰ
ｆＶ１へ、下位１／２を個有のローカルメモリＬＭＱ〜
１５ヘマップスル。
以上説明し友様に本発明は、請求範囲で述べｔ構成をと
ることにより、ホスト中央制御装置の待ち合わせの時間
を除去することができ、まｔ、ホストバスＨＢｕｓのホ
ールド時間全除去することにもなるので、ホスト中央制
御装置ｊｉＨｃｃ以外の動作全ホールドすることなく、
効率の高い処理を行うことができるという効果がある。
ることにより、ホスト中央制御装置の待ち合わせの時間
を除去することができ、まｔ、ホストバスＨＢｕｓのホ
ールド時間全除去することにもなるので、ホスト中央制
御装置ｊｉＨｃｃ以外の動作全ホールドすることなく、
効率の高い処理を行うことができるという効果がある。
第２図の応用例で示しｔように、ホスト中央制御架ｒｉ
）ＩＣＣのメモリ空間のうち、待ち合わせる可能性のち
るメモリ空間が大きい場合、ホストバスＨＢｕｓのホー
ルド時間を除去する効果はさらに大きくなる。
）ＩＣＣのメモリ空間のうち、待ち合わせる可能性のち
るメモリ空間が大きい場合、ホストバスＨＢｕｓのホー
ルド時間を除去する効果はさらに大きくなる。
＄Ｊ１図は本発明の一笑施例のブロック図、嘉２図は本
発明の応用例のブロック図、４ｃ３図は応用例のメモリ
マツプ図である。 ＡＢＴ・・・・・・アービタ回路、ＡＦＩＦＵ・・・・
・・アドレスＦＩＦＯ，ＢＥＰ・・・・・・バックエツ
トプロセッサ、ＣＴＬ・・・・・・アクセス制御回路、
ＤＦＩＦ’０・・・・・・データＦＩＦＯ％ＤＫＵ・・
・・・・Ｓ気ディスクユニット、ＤＬｉ（ｉ＝Ｑ〜１５
）・・・・・・データリンク回線、ＤＦ’Ｍ・・・・・
・デュアルポートメモリ、Ｂ’ＥＰ ｉ （ｉ＝ｏ〜１
５）・・・・・・２０ントエンドプロセツサ、ＨＢｕｓ
・・・・・・ホストバス、ＨＣＣ・・・・・・ホスト中
央制御装置、ＬＭ ｉ （ｔ ＝Ｏ〜１５）・・・・・
・ローカルメモリ、ＭＥＭ・・・・・・ホストメモリ、
ＳＢｕ ｓ・・・・・・スレーブパス ＳＣＣ・・・・
・・スレーブ中央制御装置。 〆 代理人 弁理士 内 原 晋１ −−基 ｌｋ５
発明の応用例のブロック図、４ｃ３図は応用例のメモリ
マツプ図である。 ＡＢＴ・・・・・・アービタ回路、ＡＦＩＦＵ・・・・
・・アドレスＦＩＦＯ，ＢＥＰ・・・・・・バックエツ
トプロセッサ、ＣＴＬ・・・・・・アクセス制御回路、
ＤＦＩＦ’０・・・・・・データＦＩＦＯ％ＤＫＵ・・
・・・・Ｓ気ディスクユニット、ＤＬｉ（ｉ＝Ｑ〜１５
）・・・・・・データリンク回線、ＤＦ’Ｍ・・・・・
・デュアルポートメモリ、Ｂ’ＥＰ ｉ （ｉ＝ｏ〜１
５）・・・・・・２０ントエンドプロセツサ、ＨＢｕｓ
・・・・・・ホストバス、ＨＣＣ・・・・・・ホスト中
央制御装置、ＬＭ ｉ （ｔ ＝Ｏ〜１５）・・・・・
・ローカルメモリ、ＭＥＭ・・・・・・ホストメモリ、
ＳＢｕ ｓ・・・・・・スレーブパス ＳＣＣ・・・・
・・スレーブ中央制御装置。 〆 代理人 弁理士 内 原 晋１ −−基 ｌｋ５
Claims (1)
- ホスト中央制御装置にバス接続されたホストバス及び
スレーブ中央制御装置にバス接続されたスレーブバスを
それぞれ有し、データのリード要求があったを場合は、
前記ホストバス又は前記スレーブバスへデータを出力し
、又データのライト要求があった場合は、前記ホストバ
ス又は前記スレーブバスからのデータを蓄積するデュア
ルポートメモリと、前記ホストバスと前記システムバス
の前記デュアルポートメモリへのアクセス競合を調停す
るアービタ回路を有するシステムにおいて、前記ホスト
バスのアドレス信号をＦｉｒｓｔＩｎ Ｆｉｒｓｔ Ｏ
ｕｔを形式にて蓄積するアドレスＦＩＦＯと、前記ホス
トバスのデータ信号をＦｉｒｓｔ ＩｎＦｉｒｓｔ Ｏ
ｕｔ形式にて蓄積するデータＦＩＦＯと、前記ホストバ
スが前記デュアルポートメモリにアクセスする時のみ動
作し、前記ホストバスのアドレス信号及びデータ信号を
前記アドレスＦＩＦＯ及び前記データＦＩＦＯに蓄積し
、前記デュアルポートメモリへアクセスするためのアド
レスとデータを前記アドレスＦＩＦＯと前記データＦＩ
ＦＯより出方させることを指示する前記アドレスＦＩＦ
Ｏ及び前記データＦＩＦＯへの制御信号と、前記アービ
タ回路への制御信号を作成するアクセス制御回路とを含
んで構成される事を特徴とするデュアルポートメモリに
おけるメモリアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63077174A JPH01248261A (ja) | 1988-03-29 | 1988-03-29 | デュアルポートメモリにおけるメモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63077174A JPH01248261A (ja) | 1988-03-29 | 1988-03-29 | デュアルポートメモリにおけるメモリアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01248261A true JPH01248261A (ja) | 1989-10-03 |
Family
ID=13626435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63077174A Pending JPH01248261A (ja) | 1988-03-29 | 1988-03-29 | デュアルポートメモリにおけるメモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01248261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001035419A1 (en) * | 1999-11-12 | 2001-05-17 | Qualcomm Incorporated | Simultaneous addressing using single-port rams |
-
1988
- 1988-03-29 JP JP63077174A patent/JPH01248261A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001035419A1 (en) * | 1999-11-12 | 2001-05-17 | Qualcomm Incorporated | Simultaneous addressing using single-port rams |
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