CN1282305C - 分频器及分频器设计的方法 - Google Patents

Abstract

本发明提供一种分频器及分频器设计的方法，将一原始脉冲以一n.5倍分频来形成一目标脉冲，首先界定一分频倍率为n.5*2，接着根据该分频倍率，产生对应该原始脉冲的一第一触发相位与一第二触发相位，然后分别选择一正分频电路或一负分频电路方式，并决定多个脉冲产生器的初始值设定方式，以分别产生一第一目标脉冲与第二目标脉冲，最后根据第一目标脉冲与第二目标脉冲，产生目标脉冲。

Description

分频器及分频器设计的方法

技术领域

本发明涉及一种分频器及分频器设计的方法，特别涉及一种正奇数分频器，并进一步产生非整数的分频器及分频器设计的方法。

背景技术

请参阅图1，图1为美国专利US6356123的一非整数分频器10的电路图。非整数分频器10包含一相移器(phase shifter)12、四组波纹计数器(ripplecounter)14、16、18及20、及一合成电路22。其中相移器12产生第一脉冲CLK0及延迟第一脉冲CLK0达90度的第二脉冲CLK90。波纹计数器14、16、18及20，各包含三个串接D型触发器(D flip flop)，每一D型触发器的输出端Q连接下一个D型触发器的输入端D，而最后一D型触发器的输出端Q经一反相器连接于最前一D型触发器的输入端D；而波纹计数器14、18与波纹计数器16、20的D型触发器，分别使用上升缘触发(risingedge-triggered)D型触发器与下降缘触发(falling edge-triggered)D型触发器，即在触发器触发方式是由CLK上升缘与下降缘不同的触发方式。波纹计数器14、16中所有D型触发器的脉冲输入端CLK接收第一脉冲CLK0，而波纹计数器18、20中所有D型触发器的脉冲输入端CLK接收第二脉冲CLK90。合成电路22包含二个异或门(XOR gate)24、26及一或门28，异或门24二输入端分别连接于波纹计数器14、20中输出端A、B，异或门26二输入端分别连接于波纹计数器16、18中输出端C、D，或门28的二输入端连接于异或门24、26的输出端E、F，而或门28的输出端产生目标脉冲。

接着，请参阅图2非整数分频器10运作时第一脉冲CLK0、第二脉冲CLK90、输出端A至F的信号、及目标脉冲V0的波形图。波纹计数器14、16、18及20分别产生四个分频脉冲，每一分频脉冲的频率均为第一脉冲CLK0的六分之一(即周期为六倍)，通过适当选取(如图1中波纹计数器14、16、18及20的输出端A、B、C及D)，输入到合成电路22进行两次倍频(即频率增加4倍)，产生第一脉冲CLK0的频率1.5倍的目标脉冲，而实现非整数(1.5)分频的效果。

上述非整数分频器10，需内含12个D型触发器并产生四种分频脉冲，方能合成该目标脉冲，显然在成本与架构上仍需进一步减少。

发明内容

因此本发明的主要目的在于提供一种以较少的组件所组成的非整数分频器，以克服已知技术的缺点。

本发明提供一种分频器，将一原始脉冲以一分频倍率M来分频成一目标脉冲，该M为一正奇数，该分频器包含一前级电路、一中级电路及一后级电路。

该前级电路包含：一第一脉冲产生器，其脉冲输入端连接于与该原始脉冲频率相同且具有一触发相位的一触发脉冲、以及一第一逻辑门，其第一输入端连接于该第一型脉冲产生器的输出端、而第二输入端连接于该第一型脉冲产生器的信号输入端。

该中级电路包含：一第二脉冲产生器，其脉冲输入端连接于该触发脉冲；以及(M-3)/2个串接的第一组脉冲产生器，每一第一组脉冲产生器的脉冲输入端均连接于该触发脉冲，该(M-3)/2个第一组脉冲产生器中最前的脉冲产生器的信号输入端连接于该前级电路的第一逻辑门的输出端，而该(M-3)/2个第一组脉冲产生器中最后的脉冲产生器的输出端连接于该中级电路的第二脉冲产生器的信号输入端。

该后级电路包含：一第三脉冲产生器，其脉冲输入端连接于该触发脉冲、而信号输入端连接于该中级电路的第二型脉冲产生器的输出端；以及一第二逻辑门，其第一输入端连接于该后级电路的第三脉冲产生器的输出端、第二输入端连接于该中级电路的第二脉冲产生器的输出端、而输出端用来输出该目标脉冲。

根据上述构成，我们可进一步设计本发明的非整数分频器，用来将一原始脉冲分频成一目标脉冲，该原始脉冲的频率是n.5倍于该目标脉冲的频率，该非整数分频器包含：一相移器，用来依据该原始脉冲产生一第一脉冲及一第二脉冲；一第一分频电路，接收该第一脉冲，经内部依序串联的一第一前级电路、一第一中级电路以及一第一后级电路作用下，产生一第一目标脉冲，其中该第一前级电路包括一第一脉冲产生器与一第一逻辑门构成，该第一中级电路包括一第二脉冲产生器、k₁个串接的第一组脉冲产生器(k₁≥0)、(n-k₁-1)个串接的第二组脉冲产生器(n-k₁-1≥0)，其中该k₁是根据n与该第一脉冲的一触发相位决定，该第一后级电路包括一第三脉冲产生器与一第二逻辑门构成；一第二分频电路，接收该第二脉冲，经内部依序串联的一第二前级电路、一第二中级电路以及一第二后级电路，产生一第二目标脉冲，其中该第二前级电路包括一第四脉冲产生器与一第三逻辑门构成，该第二中级电路包括一第五脉冲产生器、k₂个串接的第三组脉冲产生器(k₂≥0)、(n-k₂-1)个串接的第四组脉冲产生器(n-k₂-1≥0)，其中该k₂是根据n与该第二脉冲的一触发相位决定，该第二后级电路包括一第六脉冲产生器与一第四逻辑门构成；以及一合成电路，根据该第一目标脉冲及该第二目标脉冲，产生该目标脉冲输出。

本发明还提供一分频器设计的方法，设计将一原始脉冲以一分频倍率来分频成一目标脉冲，该分频倍率为一正奇数，包括下列步骤：根据该分频倍率，选取对应该原始脉冲的一触发相位；若选择一正分频电路方式，以一触发相位且与该原始脉冲同频率的波形输入，并根据该分频倍率，决定该正分频电路的多个脉冲产生器的初始值设定方式，以产生该目标脉冲；以及若选择一负分频电路方式，该触发相位修正成一调整触发相位，并以该调整触发相位且与该原始脉冲同频率的波形输入，并根据该调整触发相位与该分频倍率，决定该负分频电路的多个脉冲产生器的初始值设定方式，以产生该目标脉冲。

此外本发明还提供一种非整数分频器设计的方法，将一原始脉冲以一n.5倍分频来形成一目标脉冲，包括下列步骤：首先界定一分频倍率为n.5*2；根据该分频倍率，产生对应该原始脉冲的一第一触发相位与一第二触发相位；以该第一触发相位与该分频倍率，选择一正分频电路或一负分频电路方式，并决定该正分频电路或负分频电路内部的多个脉冲产生器的初始值设定方式，以产生一第一目标脉冲；以该第二触发相位与该分频倍率，选择一正分频电路或一负分频电路方式，并决定该正分频电路或负分频电路内部的多个脉冲产生器的初始值设定方式，以产生一第二目标脉冲；以及根据该第一目标脉冲与该第二目标脉冲，产生该目标脉冲。

由于本发明的非整数分频器仅需为数较少的触发器，就可提供与已知技术相同的功效，因此，本发明具有体积小及成本低的优点。

附图说明

图1为已知一非整数分频器的电路图。

图2为图1所显示的非整数分频器于运作时所产生的波形图。

图3为本发明的较佳实施例中一非整数分频器的电路图。

图4为图3所显示的非整数分频器于运作时所产生的波形图。

图5为本发明的第二实施例中一非整数分频器的电路图。

图6为图5所显示的非整数分频器于运作时所产生的波形图。

图7为本发明设计一非整数分频器的方法的流程图。

图8为本发明的第三实施例中一非整数分频器的电路图。

附图符号说明

10、30、100、非整数分频器                12、32、102、132、相移器

200、230、801                            802

14、16、18、 波纹计数器                  22、38、108       合成电路

20

24、26、40、 异或门                      42、52、112、122  前级电路

160、170、202、

812、814、816

44、54、114、中级电路                    46、56、116、126  后级电路

124、174、182

62、66、68、 脉冲产生器                  64、74            或非门

72、76、78、

113、117、123、

127、152、154、

156、158、175、

176、184、186

28、70、80、 或门                        34、36、104、106、分频电路

140、150                                 172、180、804、806、

                                         808、810

具体实施方式

由于已知产生非整数分频的电路，是产生四种频率相同而存在相位差的分频脉冲，且频率为第一脉冲CLK0六分之一的频率，然后经合成电路(如图1中所显示的合成电路22)进行两次倍频(即频率增加4倍)，以产生第一脉冲CLK0的频率1.5倍的目标脉冲，因此本发明在改进成只要产生二种频率相同而存在相位差的分频脉冲，且频率为第一脉冲CLK0三分之一的频率，接着在合成电路只要经过一次倍频(即频率增加2倍)，就可以产生第一脉冲CLK0的频率1.5倍的目标脉冲，由于分频脉冲减少与合成电路倍频减少一次，因此可以有效减少组件的个数。

请参阅图3为本发明的较佳实施例中一非整数分频器30的电路图。非整数分频器30由一相移器32、分频电路34与36以及合成电路38所构成。其中相移器32与图1相同部分，即产生CLK0及延迟CLK0达90度的CLK90，相异之处在只要两个分频电路34与36，分别接收CLK0及CLK90，来产生两个分频脉冲于输出端A、B，再经过合成电路38一次倍频作用下，在此例合成电路38为一异或门40，就可实现图1中必须由四个波纹计数器，产生四个分频脉冲且必须经过适当选择下，及多个异或门与或门所形成的合成电路，所进行非整数分频的效果。

上述分频电路34包含一前级电路42、一中级电路44及一后级电路46。前级电路42包含一上升缘触发脉冲产生器62及一或非门64，或非门64的第一输入端与第二输入端分别连接于上升缘触发脉冲产生器62的输出端Q与信号输入端D；中级电路44包含一上升缘触发脉冲产生器66，其输入端D连接于前级电路42中或非门64的输出端，而上升缘触发脉冲产生器66的输出端Q则连接于前级电路42中上升缘触发脉冲产生器62的信号输入端D；后级电路46包含一下降缘触发脉冲产生器68及一或门70，下降缘触发脉冲产生器68的信号输入端D连接于中级电路44中上升缘触发脉冲产生器66的输出端Q，或门70的第一输入端与第二输入端分别连接下降缘触发脉冲产生器68的输出端Q与中级电路44中的上升缘触发脉冲产生器66的输出端Q，而或门70的输出端则是用来输出一对应的分频脉冲。上述上升缘触发脉冲产生器62、66及下降缘触发脉冲产生器68的脉冲输入端CLK均接收CLK0，同时由一Reset信号控制，但上升缘触发脉冲产生器62、66为CLK0在上升缘时，且Reset信号为高电平时，将其信号输入端D的信号传至其输出端Q；至于下降缘触发脉冲产生器68则是在CLK0在下降缘时，且Reset信号为高电平时，将其信号输入端D的信号传至其输出端Q。

分频电路36所包含的组件及其连接方式相类似于分频电路34内的组件及其连接方式，其不同点在于：分频电路34中的上升缘触发脉冲产生器62、66及下降缘触发脉冲产生器68的脉冲输入端CLK接收CLK0，而分频电路36中的下降缘触发脉冲产生器72、76及上升缘触发脉冲产生器78的脉冲输入端CLK接收CLK90，此其一；分频电路34中的前级电路42与中级电路44使用上升缘触发脉冲产生器62、66，而分频电路36中的前级电路52与中级电路54使用下降缘触发脉冲产生器72、76，此其二；分频电路34的后级电路46使用下降缘触发脉冲产生器68，而分频电路36中的后级电路56使用上升缘触发脉冲产生器78，此其三。

接着，我们以图4说明图3非整数分频器30于运作时钟冲CLK0、CLK90、分频电路34、36的输出端A、B的分频脉冲、及目标脉冲的波形图。由于要进行1.5倍的分频效果，因此分别经由分频电路34、36内部3个缘触发脉冲产生器作用，使得分频电路34、36输出端A、B输出分频脉冲频率为CLK0的1/3频率(亦即分频脉冲的周期是三倍于CLK0的周期)，此外，在CLK0及CLK90两者相差90度的相位触发下与分频电路34与36内部3个缘触发脉冲产生器的不同组合下，在对应输出端A、B会输出两个相位差为90度且波形为CLK0三倍周期的分频脉冲。接着，合成电路38利用一异或门40，将相位差维持90度两个分频脉冲，合成于目标脉冲，即进行周期减半(频率增倍)作用，产生与1.5倍分频的目标脉冲。

当然，上述CLK0及CLK90可代表由相移器32输入时相同的原始脉冲与延迟原始脉冲90度的脉冲，亦可通过适当选取产生具有90度相位差的两个脉冲，例如CLK135(延迟原始脉冲135度)与CLK225的组合，其最后产生的目标脉冲与原先CLK0及CLK90产生的目标脉冲的差异只有相位差。在此，图3所示的非整数分频器30中分频电路34接收CLK0且其前级电路42与中级电路44包含的脉冲产生器均为上升缘触发脉冲产生器，而其后级电路46包含的脉冲产生器为下降缘触发脉冲产生器，称为一正分频电路；反之，分频电路36的前级电路52与中级电路54包含的脉冲产生器均为下降缘触发脉冲产生器，而其后级电路56包含的脉冲产生器为上升缘触发脉冲产生器，称为一负分频电路。当然若分频电路36设为一正分频电路，则其结构相同于分频电路34，即前级电路52与中级电路54包含的脉冲产生器72与76改成与缘触发脉冲产生器62、66相同的上升缘触发脉冲产生器，而其后级电路56包含的脉冲产生器78改成为与缘触发脉冲产生器68相同的下降缘触发脉冲产生器，此时相移器32就必需产生另一脉冲CLK270输出到分频电路36，脉冲CLK270延迟于脉冲CLK0达270度(或者说领先脉冲CLK0达90度、或者说反相于脉冲CLK90，即差180度于CLK90)。由于与CLK90差180度，且正分频电路与负分频电路的触发点取样也相差180度，所以两者效果相同。

接着，图5示出了两个进行2.5倍的分频的非整数分频器100、200结合下，进一步产生1.25倍的分频的效果。在上部的非整数分频器100架构类似于图3的非整数分频器30，包含一用来产生脉冲CLK0及CLK90的相移器102、产生二相对应分频脉冲的分频电路104、106、以及合成电路108。其中，合成电路108与相移器102与图3中对应结构相同功能亦相同，于此不再赘述。所不同在分频电路104、106，由于两者均采用正分频电路架构，所以两者包含前级电路112、122的缘触发脉冲产生器113与123均为上升缘触发脉冲产生器，后级电路116、126的缘触发脉冲产生器117与127均为下降缘触发脉冲产生器，至于中级电路114、124的设计上有比较大的差异，其中，中级电路114为一初始值设为高电平的上升缘触发脉冲产生器(Initial set high rising edge trigger)152与初始值设为低电平的上升缘触发脉冲产生器(Initial set low rising edge trigger)154串联，而中级电路124则是直接串联两个初始值设为低电平的上升缘触发脉冲产生器156与158，其中初始值设为高电平的上升缘触发脉冲产生器152会将其信号输入端D上的信号传送至其输出端Q，而在下面对应的初始值设为低电平的上升缘触发脉冲产生器156则会因初始值设为低电平，所以会延迟一个周期才启动，如图6中输出端A与B的输出波形与CLK0及CLK90可以看出，分频电路104、106采用正分频电路架构下，输出端A与B的输出波形由0变1时均在CLK0及CLK90上升缘产生，这与图4中输出端A与B的输出波形由0变1时，CLK0取上升缘而CLK90取下降缘产生(图3使用一正分频电路与一负分频电路)不同，此外在6图中，B的输出波形由0变1时，因中级电路124的缘触发脉冲产生器156初始值设为低电平所以会延迟一个周期才启动，所以不会在CLK90第一个上升缘产生，而是延后一个周期H点才产生B的输出波形由0变1。

图5下面的2.5倍的分频的非整数分频器200，代表参考时钟不一定要限制CLK0与CLK90，且可同时变化成负分频电路(当然也可以将其中任一改成正分频电路的组合)，由于在此我们希望设计出2.5再分频成为1.25倍的效果，所以我们选择CLK45与CLK135以负分频电路方式，使得图6输出端C与D的输出波形变化点(0变1或1变0)，正好落在输出端A与B的输出波形变化点的中间，因此输出端A与B的输出波形经XOR 160作用产生2.5倍分频，与输出端C与D的输出波形经XOR 170作用产生2.5倍分频，再经另一个XOR 202作用下便可产生1.25倍分频的效果。

由上面两个实施例，我们可以归纳出非整数分频器设计方法，当要产生另一目标脉冲的频率为原始脉冲的频率的n.5倍，其中n为整数，我们必须先对原始脉冲的频率进行2n+1分频，并适当选择两个不同相位差的脉冲，以适当正/负分频电路的串接的升/降缘触发脉冲产生器种类与个数，产生两个分频脉冲输出到合成电路，进行周期减半(频率增倍)作用，就可产生n.5倍分频的目标脉冲。

如图7所示本发明的非整数分频器设计流程图。首先，在步骤502时，根据所要的n.5倍频率的目标脉冲，来设定分频大小N＝2*(n.5)＝2n+1，以图5的2.5倍频来说N＝2*2.5＝5，接着，在步骤504、508方式中设计一组以CLK0为基准的正分频电路与其对应的另一分频电路所构成非整数分频器电路，或由步骤512、516方式来设计另一组非整数分频器电路，其中步骤504中，因设计一组以CLK0为基准，一般设计上均取CLK0为上升(正)缘为取样的正分频电路，配合步骤508与510方式中另一分频电路有两种(正/负)分频电路的不同变化，当然我们也可对CLK0为下降(负)缘为取样的负分频电路，只是一般设计上不会再多浪费半个周期时间，至于步骤512、516方式来设计另一组非整数分频器电路因不限定以CLK0为基准的两个可任为正/负分频电路的方式，所以其设计的方式具有4种变化。

首先，由步骤504设计第一种分频电路，以原始脉冲相同的CLK0上升缘部分作为触发缘输入到分频器内，接着在步骤506设定为正分频电路，以形成第一分频电路，以图5来说即分频电路104接收第一时钟CLK0，并选择正分频电路方式，即前级电路112的缘触发脉冲产生器113与中级电路114的缘触发脉冲产生器152、154选择上升缘触发脉冲产生器，后级电路116的缘触发脉冲产生器117为下降缘触发脉冲产生器，同时设定中级电路114的缘触发脉冲产生器152与154分别为初始值设为高电平的上升缘触发脉冲产生器与初始值设为低电平的上升缘触发脉冲产生器，由于初始值设为低电平的上升缘触发脉冲产生器会延迟一个周期才启动，所以一般在CLK0为基准时只有在中级电路最后一个缘触发脉冲产生器才会设计成初始值设为低电平的上升缘触发脉冲产生器，前面n-1个缘触发脉冲产生器则不需再延迟，所以设计成初始值设为高电平的上升缘触发脉冲产生器，在图5为除2.5(n＝2)，所以只有一个(2-1＝1)初始值设为高电平的上升缘触发脉冲产生器152。

接着，设计第二种分频电路，在步骤508时要计算异相脉冲的触发相位，即计算与CLK0要保持多少相位差的第二时钟，才能在后面的合成电路上产生频率倍增的效果，同时在步骤510决定选取正/负分频电路，此部份会影响到异相脉冲的触发相位(相差180度)，在此一并说明如下，首先异相脉冲的触发相位可根据公式 $\frac{360\×N\÷2\÷2}{360}=k.m\left(\mathrm{Cycle}\right),$ k为整数部分，m为小数部分，若取正分频电路，则触发相位R＝360*0.m，s＝k(s为中级电路最后一个缘触发脉冲产生器外，前面n-1个缘触发脉冲产生器中，初始值设为低电平的缘触发脉冲产生器的个数)，反之若取负分频电路，使用下降缘触发脉冲产生器，则触发相位F＝180+R，若F＞360则F＝F-360；s＝k，若F＜360，则F＝F；s＝k-1，如以图5的分频电路106来印证，触发相位由公式： $\frac{360\×5\÷2\÷2}{360}=1.25$ 所以k＝1、m＝25，分频电路106取正分频电路下触发相位R＝360*0.25＝90，s＝k＝1，所以选取异相脉冲CLK90作为驱动分频电路106的驱动脉冲，同时中级电路124使用一个初始值设为低电平的缘触发脉冲产生器156，并配合中级电路124最后一个的缘触发脉冲产生器158，反之若分频电路106取负分频电路下(图5未显示)F＝180+R(90)＝270，又因为F＝270＜360，s＝k-1＝1-1＝0，因此与下面分频电路172相同，只有中级电路最后一个为初始值设为低电平的缘触发脉冲产生器，且为下降缘触发方式，所不同在选取异相脉冲CLK270(F)作为驱动分频电路106的驱动脉冲。上述从步骤504与步骤508都会进入步骤520中，来分别形成第一与二种分频电路，以合成电路(例如图5中一个XOR门160作用)产生n.5倍的分频效果。

接着，在步骤512我们可设定任何非CLK0的异相脉冲的触发相位，并在步骤514选择正分频电路或负分频电路来完成第三分频电路，并在步骤516根据步骤512的触发相位来算出要保持多少相位差的触发相位，才能在后面的合成电路上产生频率倍增的效果，接着在步骤518下亦可同时选择正分频电路或负分频电路来完成第四分频电路，因此在这一组可有四种不同变化的结合，在此以图5下面分频电路172选取异相脉冲CLK45作为驱动脉冲为例，异相脉冲CLK45的选取是依据 $\frac{90\×n.5}{360}=k.m;$ 360×0.m＝R(上升缘触发)，s＝k，而180+R＝F(下降缘触发)；若F＞360，则F＝F-360，且s＝k，否则，F＝F，且s＝k-1，其中s及k的意义同上，其中n＝2(分频为2.5)，驱动脉冲的触发相位为 $\frac{90\×2.5}{360}=0.625$ 所以k＝0、m＝625、R＝360*0625＝225、以及F＝180+225(R)＝405，F超过360修正为405-360＝45，同时使得s＝k＝0，在此分频电路172为一负分频电路，因此选取异相脉冲CLK45(F，同相于异相脉冲CLK405)作为驱动分频电路172的驱动脉冲，又因为F(405)＞360，s＝k＝0，所以分频电路172的中级电路174中缘触发脉冲产生器175与176分别为初始值设为高电平的下降缘触发脉冲产生器与初始值设为低电平的下降缘触发脉冲产生器。当然，分频电路172亦可为一正分频电路，对应地，驱动分频电路172的驱动脉冲就必需为上升缘触发，因此选取异相脉冲CLK225(R)作为驱动分频电路172的驱动脉冲，加上s＝K＝0，所以图形相同于图5上面的分频电路104，唯一不同之处在选取异相脉冲CLK225而非CLK0。

接着，步骤516与步骤518设计第四分频电路，首先步骤516根据对应步骤512来选取异相脉冲的触发相位，以图5最下面分频电路180为例，异相脉冲CLK135的选取是依据 $\frac{90\×n.5+360\×N\÷2\÷2}{360}=\frac{90\×2.5+360\×5\÷2\÷2}{360}k.m=$ $1.875,$ 所以k＝1、m＝875、R＝360*0.875＝315、以及F＝315+180＝495，F超过360，修正为495-360＝135，同时使得s＝k＝1，在此分频电路180为一负分频电路，因此选取异相脉冲CLK135(F，同相于异相脉冲CLK495)作为驱动分频电路136的驱动脉冲，另外s＝k＝1，使得中级电路182使用一个初始值设为低电平的下降缘触发脉冲产生器184，并配合中级电路182最后一个的缘触发脉冲产生器186(亦为初始值设为低电平的下降缘触发脉冲产生器)。当然，分频电路180亦可为一正分频电路，对应地，就必需为上升缘触发，因此选取异相脉冲CLK315(R)作为驱动分频电路180的驱动脉冲，对应地，驱动分频电路180的驱动脉冲就必需为上升缘触发，因此选取异相脉冲CLK315(R)作为驱动分频电路180的驱动脉冲，加上s＝K＝1，所以图形相同于图5上面的分频电路104，唯一不同之处在选取异相脉冲CLK315而非CLK0。

上述第一与第二分频电路在步骤520可合成成为目标脉冲(例如2.5或其它非整数n.5的分频效果)，第三与第四分频电路在步骤530合成成为目标脉冲，接着在步骤540再以另一合成电路(例如一异或门)就可将步骤520及530所分别产生的目标脉冲进一步分频，例如两个div2.5及div2.5p合成成为一另一分频为1.25(2.5/2)的目标脉冲。由于步骤510、514及518也可选择性地选取正分频电路或负分频电路，所以本发明的非整数分频器可有2×2×2＝8种不同的组合方式。

为了更清楚说明图7的本发明的非整数分频器设计流程图，在此以图8的本发明的另一非整数分频器实施例的电路图作说明。非整数分频器801可将原始脉冲分频成一目标脉冲，该原始脉冲的频率是3.75倍于该目标脉冲的频率。非整数分频器801包含一用来依据该原始脉冲产生四个相位互异的驱动脉冲的相移器802、以及四个分别依据图7的本发明的非整数分频器设计流程所产生的分频电路(由上至下依序排列于图8中)804、806、808及810。为了方便说明起见，在本实施例中所使用的四个分频电路均为正分频电路。

首先，我们要产生3.75倍频率的目标脉冲，必须先设计两组7.5倍频率的目标脉冲，因此如步骤502、504及506中，N＝2*(7.5)＝15，分频脉冲是驱动于同相脉冲CLK0，分频电路804的中级电路包含最后一个缘触发脉冲产生器820设计成初始值设为低电平的上升缘触发脉冲产生器，以及前面6(n-1＝7-1＝6)个设计成初始值设为高电平的上升缘触发脉冲产生器，形成第一组分频电路804，接着步骤502、508及510，分频电路806是驱动于异相脉冲CLK270(异相脉冲CLK270的选取系依据 $\frac{360\×15\÷2\÷2}{360}=3.75,$ s＝k＝3(由于分频电路806为一正分频电路)，而m＝75；360×0.75＝270(R))，由于s＝k＝3，所以分频电路806的中级电路中有三个初始值设为高电平的上升缘触发脉冲产生器被替换成初始值设为低电平的上升缘触发脉冲产生器，加上最后一个初始值设为低电平的上升缘触发脉冲产生器，形成前面三个初始值设为高电平的上升缘触发脉冲产生器与后面四个初始值设为低电平的上升缘触发脉冲产生器。

接着，步骤502、512及514，在图8分频电路808是驱动于异相脉冲CLK315(异相脉冲CLK315的选取系依据 $\frac{90\×7.5}{360}=1.875,$ s＝k＝1(由于分频电路808为一正分频电路)，而m＝875；360×0.875＝315(R))，由于s＝k＝1，所以分频电路808的中级电路中有一个初始值设为高电平的上升缘触发脉冲产生器被替换成初始值设为低电平的上升缘触发脉冲产生器，加上最后一个初始值设为低电平的上升缘触发脉冲产生器，形成前面五个初始值设为高电平的上升缘触发脉冲产生器与后面二个初始值设为低电平的上升缘触发脉冲产生器。相同步骤502、516及518中，分频电路810是驱动于异相脉冲CLK225(异相脉冲CLK225的选取系依据 $\frac{90\×7.5+360\×15\÷2\÷2}{360}=5.625,$ s＝k＝5(由于分频电路810为一正分频电路)，而m＝625；360×0.625＝225(R))，由于s＝k＝5，所以分频电路810的中级电路中有五个初始值设为高电平的上升缘触发脉冲产生器被替换成初始值设为低电平的上升缘触发脉冲产生器，加上最后一个初始值设为低电平的上升缘触发脉冲产生器，形成前面一个初始值设为高电平的上升缘触发脉冲产生器与后面六个初始值设为低电平的上升缘触发脉冲产生器。

上述四组分频电路产生15倍频率的目标脉冲，经三个异或门812、814及816，分别用来将分频电路804及806的输出端上的分频脉冲A及B合成成为一目标脉冲div7.5，该原始脉冲的频率是7.5倍于目标脉冲div7.5的频率、用来将分频电路808及810的输出端上的分频脉冲C及D合成成为一目标脉冲div7.5p，该原始脉冲的频率亦是7.5倍于目标脉冲div7.5p的频率、以及用来将异或门812及814所分别合成的目标脉冲div7.5及div7.5p合成成为该目标脉冲，该原始脉冲的频率是3.75倍于该目标脉冲的频率。

相较于已知非整数分频器，本发明的非整数分频器需为数较少的触发器，就可产生与已知技术相同的功效，因此，本发明的非整数分频器具有体积小及成本低的优点。此外，由于对于任何一分频倍数而言，本发明的非整数分频器均有8种不同的分频电路结构，所以本发明的非整数分频器具有较大的制作弹性。

以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等变化与修饰，均应属本发明专利的涵盖范围。

Claims (21)

1.一种分频器，将一原始脉冲以一分频倍率M来分频成一目标脉冲，该M为一正奇数，该分频器包含：

一前级电路，其包含：

一第一脉冲产生器，其脉冲输入端连接于与该原始脉冲频率相同且具有一触发相位的一触发脉冲；以及

一第一逻辑门，其第一输入端连接于该第一脉冲产生器的输出端、而第二输入端连接于该第一脉冲产生器的信号输入端；

一中级电路，其包含：

一第二脉冲产生器，其脉冲输入端连接于该触发脉冲，其输出端连接于第一脉冲产生器的信号输入端；以及

(M-3)/2个串接的第一组脉冲产生器，每一第一组脉冲产生器的脉冲输入端均连接于该触发脉冲，该(M-3)/2个第一组脉冲产生器中最前的脉冲产生器的信号输入端连接于该前级电路的第一逻辑门的输出端，而该(M-3)/2个第一组脉冲产生器中最后的脉冲产生器的输出端连接于该中级电路的第二脉冲产生器的信号输入端；以及

一后级电路，其包含：

一第三脉冲产生器，其脉冲输入端连接于该触发脉冲、而信号输入端连接于该中级电路的第二脉冲产生器的输出端；以及

一第二逻辑门，其第一输入端连接于该后级电路的第三脉冲产生器的输出端、第二输入端连接于该中级电路的第二脉冲产生器的输出端、而输出端用来输出该目标脉冲。

2.如权利要求1所述的分频器，其中该前级电路的第一脉冲产生器及该中级电路的第二脉冲产生器及(M-3)/2个第一组脉冲产生器均为上升缘触发脉冲产生器，而该后级电路的第三脉冲产生器则为下降缘触发脉冲产生器。

3.如权利要求1所述的分频器，其中该前级电路的第一脉冲产生器及该中级电路的第二脉冲产生器及(M-3)/2个第一组脉冲产生器均为下降缘触发脉冲产生器，而该后级电路的第三型脉冲产生器则为上升缘触发脉冲产生器。

4.如权利要求1所述的分频器，其中该触发相位为0度，即该触发脉冲相同于该原始脉冲。

5.如权利要求4所述的分频器，其中该中级电路的第二脉冲产生器为初始值设为低电平的脉冲产生器，而该中级电路的(M-3)/2个第一组脉冲产生器为初始值设为高电平的脉冲产生器。

6.如权利要求1所述的分频器，其中该第一逻辑门为或非门，第二逻辑门为或门。

7.一种非整数分频器，用来将一原始脉冲分频成一目标脉冲，该原始脉冲的频率是n.5倍于该目标脉冲的频率，包含：

一相移器，用来依据该原始脉冲产生一第一脉冲及一第二脉冲；

一第一分频电路，接收该第一脉冲，经内部依序串联的一第一前级电路、一第一中级电路以及一第一后级电路作用下，产生一第一目标脉冲，其中该第一前级电路包括一第一脉冲产生器与一第一逻辑门，该第一中级电路包括一第二脉冲产生器、k₁个串接的第一组脉冲产生器，k₁≥0、n-k₁-1个串接的第二组脉冲产生器，n-k₁-1≥0，其中该k₁是根据n与该第一脉冲的一触发相位决定，该第一后级电路包括一第三脉冲产生器与一第二逻辑门构成；

一第二分频电路，接收该第二脉冲，经内部依序串联的一第二前级电路、一第二中级电路以及一第二后级电路，产生一第二目标脉冲，其中该第二前级电路包括一第四脉冲产生器与一第三逻辑门，该第二中级电路包括一第五脉冲产生器、k₂个串接的第三组脉冲产生器，k₂≥0、n-k₂-1个串接的第四组脉冲产生器，n-k₂-1≥0，其中该k₂是根据n与该第二脉冲的一触发相位决定，该第二后级电路包括一第六脉冲产生器与一第四逻辑门构成；以及

一合成电路，根据该第一目标脉冲及该第二目标脉冲，产生该目标脉冲输出。

8.如权利要求7所述的非整数分频器，其中该第一脉冲产生器、第二脉冲产生器、k₁个串接的第一组脉冲产生器、n-k₁-1个串接的第二组脉冲产生器均为上升缘触发脉冲产生器，该第三脉冲产生器则为下降缘触发脉冲产生器。

9.如权利要求7所述的非整数分频器，其中该第一脉冲产生器、第二脉冲产生器、k₁个串接的第一组脉冲产生器、n-k₁-1个串接的第二组脉冲产生器均为下降缘触发脉冲产生器，该第三脉冲产生器则为上升缘触发脉冲产生器。

10.如权利要求7所述的非整数分频器，其中该第四脉冲产生器、第五脉冲产生器、k₂个串接的第三组脉冲产生器、n-k₂-1个串接的第四组脉冲产生器均为上升缘触发脉冲产生器，该第六脉冲产生器则为下降缘触发脉冲产生器。

11.如权利要求7所述的非整数分频器，其中该第四脉冲产生器、第五脉冲产生器、k₂个串接的第三组脉冲产生器、n-k₂-1个串接的第四组脉冲产生器均为下降缘触发脉冲产生器，该第六脉冲产生器则为上升缘触发脉冲产生器。

12.如权利要求7所述的非整数分频器，其中该第一中级电路的第二脉冲产生器，其脉冲输入端连接该第一脉冲，每一k₁个串接的第一组脉冲产生器的脉冲输入端均连接第一脉冲，k₁个第一组脉冲产生器中最后的脉冲产生器的输出端连接于第二脉冲产生器的信号输入端，每一n-k₁-1个串接的第二组脉冲产生器的脉冲输入端均连接第一脉冲，最前的第二组脉冲产生器的信号输入端连接于该第一逻辑门的输出端，最后的第二组脉冲产生器的输出端连接于最前的该k₁个第一组脉冲产生器的信号输入端。

13.如权利要求12所述的非整数分频器，其中该第二脉冲产生器与k₁个串接的第一组脉冲产生器为初始值设为低电平的脉冲产生器，n-k₁-1个串接的第二组脉冲产生器为初始值设为高电平的脉冲产生器。

14.如权利要求7所述的非整数分频器，其中该第二中级电路的第五脉冲产生器，其脉冲输入端连接该第二脉冲，每一k₂个串接的第三组脉冲产生器的脉冲输入端均连接第二脉冲，k₂个第三组脉冲产生器中最后的脉冲产生器的输出端连接于第五脉冲产生器的信号输入端，每一n-k₂-1个串接的第四组脉冲产生器的脉冲输入端均连接第二脉冲，最前的第四组脉冲产生器的信号输入端连接于该第三逻辑门的输出端，最后的第四组脉冲产生器的输出端连接于最前的该k₂个第三组脉冲产生器的信号输入端。

15.如权利要求14所述的非整数分频器，其中该第五脉冲产生器与k₂个串接的第三组脉冲产生器为初始值设为低电平的脉冲产生器，n-k₂-1个串接的第四组脉冲产生器为初始值设为高电平的脉冲产生器。

16.如权利要求7所述的非整数分频器，其中该合成电路是由一XOR门构成。

17.如权利要求7所述的非整数分频器，其中该第一前级电路的第一脉冲产生器，其脉冲输入端连接于该第一脉冲，该第一逻辑门为一或非门，其第一输入端连接第一脉冲产生器的输出端，第二输入端连接第一脉冲产生器的信号输入端，该第一后级电路的第三脉冲产生器，其脉冲输入端连接第一脉冲，信号输入端连接中级电路的第二脉冲产生器的输出端，该第二逻辑门为一或门，第一输入端连接第三脉冲产生器的输出端，第二输入端连接第一中级电路的第二脉冲产生器的输出端，输出端产生该第一目标脉冲。

18.如权利要求7所述的非整数分频器，其中该第二前级电路的第四脉冲产生器，其脉冲输入端连接于该第二脉冲，该第三逻辑门为一或非门，其第一输入端连接第四脉冲产生器的输出端，第二输入端连接第四脉冲产生器的信号输入端，该第二后级电路的第六脉冲产生器，其脉冲输入端连接第二脉冲，信号输入端连接第二中级电路的第五脉冲产生器的输出端，该第四逻辑门为一或门，第一输入端连接第六脉冲产生器的输出端，第二输入端连接中级电路的第五脉冲产生器的输出端，输出端产生该第二目标脉冲。

19.一种分频器设计的方法，设计将一原始脉冲以一分频倍率来分频成一目标脉冲，该分频倍率为一正奇数，包括下列步骤：

根据该分频倍率，选取对应该原始脉冲的一触发相位；

若选择一正分频电路方式，以一触发相位且与该原始脉冲同频率的波形输入，并根据该触发相位与该分频倍率，决定该正分频电路的多个脉冲产生器的初始值设定方式，以产生该目标脉冲；以及

若选择一负分频电路方式，该触发相位修正成一与触发相位相差180度的调整触发相位，并以该调整触发相位且与该原始脉冲同频率的波形输入，并根据该调整触发相位与该分频倍率，决定该负分频电路的多个脉冲产生器的初始值设定方式，以产生该目标脉冲。

20.如权利要求19所述的分频器设计的方法，其中该触发相位与该调整触发相位介于0到360度之间。

21.一种非整数分频器设计的方法，将一原始脉冲以一n.5倍分频来形成一目标脉冲，包括下列步骤：

界定一分频倍率为n.5*2；

根据该分频倍率，产生对应该原始脉冲的一第一触发相位与一第二触发相位；

以该第一触发相位和第一调整触发相位与该分频倍率，选择一正分频电路或一负分频电路方式，并决定该正分频电路或负分频电路内部的多个脉冲产生器的初始值设定方式，以产生一第一目标脉冲，其中负分频电路方式的第一调整触发相位与正分频电路方式的第一触发相位相差180度；

以该第二触发相位和第二调整触发相位与该分频倍率，选择一正分频电路或一负分频电路方式，并决定该正分频电路或负分频电路内部的多个脉冲产生器的初始值设定方式，以产生一第二目标脉冲，其中负分频电路方式的第二调整触发相位与正分频电路方式的第二触发相位相差180度；以及

根据该第一目标脉冲与该第二目标脉冲，产生该目标脉冲。

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