CN1148002C - 序列产生器、直接调制器和为频率合成器产生序列的方法 - Google Patents

Abstract

用于形成一个直接调制器的一部分的一个频率合成器1，2，3，4，5，10的一个序列产生器10包括一个用于接收一个输入多比特信号X(z)的输入端10a，一个用于输出一个输出数字信号Y(z)的输出端10c和序列产生装置10b。该序列产生装置被调节成产生一个噪声转移函数，该噪声转移函数在与输入信号的直流dc分量相应的频率处和离开与输入信号的直流dc分量相应的频率的一个或者多个频率处具有最小值。

Description

序列产生器、直接调制器和为频率合成器产生序列的方法

技术领域

本发明涉及一个频率合成器，特别地，涉及一个分数-N频率合成器，以对无线传输的一个载波信号进行直接调制。这种合成器能够应用于无线通信设备。

背景技术

锁相环频率合成器是一个众所周知的、从一个可变频率压控振荡器(VCO)中产生多个相关信号之一的技术。在一个单环锁相环PLL中，来自该VCO的一个输出被耦合到一个可编程分频器。该可编程分频器使用一个可选整数来进行分频，并且将一个分频信号提供到一个相位检测器。该相位检测器将该分频信号与来自另一个固定频率振荡器(典型地是一个相对稳定的晶体振荡器)的一个参考信号进行比较。该分频信号与该参考信号之间的任何差异均经过一个低通滤波器从该相位检测器输出，并且被提供到该VCO。该相位差异信号促使从该VCO输出的信号的频率发生改变，以使该分频信号与该参考信号之间的相位差异最小。明显地，通过改变从VCO输出的信号的分频整数，从VCO输出的信号将发生相应的改变。

因为分频器仅能够进行整数分频，所以早期这种类型的频率合成器仅能够使输出频率发生阶梯型变化(例如，产生独立的信道频率，然后该信道频率再被一个传统的混频器进行进一步的调制以产生最终所需要的调制信号)。在这种情形下，分频整数增加1，就意味着从VCO输出的信号增加一个信道间隔，然后该信道间隔等于来自该固定频率振荡器的该参考信号的频率。

所以，开发了一个能够有效地将来自VCO的输出信号进行非整数分频的分数-N频率合成器。它的实现使用了类似于在∑-Δ(Sigma-Delta)数字到模拟转换中采用的原理。通过快速地改变用于对来自VCO的输出信号进行分频的整数，并且然后对相位差异信号进行低通滤波以产生一个平均相位差异信号，该VCO能够产生与对固定频率参考信号进行非整数分频相应的一个信号。

假定改变瞬时分频整数值的速率(或者采样频率)比调制信号的最重要频率高，然后就进一步执行该过程，以通过改变该固定频率参考信号的非整数倍的倍数来产生频率或者相位调制，从而实现对射频载波信号的直接调制。使用现代系统，就能够轻易地实现这种方式。在该技术领域中，这样一种直接调制系统是非常普通的，例如美国专利号5,166,642中所描述的系统。

这种系统的主要问题是产生了大量噪声(这种噪声可能会被认为是量化噪声)。这种噪声的频谱在信道中心频率两边直到±(采样频率)/2的范围以内的频谱均相当的平坦。锁相环PLL结构整体的作用是作为一个带通滤波器，它减少频率超过锁相环PLL的拐角频率的噪声的影响。虽然锁相环PLL的频率响应不理想，但是其阶数还是相当的高。已经设计出这样一种结构，它对噪声信号的频谱进行整形，以将大部分噪声移到锁相环PLL结构的拐角频率以外。上述美国专利号5,166,642就是这样一种使用一个多个累加器方法来提供一个合适的噪声转移函数的示例。

这种结构能够大大减少这种分数-N频率合成器所产生的噪声数量。但是，随着现代电信环境所要求的信噪比的增加，仍然需要进一步减少分数-N频率合成器所产生的噪声数量。

另外，在直接调制中需要考虑两个参数，即峰值相位误差和相位调制的rms相位误差。对于一个给定的调制带宽，峰值相位误差主要受引起调制信号发生畸变的锁相环PLL的频率响应和带宽。为了减少该峰值误差，需要增加锁相环PLL带宽对调制带宽的比值，但是，对于较宽的PLL带宽和一给定的噪声密度，其整体噪声增加了，然后其rms相位误差也增加了。这样，需要在PLL带宽和rms相位误差之间进行折衷选择。所以，人们希望在较宽的PLL带宽的情况下减少整体rms相位误差。

发明内容

根据本发明的第一方面，提供了一种用于频率合成器的序列产生器，该产生器包括：

一个用于接收一个输入信号的输入端，

一个用于输出一个输出信号的输出端，以及

序列产生装置，其与所述输入端和输出端相耦合，用于响应于所述输入信号而产生所述输出信号；

所述序列产生装置包括：

用于产生所述输出信号的装置，该输出信号具有一系列的值的形式，所述系列的值的平均值相当于所述输入信号加上一个噪声信号；以及

用于利用一个噪声转移函数对所述噪声信号进行调制的装置，所述噪声转移函数具有在一个第一频率处的一个第一最小值和在至少一个第二频率处的一个第二最小值，该第一频率对应于所述输入信号的直流分量，该第二频率高于该第一频率。

这里所使用的术语“最小值”是调制相对于频率的曲线的数学意义上的谷点；典型地，调制的最小值是零。

根据本发明的第二方面，提供了一种直接调制器，包含：

如权利要求1所述的序列产生器；

一个锁相环，其包括具有一个分频器的一个反馈环；

用于使所述序列产生器的输出信号的所述系列的值与所述分频器相耦合从而使所述锁相环的一个输出信号响应于所述序列产生器的所述输入信号而得到调制的装置。

根据本发明的另一个方面，提供了为形成一个直接调制器的一部分的一个频率合成器产生一个序列的方法，该方法包括：

接收一个输入信号；

产生一个输出信号，该输出信号具有一系列的值的形式，所述系列的值的平均值相当于所述输入信号加上一个噪声信号；

利用一个噪声转移函数对所述噪声信号进行调制，所述噪声转移函数具有在一个第一频率处的一个第一最小值和在至少一个第二频率处的一个第二最小值，该第一频率对应于所述输入信号的直流分量，该第二频率高于所述第一频率。

优选地，该噪声转移函数由下式给出：

$H_e\left(z\right)={(1-z^{-1})}^n\·\frac{(1-a\·z^{-1}+z^{-2})}{(1-a/2\·z^{-1})}$

其中n是一个大于1或者等于1的整数，并且a是一个不等于2的系数。

附图说明

为了更好的理解本发明，现在仅通过示例和参考下述附图来描述本

发明的一个实施方式：

图1是一个直接调制，分数-N合成器结构的一个框图；

图2是相对于一个传统的噪声转移函数，调制M相对于频率U的一个图表；

图3是相对于根据本发明产生的一个噪声转移函数的情形下，类似于图2的一个图表；

图4是根据本发明的、为了产生类似于图3中所示例的噪声转移函数的一个所需噪声转移函数的一个结构的图表性z-模型；

图5是适合于在本发明中使用的一个累加器模块的一个框图；和

图6是适合于在本发明中的一个乘法器的一个框图。

具体实施方式

本发明提供了一个方法和装置来产生至少有一个最小值在偏离中心信道频率处的一个噪声转移函数。下面将描述如何实现这一点的优选实施方式。

图1的分数-N合成器结构包括一个参考振荡器1，一个PLL结构2，3，4，5和具有一个输入10a，一个输出10c和序列产生装置10b的一个序列产生器10。该参考振荡器(例如一个晶体振荡器)1产生一个频率为几兆赫兹量级的频率基本上稳定的参考信号。

该参考信号被加到PLL结构上。该锁相环PLL结构包括一个相位检测器2，一个低通滤波器3，一个相对高的频率可变压控振荡器(VCO)4和一个分频器5。VCO4产生的信号被输出到分频器5，该分频器5产生一个频率大致与参考信号的频率相等的分频信号。该分频信号和该参考信号均被输入到相位检测器2，该相位检测器2比较这些信号并且产生与该分频信号和该参考信号之间的相位差异相关的相位差异信号。

该相位差异信号经过低通滤波器3，然后被加到VCO4，该被低通滤波的相位差异信号作用到VCO4上，本质上是为了改变VCO4产生的信号的频率，以使该分频信号与该参考信号之间的相位差异最小。但是，因为将对从VCO4输出的信号进行分频的数量(即除数N)总是在快速地改变(如前所述)，该分频信号的瞬时值以及由此而产生的相位差异信号也快速地改变。通过适当地选择低通滤波器3的特性，人们可以将低通滤波器滤波以后的相位差异信号调节为表示相位差异信号的瞬时值在一个所需时间范围以内的一个时间平均值。该相位差异信号的时间平均值然后作用在VCO4上，以使该时间平均值信号基本上等于该参考频率。使用这样的方式，有可能使从VCO4输出的信号的频率是该参考频率的非整数倍。

为了产生一个来自VCO的频率调制信号，就需要低通滤波器3仅滤波出其频率大于用于对来自VCO的信号进行频率调制的调制信号中的最高频率分量的信号。这样，分频数N的改变速率就必须大大地高于调制信号中的最高频率分量。

在图1的结构中，分频数N的瞬时取值可能是一些不同整数(例如，0到15之间的数目)中的任何一个。在这种结构中，可以使用一些不同的序列来获得相同的时间平均值。例如，可以使用序列7，8，7，8或者使用序列5，6，7，8，9，10或者使用序列0，15，0，15，0，15来获得时间平均值7.5。由序列产生器10来产生一个合适的分频数N的瞬时取值序列。该序列产生器10在其输入端10a接收一个大的数字输入信号(例如，32比特)f(z)，和通过序列产生装置10b在其输出端10c产生一个其时间平均值相应于初始输入信号f(z)的相当小的数字信号(例如，4比特)b(z)的快速变化序列。在一个进一步的实施方式中，序列产生器10另外对输入信号进行一个数字积分运算，以使积分以后的输出信号相应于该输入信号。这对相位调制而不是频率调制是有用的。

序列产生器所执行的这个过程不可避免地产生了噪声。一个非常基本的、仅包括一单个累加器的序列产生器产生的基本上是白噪声。一个更复杂的、包括多个累加器的序列产生器产生被如图2中点线12所示的一个噪声转移函数所调制的噪声。根据本发明的序列产生器产生被如图3中点线13所示的一个噪声转移函数所调制的噪声。从图3中可以看出，与图2的情形不同，在距信道中心频率为频率fc的地方，在噪声转移函数中插入了一个附加的最小值。

图2和3中的点线14示出了作为一个对调制信号(即有用调制载波信号或者中心信道频率信号的语音或者数据信号)和噪声均进行调制的一个一般调制函数的锁相环PLL带宽的影响。可以看出，该锁相环PLL是用作一个拐角频率为15的低通滤波器，在该拐角频率15处，调制函数开始迅速地从一个高的值(它能够有效地允许调制信号和噪声同时无阻地通过去)降落到零(在这一点，调制信号和噪声均能够有效地被锁相环PLL阻止)。一般而言，VCO4在其整个工作频率范围以内不可能是完全线性的，其结果是锁相环PLL的带宽在VCO4的整个工作频率范围以内将发生变化，在一个典型的GSM系统(就拐角频率15的可能移动而言，如图2和3的图示)中，其变化幅度可能会高达20％。

现在参考图4，图4示出了一个包括一个输入10a，一个输出端10c和序列产生装置10b、并且产生被如图3中点线13所示的一个噪声转移函数所调制的噪声的噪声产生器10的一个z模型。本质上，序列产生装置10b包括3个累加器模块21，22，23和一个乘法器模块30。每一个累加器模块包括一个简单地是一个累加器的z模型的z变换转移函数子模块41，一个加法器42，两个减法器43，44和一个加法器/比较器45。该加法器/比较器45是一个比较器的z模型并且可以用作一个将该输入信号与一个随机噪声信号相加的一个加法器，该随机噪声信号是一个比较器所产生的输出与输入到其上的输入之间的差异。除了使用一个更复杂的乘法器子模块31替代简单的z变换转移函数子模块41和因为在这个模块中的比较器所产生的噪声信号不需要被馈送到任何其他模块，所以少了一个减法器以外，乘法器模块30与累加器模块相似。另外，序列产生器的z模型包括三个附加的加法器11，12，13，以连续地将各个模块的输出相加在一起。

图4的z模型的一个简单的前向数学分析产生了用输入信号X(z)和乘法器模块30的比较器所产生的噪声信号E4(z)表示的输出信号Y(z)的下述表达式。

$Y\left(z\right)=X\left(z\right)+{(1-z^{-1})}^{-3}\·\frac{(1-a\·z^{-1}+z^{-2})}{(1-a/2\·z^{-1})}\·E4\left(z\right)$

这样，可以看出，输出信号Y(z)等价于输入信号X(z)加上一个平坦噪声信号E4(z)，该噪声信号E4(z)被一个噪声转移函数He(z)调制，其中

$\mathrm{He}\left(z\right)={(1-z^{-1})}^{-3}\·\frac{(1-a\·z^{-1}+z^{-2})}{(1-a/2\·z^{-1})}$

该领域的技术人员将认识到这个噪声转移函数，He(z)是一个三累加器序列产生器乘以非标准项的噪声转移函数：

$\frac{(1-a\·z^{-1}+z^{-2})}{(1-a/2\·z^{-1})}$

如果这样来选择a：

$a=2\cos (2\mathrm{\π}\·f_c/f_{\mathrm{ref}})=e^{i2\mathrm{\π}{f}_c/f_{\mathrm{ref}}}+e^{-i2\mathrm{\π}{f}_c/f_{\mathrm{ref}}}$

(其中f_ref是该序列产生器的采样频率或者时钟频率)然后可以轻易地看出该非标准项的效果是在信道中心频率±f_c的地方，在噪声转移函数中引入一个附加的零点，这正是本发明所需的，如果z表示为：

$z=e^{i2\mathrm{\π}{f}_c/f_{\mathrm{ref}}}$

通过使频率f_c基本上等于锁相环PLL的拐角频率，对于一个给定的锁相环PLL频率响应和带宽，可以大大增加最终信号的信噪比。

图5示出了一个可以用作形成其z模型如图4所示的累加器子模块之一的一个累加器数字子电路200的示例。累加器数字子电路200包括一第一减法器201，该减法器201将一第一输入信号251减去一第二输入信号252以形成一个差异信号253。差异信号253被输入到一个包括一个累加器加法器202的累加器202，203，该累加器加法器202的输出254被馈送到数字延迟单元203(它简单地包括多个D触发器，每一个D触发器用于延迟信号中的每一个比特)。延迟单元203的输出形成累加器输出信号255，该累加器输出信号255被馈送到加法器202，在加法器202处它被加到差异信号253上以形成新的加法器202的输出信号。累加器加法器202的输出254在一个时钟周期的延迟以后将形成累加器的输出信号255。

累加器输出信号255被馈送到一个加法器205，该第一输入信号251也被输入到该加法器205，以形成一个和信号257。从加法器205输出的该和信号257被馈送到一个比较器208，在比较器208，该和信号257被与保存在该比较器208中的一个分母进行比较。该比较器的功能基本上是将该和信号257除以该分母，并且输出该除法的整数结果(即忽略或者开始就减去该结果的分数部分)。该比较器208的输出形成累加器数字子电路200的主要输出信号260。但是，从一第二减法器209形成一第二输出信号261。第二减法器209将和信号257作为输入信号接收，并且接收主要输出信号260，将和信号257减去主要输出信号260以形成第二输出信号261。参考图4可以轻易地看出，该第二输出信号261是比较器所产生的噪声信号，该噪声信号是比较器208的输入和输出之间的差异。

该第二输出信号261被馈送到一个附加的累加器子模块22，23或者馈送到乘法器子模块30。主要输出信号260被加到其他子模块21，22，23，30的主要输出信号，以形成序列产生器10的整体输出信号Y。

图6是一个可以用作替代累加器子模块200中的累加器202，203的乘法器子电路300，以形成一个乘法器子模块30，该乘法器子模块的z模型在图4中示出。注意，乘法器子模块30是最深的嵌入式子模块，所以基本子模块结构的第二减法器209可以被省略，这是因为被与乘法器子模块30相关的比较器所产生的误差信号E4(z)不需要馈送到其他子模块。

乘法器子电路300包括第一，第二，第三和第四延迟单元301，303，305，307，第一和第二乘法器302，306，其中每一个乘法器具有第一和第二输入和一个输出，和一个具有第一和第二加法输入，第一和第二减法输入和一个输出的多输入加法器/减法器单元304。第一延迟单元301的输入形成乘法器子电路300的输入。第一延迟单元301的输出连接到第一乘法器302的第一输入和第二延迟单元303。第一乘法器302的输出连接到加法器/减法器单元304的第一加法输入。第二延迟单元303的输出连接到加法器/减法器单元304的第一减法输入。加法器/减法器单元304的输出形成乘法器子电路300的输出。另外，加法器/减法器单元304的输出连接到第三延迟单元305。第三延迟单元的输出连接到第二乘法器306的第一输入和连接到第四延迟单元307。第二乘法器306的输出连接到加法器/减法器单元304的第二加法输入。第四延迟单元307的输出连接到加法器/减法器单元304的第二减法输入。

通过将数a/2应用到第一乘法器302的第二输入和数a应用到第二乘法器304的第二输入(其中a由上述包括频率f_c的表达式给定)，并且记住将一个信号延迟一个时钟脉冲在z域中相当于将这个信号乘以z^-1，分析图6是直接简单的，并且证实在z域中，乘法器子电路300的输出按照需要由下式给出：

$\mathrm{Out}\left(z\right)=\ln \left(z\right)(\frac{a}{2}{z}^{-1}-z^{-2})+\mathrm{Out}\left(z\right)(a\·z^{-1}-z^{-2})$

$\⇒\frac{\mathrm{Out}\left(z\right)}{\mathrm{In}\left(z\right)}=\frac{\frac{a}{2}{z}^{-1}-z^{-2}}{1-a\·z^{-1}+z^{-2}}$

现在有可能来看怎样使用图5和6的子电路来设计其z模型由图2给出的一个序列产生器。可以由第一，第二和第三累加器子电路200来形成累加器子模块21，22，23，而通过用图6的乘法器子电路300来替代一个基本累加器子电路的累加器203，202来形成乘法器子模块30。第一，第二和第三子电路的第二输出信号应该分别连接到第二和第三累加器子电路23的第一输入和乘法器子模块30。第三累加器子电路23的主要输出和乘法器子模块30应该连接到一第一加法器11；第一加法器11的输出和第二累加器子电路22的主要输出一起应该连接到第三加法器13。乘法器子模块30(它实际上不必(需要)要有一第二输出)的主要输出，第一，第二和第三加法器的输出分别连接到乘法器子模块30的第二输入，和第三，第二，和第一累加器子电路23，22，21。

可以注意到，没有指示能够说明怎样将值a和a/2加到第一和第二乘法器302，306的第二输入。但是，应该认识到，通过简单地将值a和a/2在一个通用的在线微控制器单元的控制下保存在一个EEPROM(或者类似的非挥发性存储器中)中，一个该领域的普通技术人员就可以轻易地实现这个过程。类似地，很明显的是，可以将一些不同的a和a/2值保存这样一种EEPROM中，由此该微控制器可以为不同的环境选择不同的a和a/2值。

当应用到，例如一个GSM或者类似的系统(例如UMTS)时，因为锁相环PLL的频率响应和带宽很可能在调制器(这样VCO4)需要工作的最低和最高信道频率之间迅速变化，所以这样一种结构在本发明中是特别有利的。因为能够为调制器的不同工作模式来改变不同的值a和a/2(例如，通过将VCO4的整个频率范围分为多个可以被认为是调制器的不同工作模式的子范围，其中每一个子范围将包括多个信道)，这使噪声转移函数He(z)能够适应锁相环PLL的带宽变化，以使调制器的整个工作范围以内信噪比最大。例如，如图3所示，fc可以被改变来跟踪锁相环PLL频率响应的拐角频率15的变化。

现在该领域的一个技术人员可以很明显地知道，本发明提供了一个用于一个直接调制结构的序列产生器100，该序列产生器能够接收一个相对大的比特，慢变化的输入信号X(z)并且输出一个相对少比特、快速变化的信号Y(z)，其中输出信号包含被一个函数调制的噪声，该函数在调制器的中心频率(与输入信号Y(z)的直流dc分量相应)是零并且在距中心频率(与具有一个频率f_c的输入和调制信号的分量相应)的一个频率f_c处也是零(或者一个靠近零的最小优选值)。根据一个描述的实施方式，使用一个三累加器21，22，23结构和一个乘法器子模块30可以实现它。但是，该领域的技术人员也很清楚，可以设想其他结构来实现在离开与输入信号的直流dc分量相应的频率的地方至少有一个零点(或者最小值)的一个噪声转移函数。

另外，这里所描述的实施方式仅描述了在离开与输入信号的直流dc分量相应的频率的地方有一单个零点的一个噪声转移函数的产生。但是，对于宽带调制或者低畸变的应用，产生多个与输入信号的带宽以内的频率相应的附加零点是有利的。

类似地，上述实施方式涉及乘法器302，306。但是，对于特定的应用，可以使用一个相对简单的移位寄存器和加法器的组合结构来用作简化的乘法器电路结构而不是使用实际的乘法器，可以大大地改进信噪比。明显地，与一个实际的乘法器相比，任何对乘法器电路的复杂性的改进可以使用这种方法来实现，其中a能够取值的个数将大大地受到限制。但是，对于许多应用，通过简化乘法器电路的实施方式所带来的优点将超过限制a能够取值的个数所带来的缺点。例如，对于a＝1/2的情形，乘以a的操作就是简单的除以2的操作，这能够使用一个移位寄存器将每一个二进制数字的位置向右移一个位置来简单地实现。

Claims (6)

1.一种用于频率合成器的序列产生器，该产生器包括：

一个用于接收一个输入信号的输入端，

一个用于输出一个输出信号的输出端，以及

序列产生装置，其与所述输入端和输出端相耦合，用于响应于所述输入信号而产生所述输出信号；

所述序列产生装置包括：

用于产生所述输出信号的装置，该输出信号具有一系列的值的形式，所述系列的值的平均值相当于所述输入信号加上一个噪声信号；以及

用于利用一个噪声转移函数对所述噪声信号进行调制的装置，所述噪声转移函数具有在一个第一频率处的一个第一最小值和在至少一个第二频率处的一个第二最小值，该第一频率对应于所述输入信号的直流分量，该第二频率高于该第一频率。

2.如权利要求1的序列产生器，其中噪声转移函数由下式给出：

$H_e\left(z\right)={(1-z^{-1})}^n\·\frac{(1-a\·z^{-1}+z^{-2})}{(1-a/2\·z^{-1})}$

其中n是大于1或者等于1的整数，a是一个不等于2的系数。

3.一种直接调制器，包括：

如权利要求1所述的序列产生器；

一个锁相环，其包括具有一个分频器的一个反馈环；

用于使所述序列产生器的输出信号的所述系列的值与所述分频器相耦合从而使所述锁相环的一个输出信号响应于所述序列产生器的所述输入信号而得到调制的装置。

4.如权利要求3的直接调制器，其中序列产生装置被用于根据直接调制器的工作模式改变所述第二频率。

5.为形成一个直接调制器的一部分的一个频率合成器产生一个序列的方法，该方法包括：

接收一个输入信号；

产生一个输出信号，该输出信号具有一系列的值的形式，所述系列的值的平均值相当于所述输入信号加上一个噪声信号；

利用一个噪声转移函数对所述噪声信号进行调制，所述噪声转移函数具有在一个第一频率处的一个第一最小值和在至少一个第二频率处的一个第二最小值，该第一频率对应于所述输入信号的直流分量，该第二频率高于所述第一频率。

6.如权利要求5的方法，其中噪声转移函数由下式给出：

$H_e\left(z\right)={(1-z^{-1})}^n\·\frac{(1-a\·z^{-1}+z^{-2})}{(1-a/2\·z^{-1})}$

其中n是大于1或者等于1的整数，a是一个不等于2的系数。

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