JPH06244721A - 周波数合成におけるスプリアス低減装置および方法 - Google Patents
周波数合成におけるスプリアス低減装置および方法Info
- Publication number
- JPH06244721A JPH06244721A JP5340739A JP34073993A JPH06244721A JP H06244721 A JPH06244721 A JP H06244721A JP 5340739 A JP5340739 A JP 5340739A JP 34073993 A JP34073993 A JP 34073993A JP H06244721 A JPH06244721 A JP H06244721A
- Authority
- JP
- Japan
- Prior art keywords
- value
- fractional
- divisor
- modulator
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
Abstract
(57)【要約】
【目的】完全にランダムではない変調パターンを引き起
こす分数除数により誘発される、複数変調器式フラクシ
ョナルＮ分周器における構造スプリアスを低減するため
の装置および方法を提供する。 【構成】本発明の一実施例によれば、第１の総和器によ
り、分数除数値と周期的に変化する加数とが総計され
る。総計された加数により引き起こされる分数除数値の
オフセットは第２の総和器により、最初に分数除数値か
らオフセットを減ずることにより補償される。分数除数
値のアンダフローまたはオーバフローは複数変調器式分
周器の整数除数入力に直列に接続された第３の総和器に
より、整数除数値を増加または減少することにより調整
される。
こす分数除数により誘発される、複数変調器式フラクシ
ョナルＮ分周器における構造スプリアスを低減するため
の装置および方法を提供する。 【構成】本発明の一実施例によれば、第１の総和器によ
り、分数除数値と周期的に変化する加数とが総計され
る。総計された加数により引き起こされる分数除数値の
オフセットは第２の総和器により、最初に分数除数値か
らオフセットを減ずることにより補償される。分数除数
値のアンダフローまたはオーバフローは複数変調器式分
周器の整数除数入力に直列に接続された第３の総和器に
より、整数除数値を増加または減少することにより調整
される。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、周波数合成器
に通常用いられるフラクショナルＮ（分数Ｎ）分周器に
関するものであり、とりわけ、複数変調器を利用して、
フラクショナルＮ周波数合成技法に関連した位相「ジッ
タ」を減少させるフラクショナルＮ分周器に関するもの
である。
に通常用いられるフラクショナルＮ（分数Ｎ）分周器に
関するものであり、とりわけ、複数変調器を利用して、
フラクショナルＮ周波数合成技法に関連した位相「ジッ
タ」を減少させるフラクショナルＮ分周器に関するもの
である。
【０００２】
【従来の技術】位相ロック・ループ（ＰＬＬ）を利用し
て、選択可能で、精密で、安定した周波数の出力信号を
発生する周波数合成器は、当該技術において周知のとこ
ろである。一般に、ＰＬＬには、電圧制御発振器（ＶＣ
Ｏ）のような同調可能な発振器が含まれており、該発振
器の出力は、位相比較器によって既知の基準信号にロッ
クされている。位相比較器は、既知の基準信号とＶＣＯ
出力信号の位相差に比例した出力電圧または電流を発生
する。位相比較器の出力は、ＶＣＯの入力に結合して戻
され、所望の周波数に対するＶＣＯの同調、及び、ロッ
クが施される。
て、選択可能で、精密で、安定した周波数の出力信号を
発生する周波数合成器は、当該技術において周知のとこ
ろである。一般に、ＰＬＬには、電圧制御発振器（ＶＣ
Ｏ）のような同調可能な発振器が含まれており、該発振
器の出力は、位相比較器によって既知の基準信号にロッ
クされている。位相比較器は、既知の基準信号とＶＣＯ
出力信号の位相差に比例した出力電圧または電流を発生
する。位相比較器の出力は、ＶＣＯの入力に結合して戻
され、所望の周波数に対するＶＣＯの同調、及び、ロッ
クが施される。
【０００３】出力周波数が可変の周波数合成器を形成す
るため、ＶＣＯの出力と位相比較器の間に分周器回路が
挿入されて、ＶＣＯ出力周波数が、基準周波数との比較
前に、選択可能な除数で分割されることになる。ＶＣＯ
出力周波数は、従って、基準となる周波数の正確な倍数
になる。除数Ｎが整数の場合、ＶＣＯ出力周波数値にお
ける最小のインクリメントは、必然的に、基準周波数自
体の大きさに等しくなる。従って、隣接する出力周波数
間におけるステップ・サイズが小さい周波数合成器を得
るためには、極めて低い基準周波数が必要になる。しか
し、極めて低い基準周波数を用いると、周波数範囲が制
限されたり、ＰＬＬの整定時間が長くなるといった、許
容できない影響が生じることになる。
るため、ＶＣＯの出力と位相比較器の間に分周器回路が
挿入されて、ＶＣＯ出力周波数が、基準周波数との比較
前に、選択可能な除数で分割されることになる。ＶＣＯ
出力周波数は、従って、基準となる周波数の正確な倍数
になる。除数Ｎが整数の場合、ＶＣＯ出力周波数値にお
ける最小のインクリメントは、必然的に、基準周波数自
体の大きさに等しくなる。従って、隣接する出力周波数
間におけるステップ・サイズが小さい周波数合成器を得
るためには、極めて低い基準周波数が必要になる。しか
し、極めて低い基準周波数を用いると、周波数範囲が制
限されたり、ＰＬＬの整定時間が長くなるといった、許
容できない影響が生じることになる。
【０００４】フラクショナルＮ合成として知られる技法
は、周波数が基準信号の周波数の有理数倍である出力信
号を合成するために用いられることが多い。一般に、分
周器回路は、整数値よってしか分割しないようにして、
実施される。従って、分割サイクルの過程において、除
数整数値を一時的に変化させることによって分数除数の
シミュレーションを行うことが必要になる。非整数分割
比は、例えば、分割サイクルの比例数によるＮの代わり
に、Ｎ＋１で分割して、所望の有理除数に近似した平均
分割比が得られるようにすることによって実現する。例
えば、所望の有理除数をＮ．１とすると、分割値は、９
分割サイクルについてはＮ、１０番目のサイクルについ
てはＮ＋１になる。従って、１０サイクルにわたって平
均化すると、分割係数は、Ｎ．１に等しくなり、ＶＣＯ
出力周波数は、基準周波数のＮ．１倍になる。こうした
フラクショナルＮの技法については、１９７５年１２月
２３日に、Ｃｈａｒｌｅｓ Ａ．Ｋｉｎｇｓｆｏｒｄ
Ｓｍｉｔｈに対して発行された米国特許第３，９２８，
８１３号に開示がある。
は、周波数が基準信号の周波数の有理数倍である出力信
号を合成するために用いられることが多い。一般に、分
周器回路は、整数値よってしか分割しないようにして、
実施される。従って、分割サイクルの過程において、除
数整数値を一時的に変化させることによって分数除数の
シミュレーションを行うことが必要になる。非整数分割
比は、例えば、分割サイクルの比例数によるＮの代わり
に、Ｎ＋１で分割して、所望の有理除数に近似した平均
分割比が得られるようにすることによって実現する。例
えば、所望の有理除数をＮ．１とすると、分割値は、９
分割サイクルについてはＮ、１０番目のサイクルについ
てはＮ＋１になる。従って、１０サイクルにわたって平
均化すると、分割係数は、Ｎ．１に等しくなり、ＶＣＯ
出力周波数は、基準周波数のＮ．１倍になる。こうした
フラクショナルＮの技法については、１９７５年１２月
２３日に、Ｃｈａｒｌｅｓ Ａ．Ｋｉｎｇｓｆｏｒｄ
Ｓｍｉｔｈに対して発行された米国特許第３，９２８，
８１３号に開示がある。
【０００５】こうしたフラクショナルＮ分周器は、周波
数合成に広く用いられているが、異なる除数間でスイッ
チすると、望ましくない位相エラー、すなわち、所望の
搬送波周波数に近い位相「ジッタ」が生じることにな
る。隣接する整数分割比間においてスイッチすると、平
均分割比は、正しいが、瞬時分割比は、決して正しくは
ならないので、位相検出器の出力に位相エラーが生じ
る。この位相エラーによって、ＶＣＯに位相変調を生
じ、ひとまとめにして位相ジッタとして知られるスプリ
アス信号が発生することになる。
数合成に広く用いられているが、異なる除数間でスイッ
チすると、望ましくない位相エラー、すなわち、所望の
搬送波周波数に近い位相「ジッタ」が生じることにな
る。隣接する整数分割比間においてスイッチすると、平
均分割比は、正しいが、瞬時分割比は、決して正しくは
ならないので、位相検出器の出力に位相エラーが生じ
る。この位相エラーによって、ＶＣＯに位相変調を生
じ、ひとまとめにして位相ジッタとして知られるスプリ
アス信号が発生することになる。
【０００６】フラクショナルＮ合成器におけるジッタを
減少させる技法の１つが、１９９１年８月５日に本発明
の発明者に発行された「Ｍｕｌｔｉｐｌｅ Ｍｏｄｕｌ
ａｔｏｒ Ｆｒａｃｔｉｏｎａｌ−Ｎ Ｄｉｖｉｄｅ
ｒ」と題する米国特許第５，０３８，１１７号に開示さ
れており、その開示については、参考までに本書に組み
込まれている。該技法によれば、ジッタは、周波数合成
器に、プログラマブル分周器及び係数制御回路を用いる
ことによって減少する。プログラマブル分周器は、周波
数合成器の周波数出力信号を整数の係数値で割ることに
より、周波数合成器の位相比較器によって比較されるこ
とになる中間周波数信号を形成する働きをする。
減少させる技法の１つが、１９９１年８月５日に本発明
の発明者に発行された「Ｍｕｌｔｉｐｌｅ Ｍｏｄｕｌ
ａｔｏｒ Ｆｒａｃｔｉｏｎａｌ−Ｎ Ｄｉｖｉｄｅ
ｒ」と題する米国特許第５，０３８，１１７号に開示さ
れており、その開示については、参考までに本書に組み
込まれている。該技法によれば、ジッタは、周波数合成
器に、プログラマブル分周器及び係数制御回路を用いる
ことによって減少する。プログラマブル分周器は、周波
数合成器の周波数出力信号を整数の係数値で割ることに
より、周波数合成器の位相比較器によって比較されるこ
とになる中間周波数信号を形成する働きをする。
【０００７】係数制御回路は、第１の変調器と、縦続配
列を施された１つ以上の追加シグマ・デルタ変調器から
構成される。該回路は、整数除数値、及び、所望の有理
除数に対応する分数除数値を受信して、整数係数値をプ
ログラマブル分周器に供給する。総和回路は、全ての変
調器出力の重み付きの和として整数係数値を形成する。
累算器として実現することが可能な第１のシグマ・デル
タ変調器は、分数除数値を累算する。累算器にオーバフ
ローが生じると、第１の変調器のオーバフロー信号が、
単一クロック・サイクルに関する１の値に変化し、相応
じて、整数係数値に増大する。この結果、分割サイクル
の比例数に関するプログラマブル分周器の係数が変動
し、上述のように、平均分割比が所望の有理除数に等し
くなる。
列を施された１つ以上の追加シグマ・デルタ変調器から
構成される。該回路は、整数除数値、及び、所望の有理
除数に対応する分数除数値を受信して、整数係数値をプ
ログラマブル分周器に供給する。総和回路は、全ての変
調器出力の重み付きの和として整数係数値を形成する。
累算器として実現することが可能な第１のシグマ・デル
タ変調器は、分数除数値を累算する。累算器にオーバフ
ローが生じると、第１の変調器のオーバフロー信号が、
単一クロック・サイクルに関する１の値に変化し、相応
じて、整数係数値に増大する。この結果、分割サイクル
の比例数に関するプログラマブル分周器の係数が変動
し、上述のように、平均分割比が所望の有理除数に等し
くなる。
【０００８】追加シグマ・デルタ変調器は、第１の変調
器に対して縦続接続が施されており、フラクショナルＮ
分割技法に関連したジッタを減少させる働きをする。第
１の変調器に後続する各変調器は、それに先行する変調
器のエラーを探知する働きをする。これら変調器の条件
付きの和は、第１の変調器の出力信号と合計されて、整
数係数値を形成する。整数係数値のこの追加変調は、フ
ラクショナルＮ合成に関連した位相ジッタまたはフラク
ショナル・スプリアス（ｆｒａｃｔｉｏｎａｌｓｐｕ
ｒ）を減少させる働きをする。
器に対して縦続接続が施されており、フラクショナルＮ
分割技法に関連したジッタを減少させる働きをする。第
１の変調器に後続する各変調器は、それに先行する変調
器のエラーを探知する働きをする。これら変調器の条件
付きの和は、第１の変調器の出力信号と合計されて、整
数係数値を形成する。整数係数値のこの追加変調は、フ
ラクショナルＮ合成に関連した位相ジッタまたはフラク
ショナル・スプリアス（ｆｒａｃｔｉｏｎａｌｓｐｕ
ｒ）を減少させる働きをする。
【０００９】追加変調器は、それぞれ、その入力とし
て、先行変調器のエラー信号（累算器の内容によって表
される）を受信し、クロック・サイクル毎に先行変調器
のエラー信号を累算する。これらの累算は、周期的にオ
ーバフローを生じ、シグマ・デルタ変調器の出力信号と
されるオーバフロー信号を発生する。各オーバフロー信
号は、総和器を介して、微分回路に結合される。変調器
によって発生する各オーバフロー信号毎に、微分回路
は、正のパルスを発生し、さらに、次のクロック・サイ
クルにおいて負のパルスを発生する。微分回路の出力
は、先行シグマ・デルタ変調器に関連した総和器に結合
されている。こうして条件付けされた追加変調器の和に
よって、第１の変調器に生じるエラーを減少させる働き
をするゼロ平均信号が発生する。
て、先行変調器のエラー信号（累算器の内容によって表
される）を受信し、クロック・サイクル毎に先行変調器
のエラー信号を累算する。これらの累算は、周期的にオ
ーバフローを生じ、シグマ・デルタ変調器の出力信号と
されるオーバフロー信号を発生する。各オーバフロー信
号は、総和器を介して、微分回路に結合される。変調器
によって発生する各オーバフロー信号毎に、微分回路
は、正のパルスを発生し、さらに、次のクロック・サイ
クルにおいて負のパルスを発生する。微分回路の出力
は、先行シグマ・デルタ変調器に関連した総和器に結合
されている。こうして条件付けされた追加変調器の和に
よって、第１の変調器に生じるエラーを減少させる働き
をするゼロ平均信号が発生する。
【００１０】上述の複数変調器をベースにした周波数合
成技法は、フラクショナルＮ合成に関連した位相ジッタ
（フラクショナル・スプリアス）の減少に有効である。
しかし、この技法は、変調器が十分にランダムである場
合に限って有効である。例えば、１／２及び１／４とい
ったいくつかの分数除数値の場合、十分にランダムには
ならない。代わりに、長さの短い確定的なパターンが形
成されて、この結果、合成された信号の周波数スペクト
ルに望ましくないスプリアスを生じることになる。これ
らのスプリアスは、変調器のアイドル・パターンの構造
におけるランダム性の欠如または過剰によって生じるの
で、構造スプリアス（ｓｔｒｕｃｔｕｒｅ ｓｐｕｒ）
として知られている。
成技法は、フラクショナルＮ合成に関連した位相ジッタ
（フラクショナル・スプリアス）の減少に有効である。
しかし、この技法は、変調器が十分にランダムである場
合に限って有効である。例えば、１／２及び１／４とい
ったいくつかの分数除数値の場合、十分にランダムには
ならない。代わりに、長さの短い確定的なパターンが形
成されて、この結果、合成された信号の周波数スペクト
ルに望ましくないスプリアスを生じることになる。これ
らのスプリアスは、変調器のアイドル・パターンの構造
におけるランダム性の欠如または過剰によって生じるの
で、構造スプリアス（ｓｔｒｕｃｔｕｒｅ ｓｐｕｒ）
として知られている。
【００１１】例えば、分数除数値として１／２が用いら
れる、３つの変調器によるフラクショナルＮ分周器につ
いて考察する。下記の表１には、各積分器における初期
累算値を０と仮定した、３つの変調器の積分器における
累算値が示されている。４クロック・サイクル毎に繰り
返すパターンが形成される点に留意されたい。結果とし
て、これらの条件下にある周波数合成器に変調器を利用
すると、構造スプリアスは、周波数合成器の基準周波数
の１／４及び１／２の周波数において生じることにな
る。
れる、３つの変調器によるフラクショナルＮ分周器につ
いて考察する。下記の表１には、各積分器における初期
累算値を０と仮定した、３つの変調器の積分器における
累算値が示されている。４クロック・サイクル毎に繰り
返すパターンが形成される点に留意されたい。結果とし
て、これらの条件下にある周波数合成器に変調器を利用
すると、構造スプリアスは、周波数合成器の基準周波数
の１／４及び１／２の周波数において生じることにな
る。
【００１２】
【表１】
【００１３】構造スプリアスは、いくつかの方法で処理
することが可能である。第１に、単純に、過剰な構造ス
プリアスを有する周波数による周波数合成を避けること
ができる。しかし、一定の周波数による合成の回避は、
システムのフレキシビリティを犠牲にしてしか実施する
ことはできない。第２の案は、変調器の動作をランダム
化するのに役立つ開始値を積分器に供給することである
が、任意の位相制御を犠牲にすることになる。第３の可
能性は、周波数合成器の位相ロックループの帯域幅を狭
くして、好ましくない全ての構造スプリアスにフィルタ
リングを施すことである。ただし、この最後のオプショ
ンは、スイッチング速度及び位相ノイズを犠牲にするこ
とによって実施される。
することが可能である。第１に、単純に、過剰な構造ス
プリアスを有する周波数による周波数合成を避けること
ができる。しかし、一定の周波数による合成の回避は、
システムのフレキシビリティを犠牲にしてしか実施する
ことはできない。第２の案は、変調器の動作をランダム
化するのに役立つ開始値を積分器に供給することである
が、任意の位相制御を犠牲にすることになる。第３の可
能性は、周波数合成器の位相ロックループの帯域幅を狭
くして、好ましくない全ての構造スプリアスにフィルタ
リングを施すことである。ただし、この最後のオプショ
ンは、スイッチング速度及び位相ノイズを犠牲にするこ
とによって実施される。
【００１４】
【発明が解決しようとする課題】本発明の目的は、構造
スプリアスを減少させるための単純な方法を提供するこ
とにある。
スプリアスを減少させるための単純な方法を提供するこ
とにある。
【００１５】
【課題を解決するための手段】本発明によれば、複数変
調器式フラクショナルＮ分周器に入力する前に、２つ以
上の数（加数）が、交互に、分数除数値に加えられる。
例えば、本発明の特定の実施例の場合、分数除数値に対
して、数字０及び２が交互に加えられる。この結果、縦
続変調器の制限サイクルが最大長になり、従って、構造
スプリアスを発生するいくつかの分数除数に関連した、
短期間の周期性が破壊されることになる。交番する加数
の平均が、０ではない場合、分数除数はオフセットを生
じる。加数が０及び２である上述の実施例の場合、分数
除数値は、１だけオフセットする。こうしたオフセット
が生じる場合、複数変調器式フラクショナルＮ分周器に
入力する前に、分数除数値からオフセットを減算するこ
とも必要になる。
調器式フラクショナルＮ分周器に入力する前に、２つ以
上の数（加数）が、交互に、分数除数値に加えられる。
例えば、本発明の特定の実施例の場合、分数除数値に対
して、数字０及び２が交互に加えられる。この結果、縦
続変調器の制限サイクルが最大長になり、従って、構造
スプリアスを発生するいくつかの分数除数に関連した、
短期間の周期性が破壊されることになる。交番する加数
の平均が、０ではない場合、分数除数はオフセットを生
じる。加数が０及び２である上述の実施例の場合、分数
除数値は、１だけオフセットする。こうしたオフセット
が生じる場合、複数変調器式フラクショナルＮ分周器に
入力する前に、分数除数値からオフセットを減算するこ
とも必要になる。
【００１６】加数を加算し、オフセットを減算した場合
の、分数除数値のアンダフロー及びオーバフローにも、
適応しなければならない。オーバフローには、整数除数
値を１だけインクリメントすることによって適応するこ
とが可能である。アンダフローには、整数除数値から１
だけデクリメントすることによって適応することが可能
である。構造スプリアス減少技法の実施は、単純であ
る。複数変調器式フラクショナルＮ分周器の分数除数値
入力と直列に接続された総和回路を利用して、交互加数
の加算を実施することが可能である。加数の交番選択
は、総和器に接続されたスイッチによって実施すること
が可能である。分数除数値入力に直列に接続された第２
の総和回路は、オフセットの減算を実施することができ
る。オフセットに適応するための整数除数値のインクリ
メント及びデクリメントは、整数除数入力に直列に接続
された第３の総和回路によって、実施することができ
る。
の、分数除数値のアンダフロー及びオーバフローにも、
適応しなければならない。オーバフローには、整数除数
値を１だけインクリメントすることによって適応するこ
とが可能である。アンダフローには、整数除数値から１
だけデクリメントすることによって適応することが可能
である。構造スプリアス減少技法の実施は、単純であ
る。複数変調器式フラクショナルＮ分周器の分数除数値
入力と直列に接続された総和回路を利用して、交互加数
の加算を実施することが可能である。加数の交番選択
は、総和器に接続されたスイッチによって実施すること
が可能である。分数除数値入力に直列に接続された第２
の総和回路は、オフセットの減算を実施することができ
る。オフセットに適応するための整数除数値のインクリ
メント及びデクリメントは、整数除数入力に直列に接続
された第３の総和回路によって、実施することができ
る。
【００１７】
【実施例】図１を参照すると、上述の米国特許第５，０
３８，１１７号に開示の複数変調器式フラクショナルＮ
分周器１３（今後は、複数変調器式分周器と称する）
が、示されている。複数変調器式フラクショナルＮ分周
器１３は、主として、周波数合成器に用いることを意図
したものである。ただし、複数変調器式フラクショナル
Ｎ分周器の利用は、周波数合成に制限されるものではな
い。位相ロック式構成を備えた周波数合成器の場合、複
数変調器式フラクショナルＮ分周器は、一般に、同調可
能な発振器と位相比較器の間に接続される。この結果、
周波数合成器は、基準周波数と有理数の積である周波数
を有する周波数出力信号の合成が可能になる。
３８，１１７号に開示の複数変調器式フラクショナルＮ
分周器１３（今後は、複数変調器式分周器と称する）
が、示されている。複数変調器式フラクショナルＮ分周
器１３は、主として、周波数合成器に用いることを意図
したものである。ただし、複数変調器式フラクショナル
Ｎ分周器の利用は、周波数合成に制限されるものではな
い。位相ロック式構成を備えた周波数合成器の場合、複
数変調器式フラクショナルＮ分周器は、一般に、同調可
能な発振器と位相比較器の間に接続される。この結果、
周波数合成器は、基準周波数と有理数の積である周波数
を有する周波数出力信号の合成が可能になる。
【００１８】複数変調器式フラクショナルＮ分周器１３
は、同調発振器の周波数出力信号の周波数を所望の有理
除数値で分割する働きをする。所望の有理除数値は、整
数部分（Ｎ）と、分数部分（Ｆ）を備えている。複数変
調器式フラクショナルＮ分周器１３は、周波数出力信号
（ＦOUT）を整数係数で分割することによって、中間周
波数（ＦI）を発生する、プログラマブル分周器１４か
ら構成される。プログラマブル分周器１４は、整数によ
って周波数信号を分割する働きしかしないが、プログラ
マブル分周器の係数を変動させることが可能である。整
数係数値は、複数変調器式フラクショナルＮ分周器にお
ける回路構成の残りの部分によって発生し、ライン１８
でプログラマブル分周器に供給することができる。この
回路構成は、プログラマブル分周器の係数制御回路とみ
なすことができる。
は、同調発振器の周波数出力信号の周波数を所望の有理
除数値で分割する働きをする。所望の有理除数値は、整
数部分（Ｎ）と、分数部分（Ｆ）を備えている。複数変
調器式フラクショナルＮ分周器１３は、周波数出力信号
（ＦOUT）を整数係数で分割することによって、中間周
波数（ＦI）を発生する、プログラマブル分周器１４か
ら構成される。プログラマブル分周器１４は、整数によ
って周波数信号を分割する働きしかしないが、プログラ
マブル分周器の係数を変動させることが可能である。整
数係数値は、複数変調器式フラクショナルＮ分周器にお
ける回路構成の残りの部分によって発生し、ライン１８
でプログラマブル分周器に供給することができる。この
回路構成は、プログラマブル分周器の係数制御回路とみ
なすことができる。
【００１９】整数係数値は、複数変調器式フラクショナ
ルＮ分周器１３に対する他の２つの入力に基づいて発生
する。整数除数値は、複数変調器式フラクショナルＮ分
周器に対する整数除数入力１９において受信される。整
数除数値は、所望の有理除数値の整数部分に対応してい
る。分数除数入力２１は、後述の２つの信号と合計され
る分数部分（．Ｆ）に対応する分数除数値を受信する。
総和器２４は、整数除数値及びライン２６の係数制御信
号の和として、整数係数値を発生し、この整数係数値を
ライン１８でプログラマブル分周器１４に出力する。ラ
イン２６の係数制御信号は、総和器３０によって、ライ
ン３２の第１の変調器の出力信号と、ライン３４の後続
変調器の出力の条件付きの和を合計したものとして、形
成される。
ルＮ分周器１３に対する他の２つの入力に基づいて発生
する。整数除数値は、複数変調器式フラクショナルＮ分
周器に対する整数除数入力１９において受信される。整
数除数値は、所望の有理除数値の整数部分に対応してい
る。分数除数入力２１は、後述の２つの信号と合計され
る分数部分（．Ｆ）に対応する分数除数値を受信する。
総和器２４は、整数除数値及びライン２６の係数制御信
号の和として、整数係数値を発生し、この整数係数値を
ライン１８でプログラマブル分周器１４に出力する。ラ
イン２６の係数制御信号は、総和器３０によって、ライ
ン３２の第１の変調器の出力信号と、ライン３４の後続
変調器の出力の条件付きの和を合計したものとして、形
成される。
【００２０】分数除数入力２１において受信する分数除
数値によって、積分器として図１に示す、累算器として
実現可能な第１のシグマ・デルタ変調器が駆動される。
該累算器は、ライン４０のクロック信号によって刻時さ
れる。一般に、プログラマブル分周器によって生じる中
間周波数信号は、クロック信号として利用される。第１
の積分器３８は、クロック信号の各サイクル毎に、累算
値に分数除数値を加算することによって、分数除数値の
累算を行う。第１の積分器の累算値は、周期的に、オー
バフロー値を超える。その結果、第１の積分器３８は、
第１のシグマ・デルタ変調器の出力信号をライン３２に
送り出す。例示の複数変調器式フラクショナルＮ分周器
における積分器３８のオーバフローしきい値は、固定値
である。積分器３８は、入力しきい値を受信できるよう
に実施することによって、ユーザによるオーバフローし
きい値の設定が可能になる。しかし、こうした実施態様
は、さらに複雑さを増すことになる。
数値によって、積分器として図１に示す、累算器として
実現可能な第１のシグマ・デルタ変調器が駆動される。
該累算器は、ライン４０のクロック信号によって刻時さ
れる。一般に、プログラマブル分周器によって生じる中
間周波数信号は、クロック信号として利用される。第１
の積分器３８は、クロック信号の各サイクル毎に、累算
値に分数除数値を加算することによって、分数除数値の
累算を行う。第１の積分器の累算値は、周期的に、オー
バフロー値を超える。その結果、第１の積分器３８は、
第１のシグマ・デルタ変調器の出力信号をライン３２に
送り出す。例示の複数変調器式フラクショナルＮ分周器
における積分器３８のオーバフローしきい値は、固定値
である。積分器３８は、入力しきい値を受信できるよう
に実施することによって、ユーザによるオーバフローし
きい値の設定が可能になる。しかし、こうした実施態様
は、さらに複雑さを増すことになる。
【００２１】積分器３８にオーバフローがなければ、ラ
イン３２におけるシグマ・デルタ変調器の出力信号は、
値が０である。一方、オーバフローが生じると、第１の
シグマ・デルタ変調器の出力信号（ライン３２）は、値
が１になる。上述のように、総和器２４、３０によって
形成される整数係数値は、整数除数値、第１の変調器の
出力信号、及び、後続の全てのＤＳの出力の条件付き和
の総和である。従って、後続の変調器からの出力を無視
すると、整数係数値は、第１の積分器３８にオーバフロ
ーが生じないクロック・サイクルにおける整数除数値に
等しく、オーバフローが生じる場合には、整数除数値＋
１に等しくなる。第１の変調器の出力信号が発生するク
ロック・サイクルと全クロック・サイクルとの比は、分
数除数値対オーバフロー値の比に等しい。これは、所望
の有理除数値の分数部分（．Ｆ）に対応する。従って、
整数係数値の平均値は、所望の有理除数値にちょうど等
しくなる。
イン３２におけるシグマ・デルタ変調器の出力信号は、
値が０である。一方、オーバフローが生じると、第１の
シグマ・デルタ変調器の出力信号（ライン３２）は、値
が１になる。上述のように、総和器２４、３０によって
形成される整数係数値は、整数除数値、第１の変調器の
出力信号、及び、後続の全てのＤＳの出力の条件付き和
の総和である。従って、後続の変調器からの出力を無視
すると、整数係数値は、第１の積分器３８にオーバフロ
ーが生じないクロック・サイクルにおける整数除数値に
等しく、オーバフローが生じる場合には、整数除数値＋
１に等しくなる。第１の変調器の出力信号が発生するク
ロック・サイクルと全クロック・サイクルとの比は、分
数除数値対オーバフロー値の比に等しい。これは、所望
の有理除数値の分数部分（．Ｆ）に対応する。従って、
整数係数値の平均値は、所望の有理除数値にちょうど等
しくなる。
【００２２】複数変調器式フラクショナルＮ分周器１３
は、また、第１の積分器に縦続接続された一連のセル４
４からも構成される。各セル４４は、動作が同じであ
り、シグマ・デルタ変調器５０（累算器として実施さ
れ、積分器として例示されている）、総和器５２、及
び、微分器５４から構成される。例示の複数変調器式フ
ラクショナルＮ分周器の場合、３つのセルが示されてい
る。しかし、所望の数のセルを設けることが可能であ
る。積分器７０と微分器７４によって構成された最後の
セルの場合、総和器は、省略されている。積分器５０、
６０、７０のそれぞれが、刻時式累算器として実現さ
れ、先行積分器の出力に接続されている。各積分器５
０、６０、７０のオーバフロー出力は、それぞれのセル
の微分器５４、６４、７４の入力に結合されている。各
微分器の出力は、総和器５２、６２によって先行セルの
シグマ・デルタ変調器の出力に加えられる。
は、また、第１の積分器に縦続接続された一連のセル４
４からも構成される。各セル４４は、動作が同じであ
り、シグマ・デルタ変調器５０（累算器として実施さ
れ、積分器として例示されている）、総和器５２、及
び、微分器５４から構成される。例示の複数変調器式フ
ラクショナルＮ分周器の場合、３つのセルが示されてい
る。しかし、所望の数のセルを設けることが可能であ
る。積分器７０と微分器７４によって構成された最後の
セルの場合、総和器は、省略されている。積分器５０、
６０、７０のそれぞれが、刻時式累算器として実現さ
れ、先行積分器の出力に接続されている。各積分器５
０、６０、７０のオーバフロー出力は、それぞれのセル
の微分器５４、６４、７４の入力に結合されている。各
微分器の出力は、総和器５２、６２によって先行セルの
シグマ・デルタ変調器の出力に加えられる。
【００２３】セル４４に言及すると、積分器５０は、ラ
イン４０のクロック信号によって刻時される。クロック
信号の各サイクル毎に、積分器は、先行積分器である積
分器３８からの累算値を累算する。積分器５０は、累算
値がオーバフロー値を超えると、オーバフローを生じ
る。積分器５０のオーバフロー値は、積分器３８に関す
るオーバフロー値と同じであることが望ましい。オーバ
フローが生じると、積分器５０は、ライン５８にオーバ
フロー信号である正のパルスを発生する。正のパルス
は、オーバフローが生じるクロック・サイクルの場合に
は、信号の値を１に変化させ、オーバフローが生じなけ
れば、０の値のままにしておくことによって生じさせる
ことができる。
イン４０のクロック信号によって刻時される。クロック
信号の各サイクル毎に、積分器は、先行積分器である積
分器３８からの累算値を累算する。積分器５０は、累算
値がオーバフロー値を超えると、オーバフローを生じ
る。積分器５０のオーバフロー値は、積分器３８に関す
るオーバフロー値と同じであることが望ましい。オーバ
フローが生じると、積分器５０は、ライン５８にオーバ
フロー信号である正のパルスを発生する。正のパルス
は、オーバフローが生じるクロック・サイクルの場合に
は、信号の値を１に変化させ、オーバフローが生じなけ
れば、０の値のままにしておくことによって生じさせる
ことができる。
【００２４】積分器５０からのオーバフロー信号は、総
和器５２を介して微分器５４に結合される。総和器５２
は、後続セルの出力を積分器５０のオーバフロー信号に
加算する。微分器５４は、この和を微分する。従って、
例えば、積分器５０のオーバフローによって、オーバフ
ロー信号に０から１への遷移を生じる場合のように、総
和器５２からの総和信号が正の遷移を生じると、微分器
５４は、その出力信号として正のパルスを発生する。総
和信号の値が、後続のクロック・サイクルにおいて再び
０に戻ると、微分器波、その出力信号として負のパルス
を発生する。従って、微分器５４の出力は、ゼロ平均信
号になる。この信号と整数除数値及び第１のシグマ・デ
ルタ変調器の出力信号を合計して、整数係数値が得られ
る。追加シグマ・デルタ変調器３４の重み付きの和によ
って、整数係数値のゼロ平均変調が施されるので、整数
係数値の平均値を変更しなくても、フラクショナルＮ分
割に関連したジッタすなわちスプリアスが減少する。
和器５２を介して微分器５４に結合される。総和器５２
は、後続セルの出力を積分器５０のオーバフロー信号に
加算する。微分器５４は、この和を微分する。従って、
例えば、積分器５０のオーバフローによって、オーバフ
ロー信号に０から１への遷移を生じる場合のように、総
和器５２からの総和信号が正の遷移を生じると、微分器
５４は、その出力信号として正のパルスを発生する。総
和信号の値が、後続のクロック・サイクルにおいて再び
０に戻ると、微分器波、その出力信号として負のパルス
を発生する。従って、微分器５４の出力は、ゼロ平均信
号になる。この信号と整数除数値及び第１のシグマ・デ
ルタ変調器の出力信号を合計して、整数係数値が得られ
る。追加シグマ・デルタ変調器３４の重み付きの和によ
って、整数係数値のゼロ平均変調が施されるので、整数
係数値の平均値を変更しなくても、フラクショナルＮ分
割に関連したジッタすなわちスプリアスが減少する。
【００２５】従来の技術において解説のように、この複
数変調器式フラクショナルＮ分周器は、十分なランダム
性が得られない分数除数値で利用される場合には、周波
数合成器に構造スプリアスを生じることになる。図２に
言及すると、本発明の望ましい実施例によれば、複数変
調器式フラクショナルＮ分周器１３の構造スプリアス
は、分数除数入力２１における分数除数値に０及び２の
値を交互に加算することによって排除される。
数変調器式フラクショナルＮ分周器は、十分なランダム
性が得られない分数除数値で利用される場合には、周波
数合成器に構造スプリアスを生じることになる。図２に
言及すると、本発明の望ましい実施例によれば、複数変
調器式フラクショナルＮ分周器１３の構造スプリアス
は、分数除数入力２１における分数除数値に０及び２の
値を交互に加算することによって排除される。
【００２６】図２の場合、分数除数値に対する０及び２
の値の交互加算は、スイッチ８０、２で割る分周器８
２、及び、総和器８４によって実施される。スイッチ８
０は、２つの値０及び２の一方を選択する。分周器８２
は、複数変調器式フラクショナルＮ分周器１３のクロッ
ク・ライン４０とスイッチ８０の間に接続されている。
分周器８２によって、クロック信号の周波数が１／２に
分割されると、スイッチング信号が生じる。スイッチン
グ信号によって、スイッチ８０は、クロック信号の１／
２の周波数で、値０及び２の一方を選択し、次にもう一
方を交互に選択することになる。スイッチ８０によって
選択された値は、総和器８４の入力によって受信され
る。総和器８４は、分数除数入力２１と直列に接続され
ており、その第２の入力において、分数除数値を受信す
る。総和器８４は、選択値及び分数除数値を加算し、そ
の結果を分数除数入力２１に対して出力する。
の値の交互加算は、スイッチ８０、２で割る分周器８
２、及び、総和器８４によって実施される。スイッチ８
０は、２つの値０及び２の一方を選択する。分周器８２
は、複数変調器式フラクショナルＮ分周器１３のクロッ
ク・ライン４０とスイッチ８０の間に接続されている。
分周器８２によって、クロック信号の周波数が１／２に
分割されると、スイッチング信号が生じる。スイッチン
グ信号によって、スイッチ８０は、クロック信号の１／
２の周波数で、値０及び２の一方を選択し、次にもう一
方を交互に選択することになる。スイッチ８０によって
選択された値は、総和器８４の入力によって受信され
る。総和器８４は、分数除数入力２１と直列に接続され
ており、その第２の入力において、分数除数値を受信す
る。総和器８４は、選択値及び分数除数値を加算し、そ
の結果を分数除数入力２１に対して出力する。
【００２７】分数除数値に０及び２を交互に加算するこ
とによって、分数除数入力２１に１のオフセットが生じ
ることになる。このオフセットは、あらかじめ、分数除
数入力に対する総和器８４と直列に接続された総和器９
０によって補償される。総和器９０は、分数除数値から
１のオフセットを減算するので、分数除数入力２１にお
ける平均値は分数除数値に等しくなる。分数除数値によ
っては、総和器８４によって実施される加算の結果とし
て、分数除数値と値０及び２の一方との和が、積分器３
８のオーバフロー値を超える、オーバフロー状態を生じ
る場合もあり得る。分数除数値のオーバフローについて
は、オーバフロー状態が生じる場合には、ライン９４
に、値が１のオーバフロー信号を発生し、オーバフロー
が生じなければ、値が０のオーバフロー信号を発生する
ことによって適応することが可能である。整数除数入力
１９に直列に接続された総和器９６は、総和器８４によ
って生じたオーバフロー信号を整数除数値に加算する。
とによって、分数除数入力２１に１のオフセットが生じ
ることになる。このオフセットは、あらかじめ、分数除
数入力に対する総和器８４と直列に接続された総和器９
０によって補償される。総和器９０は、分数除数値から
１のオフセットを減算するので、分数除数入力２１にお
ける平均値は分数除数値に等しくなる。分数除数値によ
っては、総和器８４によって実施される加算の結果とし
て、分数除数値と値０及び２の一方との和が、積分器３
８のオーバフロー値を超える、オーバフロー状態を生じ
る場合もあり得る。分数除数値のオーバフローについて
は、オーバフロー状態が生じる場合には、ライン９４
に、値が１のオーバフロー信号を発生し、オーバフロー
が生じなければ、値が０のオーバフロー信号を発生する
ことによって適応することが可能である。整数除数入力
１９に直列に接続された総和器９６は、総和器８４によ
って生じたオーバフロー信号を整数除数値に加算する。
【００２８】分数除数値によっては、総和器９０によっ
て実施される減算の結果として、分数除数値からオーバ
フロー値を減算した値が、０未満になる、アンダフロー
状態を生じる場合もあり得る。アンダフローに適応する
ため、総和器９０は、アンダフロー状態が生じる場合に
は、ライン１００に、値が１のアンダフロー信号を発生
し、アンダフローが生じなければ、値が０のアンダフロ
ー信号を発生する。このアンダフロー信号が、総和器９
６によって整数除数値から減算される。
て実施される減算の結果として、分数除数値からオーバ
フロー値を減算した値が、０未満になる、アンダフロー
状態を生じる場合もあり得る。アンダフローに適応する
ため、総和器９０は、アンダフロー状態が生じる場合に
は、ライン１００に、値が１のアンダフロー信号を発生
し、アンダフローが生じなければ、値が０のアンダフロ
ー信号を発生する。このアンダフロー信号が、総和器９
６によって整数除数値から減算される。
【００２９】本発明の代替実施例の場合、スイッチ８０
によって、異なる組をなす値を選択し、総和器８４にお
いて分数除数値に加算することが可能である。例えば、
値−１及び＋１を用いることが可能である。こうした場
合、分数除数値のオフセットは生じない。しかし、総和
器８４において分数除数値に−１を加算すると、アンダ
フローが生じる可能性があるので、適切なアンダフロー
の補償をしなければならない。図２Ａの回路の抜粋例に
は、適合するシステムが示されている。この構成の場
合、分数除数値は、直接総和器８４ａに入力される（図
２のブロック９０によって行われたように、オフセット
を減算することによって、補償の必要がない）。総和器
８４ａは、図２におけるようなオーバフロー出力９４を
備えているが、さらに、アンダフロー出力１００ａも備
えている。後者は、例えば、０の分数除数値とスイッチ
８０からの−１の値を合計すると、出力信号を送り出
す。ライン９４及び１００ａのオーバフロー及びアンダ
フローは、図２におけるように、総和器９６によって整
数除数値と組み合わせられる。
によって、異なる組をなす値を選択し、総和器８４にお
いて分数除数値に加算することが可能である。例えば、
値−１及び＋１を用いることが可能である。こうした場
合、分数除数値のオフセットは生じない。しかし、総和
器８４において分数除数値に−１を加算すると、アンダ
フローが生じる可能性があるので、適切なアンダフロー
の補償をしなければならない。図２Ａの回路の抜粋例に
は、適合するシステムが示されている。この構成の場
合、分数除数値は、直接総和器８４ａに入力される（図
２のブロック９０によって行われたように、オフセット
を減算することによって、補償の必要がない）。総和器
８４ａは、図２におけるようなオーバフロー出力９４を
備えているが、さらに、アンダフロー出力１００ａも備
えている。後者は、例えば、０の分数除数値とスイッチ
８０からの−１の値を合計すると、出力信号を送り出
す。ライン９４及び１００ａのオーバフロー及びアンダ
フローは、図２におけるように、総和器９６によって整
数除数値と組み合わせられる。
【００３０】順次選択される組をなす３つ以上の数を含
む、さらに別の組をなす交互値を用いることも可能であ
るのは、明らかである。擬似シーケンスの利用もうまく
いった。こうした別の組をなす値によって生じるオフセ
ットは、総和器９０によって減算し、オーバフロー及び
アンダフローは、総和器９６において適合しなければな
らない。
む、さらに別の組をなす交互値を用いることも可能であ
るのは、明らかである。擬似シーケンスの利用もうまく
いった。こうした別の組をなす値によって生じるオフセ
ットは、総和器９０によって減算し、オーバフロー及び
アンダフローは、総和器９６において適合しなければな
らない。
【００３１】本発明のスプリアス減少システムは、複数
変調器式フラクショナルＮ分周器１３に接続された外部
ハードウェアを利用して、実現することが可能である。
スプリアス減少ハードウェアは、単一集積回路における
複数変調器式フラクショナルＮ分周器１３と一体にする
ことも可能である。しかし、望ましい実施例の場合、ハ
ードウェアではなく、ソフトウェアの形をとる、図２の
回路ブロックによって示されるスプリアス減少機能性の
少なくとも一部を実現することになる。すなわち、総和
器９０、及び、ライン１００のアンダフロー信号と整数
除数値Ｎを組み合わせる総和器９６の一部は、図２に表
された総和機能を実行するソフトウェア・ルーチンによ
って実現するのが望ましい。従って、請求項の解釈にお
いて理解しておくべきは、ハードウェア・コンポーネン
トとして解説の構成要素は、字義通り、ソフトウェアの
相手側を含んでいるものと解釈すべきである。
変調器式フラクショナルＮ分周器１３に接続された外部
ハードウェアを利用して、実現することが可能である。
スプリアス減少ハードウェアは、単一集積回路における
複数変調器式フラクショナルＮ分周器１３と一体にする
ことも可能である。しかし、望ましい実施例の場合、ハ
ードウェアではなく、ソフトウェアの形をとる、図２の
回路ブロックによって示されるスプリアス減少機能性の
少なくとも一部を実現することになる。すなわち、総和
器９０、及び、ライン１００のアンダフロー信号と整数
除数値Ｎを組み合わせる総和器９６の一部は、図２に表
された総和機能を実行するソフトウェア・ルーチンによ
って実現するのが望ましい。従って、請求項の解釈にお
いて理解しておくべきは、ハードウェア・コンポーネン
トとして解説の構成要素は、字義通り、ソフトウェアの
相手側を含んでいるものと解釈すべきである。
【００３２】図３は、スプリアス減少回路要素を用いな
い場合の、図１に示すような複数変調器式フラクショナ
ルＮ分周器を利用した周波数合成器によって生じる合成
ノイズのグラフ（ライン１０８）である。分数１／６４
に対応する分数除数値が、利用された。ライン１１０
は、理想の分周器を用いた周波数合成器の期待合成ノイ
ズである。合成ノイズ１０８は、振幅の大きい、多数の
構造スプリアス１１２を有している。
い場合の、図１に示すような複数変調器式フラクショナ
ルＮ分周器を利用した周波数合成器によって生じる合成
ノイズのグラフ（ライン１０８）である。分数１／６４
に対応する分数除数値が、利用された。ライン１１０
は、理想の分周器を用いた周波数合成器の期待合成ノイ
ズである。合成ノイズ１０８は、振幅の大きい、多数の
構造スプリアス１１２を有している。
【００３３】本発明の望ましい実施例によるスプリアス
減少回路要素を備える複数変調器式フラクショナルＮ分
周器を利用した、周波数合成器によって生じる合成ノイ
ズ１１４のグラフを示す図４との比較を行うことにす
る。同じ分数除数値が用いられた。構造スプリアス１１
２は、大部分が、除去された。本発明のスプリアス減少
技術を用いると、複数変調器式フラクショナルＮ分周器
の合成ノイズ１１４は、理想の分周器の合成ノイズによ
りいっそう近似することになる。
減少回路要素を備える複数変調器式フラクショナルＮ分
周器を利用した、周波数合成器によって生じる合成ノイ
ズ１１４のグラフを示す図４との比較を行うことにす
る。同じ分数除数値が用いられた。構造スプリアス１１
２は、大部分が、除去された。本発明のスプリアス減少
技術を用いると、複数変調器式フラクショナルＮ分周器
の合成ノイズ１１４は、理想の分周器の合成ノイズによ
りいっそう近似することになる。
【００３４】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、単純な方法で構造スプリアスを減少させるこ
とができる。
とにより、単純な方法で構造スプリアスを減少させるこ
とができる。
【図１】先行技術に基づく複数変調器式フラクショナル
Ｎ分周器のブロック図である。
Ｎ分周器のブロック図である。
【図２】本発明の望ましい実施例に従って構造スプリア
スを減少させる、複数変調器式フラクショナルＮ分周器
のブロック図である。
スを減少させる、複数変調器式フラクショナルＮ分周器
のブロック図である。
【図２Ａ】図２の回路の一部の回路に関する代替実施例
を示す図である。
を示す図である。
【図３】図１の先行技術に基づく複数変調器式フラクシ
ョナルＮ分周器に関連した構造スプリアスを表示する合
成ノイズを示す図である。
ョナルＮ分周器に関連した構造スプリアスを表示する合
成ノイズを示す図である。
【図４】図２の構造スプリアスを減少させる複数変調器
式フラクショナルＮ分周器に関連した合成ノイズを示す
図である。
式フラクショナルＮ分周器に関連した合成ノイズを示す
図である。
１３：複数変調器式フラクショナルＮ分周器 １４：プログラマブル分周器 １８、３２、３４、９４、１００：ライン １９：整数除数入力 ２１：分数除数入力 ２４、３０、５２、６２、８４、９０、９６：総和器 ３８：第１の積分器 ４４：セル ５０、６０、７０：積分器 ５４、６４、７４：微分器 ８０：スイッチ ８２：分周器
Claims (1)
- 【請求項１】分数除数値を受信するための分数除数入力
と、 整数除数値を受信するための整数除数入力と、 前記分数除数入力に接続されて、前記分数除数値を累算
し、オーバフロー値を超えると、積分器オーバフロー信
号を発生する積分器と、 前記積分器に縦続結合され、変調器信号を発生する変調
器と、 少なくとも前記整数除数値、前記積分器オーバフロー信
号、及び前記変調器信号の和に等しい係数値によって第
１の周波数信号を分割して第２の周波数信号を形成する
プログラマブル分周器と、 を備えた複数変調器式フラクショナルＮ分周器であっ
て、 前記分数除数入力に直列に接続され、該分数除数入力に
おいて前記分数除数値に変化値を加算する第１の総和手
段が備えられていることを特徴とするスプリアス低減装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US989,811 | 1992-12-10 | ||
| US07/989,811 US5305362A (en) | 1992-12-10 | 1992-12-10 | Spur reduction for multiple modulator based synthesis |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244721A true JPH06244721A (ja) | 1994-09-02 |
| JP3611589B2 JP3611589B2 (ja) | 2005-01-19 |
Family
ID=25535481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34073993A Expired - Fee Related JP3611589B2 (ja) | 1992-12-10 | 1993-12-09 | フラクショナルｎ分周器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5305362A (ja) |
| JP (1) | JP3611589B2 (ja) |
| DE (1) | DE4325728C2 (ja) |
| GB (1) | GB2274221B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997006600A1 (fr) * | 1995-08-03 | 1997-02-20 | Anritsu Corporation | Diviseur rationnel de frequences et synthetiseur de frequences employant ce diviseur de frequences |
| JP2003046389A (ja) * | 2001-08-03 | 2003-02-14 | Nippon Precision Circuits Inc | フラクショナルｎ周波数シンセサイザ及びその動作方法 |
| WO2004062107A1 (ja) * | 2002-12-26 | 2004-07-22 | Fujitsu Limited | Pll回路のσδ変調器 |
| JP2007082002A (ja) * | 2005-09-15 | 2007-03-29 | Rohm Co Ltd | 分周回路、クロック生成回路、およびそれを搭載した電子機器 |
| JP2008205760A (ja) * | 2007-02-20 | 2008-09-04 | Fujitsu Ltd | 分数分周ｐｌｌ装置、およびその制御方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617537A (en) * | 1993-10-05 | 1997-04-01 | Nippon Telegraph And Telephone Corporation | Message passing system for distributed shared memory multiprocessor system and message passing method using the same |
| US5736893A (en) * | 1996-01-29 | 1998-04-07 | Hewlett-Packard Company | Digital method and apparatus for reducing EMI emissions in digitally-clocked systems |
| US5889436A (en) * | 1996-11-01 | 1999-03-30 | National Semiconductor Corporation | Phase locked loop fractional pulse swallowing frequency synthesizer |
| US5867068A (en) * | 1997-10-27 | 1999-02-02 | Motorola, Inc. | Frequency synthesizer using double resolution fractional frequency division |
| US5986512A (en) * | 1997-12-12 | 1999-11-16 | Telefonaktiebolaget L M Ericsson (Publ) | Σ-Δ modulator-controlled phase-locked-loop circuit |
| JP2001127632A (ja) * | 1999-10-29 | 2001-05-11 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ及び発振周波数制御方法 |
| GB0021800D0 (en) * | 2000-09-05 | 2000-10-18 | Nokia Networks Oy | Fractional-n Frequency Synthesiser |
| US6385276B1 (en) * | 2001-06-12 | 2002-05-07 | Rf Micro Devices, Inc. | Dual-modulus prescaler |
| US20030198311A1 (en) * | 2002-04-19 | 2003-10-23 | Wireless Interface Technologies, Inc. | Fractional-N frequency synthesizer and method |
| KR100468734B1 (ko) * | 2002-06-11 | 2005-01-29 | 삼성전자주식회사 | 노이즈를 감소시키기 위한 주파수 합성 회로 |
| WO2005015744A1 (en) * | 2003-07-25 | 2005-02-17 | Fujitsu Limited | Variable frequency synthesizer comprising a sigma-delta modulator |
| US7486743B2 (en) * | 2003-12-29 | 2009-02-03 | Intel Corporation | Device and method of measuring frequency domain response in RF modulator |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3928813A (en) * | 1974-09-26 | 1975-12-23 | Hewlett Packard Co | Device for synthesizing frequencies which are rational multiples of a fundamental frequency |
| GB2026268B (en) * | 1978-07-22 | 1982-07-28 | Racal Communcations Equipment | Frequency synthesizers |
| DE3008679C2 (de) * | 1980-03-06 | 1983-08-18 | Vereinigte Metallwerke Ranshofen-Berndorf AG, 5282 Braunau am Inn, Oberösterreich | Tiefziehfähiges Blech oder Band aus Nichteisen-Metall oder Legierung daraus, insbesondere aus Aluminium sowie Verfahren zu dessen Herstellung |
| US4318403A (en) * | 1980-07-24 | 1982-03-09 | Sneider Vincent R | Foldable nozzle syringe |
| US4545072A (en) * | 1982-02-22 | 1985-10-01 | Motorola, Inc. | Method and apparatus for eliminating interference due to spurious signals generated in synthesized receivers |
| GB2140232B (en) * | 1983-05-17 | 1986-10-29 | Marconi Instruments Ltd | Frequency synthesisers |
| EP0214217B1 (en) * | 1985-02-21 | 1990-06-06 | Plessey Overseas Limited | Improvement in or relating to synthesisers |
| US4758802A (en) * | 1985-02-21 | 1988-07-19 | Plessey Overseas Limited | Fractional N synthesizer |
| EP0202347B1 (de) * | 1985-05-18 | 1988-05-11 | Deutsche ITT Industries GmbH | Frequenzteilerschaltung für nichtganze Teilungszahlen nach Art eines Rate-Multipliers |
| GB2188517B (en) * | 1986-03-27 | 1989-11-22 | Multitone Electronics Plc | Spread-spectrum receivers |
| US4951237A (en) * | 1988-04-22 | 1990-08-21 | Hughes Aircraft Company | Direct digital synthesizer with selectably randomized accumulator |
| AU617455B2 (en) * | 1988-05-06 | 1991-11-28 | Alcatel N.V. | A digital frequency synthesizer |
| US4816774A (en) * | 1988-06-03 | 1989-03-28 | Motorola, Inc. | Frequency synthesizer with spur compensation |
| US4918403A (en) * | 1988-06-03 | 1990-04-17 | Motorola, Inc. | Frequency synthesizer with spur compensation |
| DE3826006C1 (ja) * | 1988-07-30 | 1989-10-12 | Wandel & Goltermann Gmbh & Co, 7412 Eningen, De | |
| US4933890A (en) * | 1989-06-13 | 1990-06-12 | The Charles Stark Draper Laboratory, Inc. | Digital frequency synthesizer |
| GB2238434B (en) * | 1989-11-22 | 1994-03-16 | Stc Plc | Frequency synthesiser |
| US5038117A (en) * | 1990-01-23 | 1991-08-06 | Hewlett-Packard Company | Multiple-modulator fractional-N divider |
| US5021754A (en) * | 1990-07-16 | 1991-06-04 | Motorola, Inc. | Fractional-N synthesizer having modulation spur compensation |
| US5128633A (en) * | 1991-07-08 | 1992-07-07 | Motorola, Inc. | Multi-loop synthesizer |
-
1992
- 1992-12-10 US US07/989,811 patent/US5305362A/en not_active Expired - Lifetime
-
1993
- 1993-07-30 DE DE4325728A patent/DE4325728C2/de not_active Expired - Fee Related
- 1993-12-01 GB GB9324643A patent/GB2274221B/en not_active Expired - Fee Related
- 1993-12-09 JP JP34073993A patent/JP3611589B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997006600A1 (fr) * | 1995-08-03 | 1997-02-20 | Anritsu Corporation | Diviseur rationnel de frequences et synthetiseur de frequences employant ce diviseur de frequences |
| US5808493A (en) * | 1995-08-03 | 1998-09-15 | Anritsu Corporation | Rational frequency division device and frequency synthesizer using the same |
| JP2003046389A (ja) * | 2001-08-03 | 2003-02-14 | Nippon Precision Circuits Inc | フラクショナルｎ周波数シンセサイザ及びその動作方法 |
| JP4493887B2 (ja) * | 2001-08-03 | 2010-06-30 | セイコーＮｐｃ株式会社 | フラクショナルｎ周波数シンセサイザ及びその動作方法 |
| WO2004062107A1 (ja) * | 2002-12-26 | 2004-07-22 | Fujitsu Limited | Pll回路のσδ変調器 |
| US7388438B2 (en) | 2002-12-26 | 2008-06-17 | Fujitsu Limited | ΣΔ modulator for PLL circuit |
| JP2007082002A (ja) * | 2005-09-15 | 2007-03-29 | Rohm Co Ltd | 分周回路、クロック生成回路、およびそれを搭載した電子機器 |
| JP2008205760A (ja) * | 2007-02-20 | 2008-09-04 | Fujitsu Ltd | 分数分周ｐｌｌ装置、およびその制御方法 |
| US8406364B2 (en) | 2007-02-20 | 2013-03-26 | Fujitsu Semiconductor Limited | Fractional frequency divider PLL device and control method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2274221A (en) | 1994-07-13 |
| GB2274221B (en) | 1997-04-02 |
| US5305362A (en) | 1994-04-19 |
| JP3611589B2 (ja) | 2005-01-19 |
| DE4325728C2 (de) | 1997-01-09 |
| GB9324643D0 (en) | 1994-01-19 |
| DE4325728A1 (de) | 1994-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1514354B1 (en) | Digital delta-sigma modulator in a fractional-n frequency synthesizer | |
| US7274231B1 (en) | Low jitter frequency synthesizer | |
| KR100237539B1 (ko) | 주파수 합성기 | |
| US6236703B1 (en) | Fractional-N divider using a delta-sigma modulator | |
| KR101786885B1 (ko) | 양자화 잡음을 제거하는 이진-가중 디지털 아날로그 미분기들을 구비한 델타-시그마 분수-n 주파수 신시사이저 | |
| JP2844389B2 (ja) | 多段ラッチドアキュムレータ分数ｎの合成 | |
| JP3611589B2 (ja) | フラクショナルｎ分周器 | |
| JP2750639B2 (ja) | 残留誤り低減を備えたラッチドアキュムレータ分数ｎ合成 | |
| JP2004519917A (ja) | 改善されたノイズとスパー性能をもつσ−δｎ分周周波数分周器 | |
| US5808493A (en) | Rational frequency division device and frequency synthesizer using the same | |
| US6570452B2 (en) | Fractional-N type frequency synthesizer | |
| US6642800B2 (en) | Spurious-free fractional-N frequency synthesizer with multi-phase network circuit | |
| US7024171B2 (en) | Fractional-N frequency synthesizer with cascaded sigma-delta converters | |
| EP0479969A1 (en) | SYNTHESIZER WITH BROKEN PART RATIO FOR A VOICE / DATA COMMUNICATION SYSTEM. | |
| JP4900753B2 (ja) | 周波数シンセサイザおよび低雑音周波数合成方法 | |
| JP2001510291A (ja) | 雑音低減回路 | |
| Riley et al. | A hybrid/spl Delta//spl Sigma/fractional-N frequency synthesizer | |
| Fitzgibbon et al. | A nested digital delta-sigma modulator architecture for fractional-N frequency synthesis | |
| GB2252879A (en) | Frequency synthesisers | |
| CA2267496C (en) | A fractional-n divider using a delta-sigma modulator | |
| GB2217535A (en) | Digital circuit arrangement | |
| AU4440600A (en) | Nested modulator arrangement |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031127 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040224 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040227 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040527 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040804 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040906 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041001 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041020 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081029 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091029 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |