JP2007082002A - 分周回路、クロック生成回路、およびそれを搭載した電子機器 - Google Patents
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Abstract
【解決手段】 小数部を含む複数ビットのデジタルデータで規定された分周比のうち、プログラマブルカウンタ14には整数部のビットデータが設定され、プログラマブルカウンタ14は、設定されたビットデータを、入力されるクロックに対応してカウントダウンする。積算回路16は、小数部のビットデータを、プログラマブルカウンタ14へのロードサイクルに応じて積算していく。参照レジスタ20は、参照値として1を保持する。積算回路16は、小数部のビット数に対応した積算レジスタ17を含み、小数部のビットデータの積算値が積算レジスタ17をオーバーフローしたとき、参照レジスタ20の参照値を一時的に0に設定する。
【選択図】 図2
Description
fo=fosc÷N1×N2 …(式1)
Claims (7)
- 小数部を含む複数ビットのデジタルデータで規定された分周比のうち、整数部のビットデータを利用して分周するカウンタと、
前記小数部のビットデータを、前記カウンタへのロードサイクルに応じて積算していく積算回路と、を備え、
前記積算回路は、小数値の積算値が1以上になったとき、前記分周比に1を加えることを特徴とする分周回路。 - 小数部を含む複数ビットのデジタルデータで規定された分周比のうち、整数部のビットデータが設定され、そのビットデータを、入力されるクロックに対応してカウントダウンするカウンタと、
前記小数部のビットデータを、前記カウンタへのロードサイクルに応じて積算していく積算回路と、
参照値として1を保持する参照レジスタと、
前記カウンタの値と前記参照レジスタの値とを比較し、一致したときアクティブ信号を出力する比較回路と、を備え、
前記積算回路は、前記小数部のビット数に対応した積算レジスタを含み、前記小数部のビットデータの積算値が前記積算レジスタをオーバーフローしたとき、前記参照レジスタの参照値を一時的に0に設定することを特徴とする分周回路。 - ひとつの半導体基板上に一体集積化されたことを特徴とする請求項1または2に記載の分周回路。
- 所定の基準クロックと、本クロック生成回路の出力を起点とする帰還クロックとを比較し、それらの誤差を打ち消すための制御信号を出力する位相比較器と、
前記制御信号に応じた発振周波数でクロックを出力する電圧制御発振器と、
前記電圧制御発振器の出力クロックを分周し、分周したクロックを前記帰還クロックとして前記位相比較器に入力する請求項1から3のいずれかに記載の分周回路と、
を備えることを特徴とするクロック生成回路。 - 所与のクロックを分周し、基準クロックを生成する請求項1から3のいずれかに記載の分周回路と、
前記基準クロックと、本クロック生成回路の出力を起点とする帰還クロックとを比較し、それらの誤差を打ち消すための制御信号を出力する位相比較器と、
前記制御信号に応じた発振周波数でクロックを出力する電圧制御発振器と、
前記電圧制御発振器の出力クロックを分周し、分周したクロックを前記帰還クロックとして前記位相比較器に入力する請求項1から3のいずれかに記載の分周回路と、
を備えることを特徴とするクロック生成回路。 - 前記位相比較器の出力する制御信号に含まれるノイズ成分を低減し、前記電圧制御発振器に出力するループフィルタをさらに備えることを特徴とする請求項4または5に記載のクロック生成回路。
- 請求項4から6のいずれかに記載のクロック生成回路と、
前記クロック生成回路により生成したクロックを利用して、所定のデータを再生する再生回路と、
を備えることを特徴とする電子機器。
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