JPS5897923A - 分数の除数にプリセツト可能な周波数分割器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明ｔ）技術的背景〕 本発明は、分数の＃数に対してプリ七シト可能な周波数
分子ｌ１４ｍＫＨするものでＴｏ夛、例えば８＞’４ツ
公ｍ特許ＤＨ２７５３４５ｓａ　ＩＫｙｙされえようＩ
Ｉ数値に一１リセットすることができるカランタＩＪＬ
備した周波数分割ｌｉｔに関するものである。上記会報
に示された８波数分割器は２１／２　、３および３１／
２　Ｋ予定のりオムで分割する曝結局そのカウンタは全
および半クロＶり周期ｔカウントするようＫｆリセ、Ｆ
可能である。

このようにこの周波数分ｌＩｌ器はまた「Ａ」のｍ数で
分割する。しかし１ｋから任意の分数で分割するには適
していない、すなわち小数点の右に任意のジ−タンスの
デジットを持つ数、或は分数で表わし九場合に任意の分
母を持つ分数で分割するには適していない・ 本出励人のヨーｐツバ特許出願第 ８１１０５４１２゜１４！明細書に記載した装置におい
ては一方が他方よりも約１乃至１０Ｉｓ高い２／）の周
波数間で切換え可能に分割されるべき信号を生成する発
振器を作〕、与えられた周期で周波数の切換えを行なう
ことにより周波数合成装置内で分数により周波数を分割
する問題音解決することが試みられている。しかしなが
らとの飼決手段の欠点の１つは周波数分割した出力信号
が位相ジνりを示すことである・〔発明の目的〕 本発明は、この欠点を除去するものである。

本発明の目的は、出力信号が位相ジ、りを示さないよう
な分数で分割できる周波数分割Ｓを提供することである
。

〔実施例による発明の説明） 以下添付図ＷｒＪを参照に本発明の詳細な説明する・ 実施例において２過信号は正の論理でＭｌｍされるもの
と仮定する。ｒＥＪにおいて論理信号による表現が選択
され、それらの論理回路プル、夕はそれ自身の負荷管有
し、それらは反転が生じること管示す出力部には点が記
載されている。

この理由で本説明のために単一の負荷管有するそのよう
な回路管表わす論理１路プロシタと、論理１路プロシタ
の部分管形成していて別個の負荷を持たない論理ダート
とが区別される。

第１１１ｉ１のブロック商社そのセット入力部九會経て
整数に予め設定可能なカウンタｚｔ示し、その計数入力
部Ｅ、は周波数を分割器れるべき備ＩＰ？与えられる。

その最大カウント出力部〜はデジタル的Ｋ１１１節可能
な遅延ｌＩｖの入力に結合され、その遅延＠Ｖは周波数
分割され良信号ｙｔ出力する０遅延＠ＶＯ設定のヌテッ
グの―は除数８／・の分母の値・によって分割された分
ｌｌｌ１器入力信号１０周期Ｔに等しく選けれなければ
ならない０本発明は種々の数学的に可能な分数の表現に
基づいてお夛、それは一般に次Ｏように表わすことがで
きるｅ ｍ＋Ｏ，ｂｍ”−１＋東 ・　　　　　　　・ この関係において左側の辺は周知の小数点表示（例えば
１．２）に対応する。中間の項は仮分数（例えば６１５
）の表示である。右辺は整数と真分数（例えば１１１５
　）から成る表示である。

したがって遅延ｌＩｖの設定ステップ幅は周期Ｔの・分
の１に静しくなければならない・デシタル的に調整可能
な遅処紐ｖとして使用できるすぐれた装置は本出願人の
四−ロッ／譬特許出願８１１００２５５．８号に記載さ
れている。この装置は本質的Ｋ　ＩＧＦＥＴ集積インバ
ータ対から構成され、それらは信号の流れに関して直列
に接続され、その固有対の遅延は直列接続の異なる出力
端子から取り出され合算される。リング管形成するよう
に直列に奇数番号のインバータを周期的に１ｉ！続する
ことによりて、自励発振から一対の運ａ′を決定し、こ
の掬定から生じた制御電圧によりこの遅延會再駒整しイ
ンバータの負荷トランジスタに作用する装置を得ること
ができる。

除数は小数点表示すなわち前記し九ａ　＋　０．　ｂの
形で入力部Ｎｆ通って除数レジスタＲに入る・除数レジ
スタＲは除数の分数部分ｂｔ保持する段Ｒｈと整数部分
ａｌ保持する段Ｒａとから成る。これらの段の出力部は
ＡｂおよびＡａでそれぞれ示される０段Ｒｈの出力Ａｂ
ｌ′ｉ除数の分数部分を保持し、第１の加算器Ａノの飢
１０入力部ＮＩＫ入る。第１の加算器Ａ１の出カ部ムは
パックアメモリＳの入力部Ｅに連結されていル、ハック
アメモリ８の出力部Ａは遅ｍ＊ｖのセット入力部Ｅ１お
よび第１の加算器Ａ１の第２の入力部ＩＪＫ結合されて
いる。パックアメモリ８および第１の加算＠ｈｘはした
がって第１の入力部罵ＩＫ供給され友数に対するいゎゆ
ゐ累算器を形成する。

第１の加算器ムＪのオーツぐ−フロー出カ部ム・Ｆｉ第
２の加算器ム２の第１の入力部Ｅ１の最小桁デジ、）Ｌ
ＩＫ接続され、第２の加算器ム２の第２の入力部鵞ｊＦ
ｉ除数の整数部分ａを保持する除数レジスタＲの＠Ｒａ
の出力部ムａＫｌｌ続されている。／４ッ２アメモリ８
のエネーブル入力部ちはカウンタｚｏ最大カウントＡｆ
！ｌより前に位置するカウント出力部の１つＡ、に接続
され、したがってこのカウンタの１サイクルに１回クロ
ックされる。このようにして各カウントサイクル中のエ
ネーブルの瞬間において第１の加算器Ａ１の出力部Ａに
現われる語はパラ２アメモリＳ中に転送され、同時に第
１の加算器ＡＪの第２の入力部Ｅ２に供給される。その
結果、入力部Ｅ１に供給された分数部分ｂＨ加算され、
パックアメモリ８の出力部ムにおける、すなわち遅延線
Ｖのセット入力部Ｅ、における入力はカウンタ２の各サ
イクルにおいて分数部分を有する数づつ増大される。こ
れらの各サイクルにおいて遅延線Ｖの遅延線したがって
分数部分すを持つ数に対応した量だけ増加する。

第１の加算器Ａ１がその最大容量に達すると、そのオー
バー７ｔ１−出力部ム・は第２の加Ｓ器Ａ２の第１の入
力部Ｅ１の最小桁デジ、トに供給されるオーバー２■−
信号を出力し、１３−エ、トづつとの加算器の加算結果
を増加させる。

この第２の加算器Ａ２の出力部Ａはカウンタ２のセット
入力部Ｅ、に連結されているから、除数の整数部分ａに
より設定された語は１ユニ、トづつ増加され、カウンタ
２は他のサイクルより４長い１周期丁であるｌサイクル
の藺動作を続ける。上述のオーバー７０−信号が第１の
加ｊｌｌ＠ＡＪのオーツ４−２０一出力部Ａ・に現われ
ると、後者は除数の分数部分すだけが合計される状］１
！に戻り、それ故オーバーフロー信号は消失し、カウン
タｚ／ｆｉ再びその４つと短いサイクルｔ−通じて走行
する。遅延＠Ｖは分数部分ｂＫより与えられた設定およ
び先行する加算の残部により始まる。

以上説明した動作管さらによ＜ｍｓできるように、第２
図は数２．２５−２　＋１／４の数値例に対するパルス
タイムチャートを示す、第２図の（ａ）は周波数分割さ
れるべき周期Ｔの入力信号？の波形を示し、伽）は針状
・９ルヌの形態の遅延線Ｖの入力信号を示す、第２図の
（ｂ）のｙ軸に一致する／ｆルスてスタートしてカウン
タ２は２で分割し、遅延線Ｖ　ｔｉＴ／４に設定され、
それ故２　Ｔ　＋　Ｔ／４時間後には第２図の（、）に
示す周波数分割された信号ｙのノｆルスが出力する０次
のカウントサイクルにおいてＩＡが第１の加算器ム１中
の１／４に加算され、それによって遅延線Ｖの遅延はＴ
／４　Ｘ　２−　Ｔ／２に増加し、それ故遅延線の出力
部に現われる周波数分割された信号ｒの次のパルスは２
　Ｔ　＋　Ｔ／２だけ第２図の（ｂ）　Ｏ第２の踵ルス
より遅れる０次のカウントサイクルにおいては遅延線に
対するセット信号は３／４に増加し、それ数周波数分割
された出力信号ｙの第３番目のノ譬ルヌは伽）の第３番
目のノｆルスよりも２　Ｔ　＋　３Ｔ／４　　だけ遅延
する０次の、第４のカウントサイクルにおいては第１の
加算器Ａ１のオーバーフロー出力ｍＡ・はオーバーフロ
ー信号を出力し、それは除数を１だけ増加した、すなわ
ち３にするようにカウンタｚ６設定する・それ故１個の
ノ譬ルスがカウンタの最大カウント出力部ＡｍＫ現われ
るまで第２図の（ｂ）の第４０ノ量ルヌ後３クロツク期
間Ｔが経過する。この除数２から除＃３への切換は第２
図では伽）に除数２に対応するが発生しない破線のノ譬
ルスとその後の除数３に対応する実線のノ４ルスとで示
されている。信号ｌの周期では常に（亀・＋１）Ｔ／・
に勢しい・ 第１図におけるブロック間の帯状の接続線は並列データ
接続が個々の要素回路間で設けられていること管示して
おり、また並列信号処理がとｔらの回路に関して行なわ
れていることを示している０本発明による周波数分割器
はどんな数のシステムにおいて具体化させるにも適した
ものであるが、２進数システムが使用される場合に社特
に利点がある。その場合には加算器は２過加算器であり
、カウンタ２は２進カウンタである。

本発明による周波数分割器は絶＊ｒ−）電界効果トラン
ジスタを使用した、いわゆるＭＯ８技術を使用した集積
に咎に適している。好ましい応用の１つはデジタル信号
処理技術ｔ−使用しているテレビジ璽ン受像機の同期用
のデジタル位相ロック・ループにおける利用である。

周波数分割された信号ｒは、上述の分数Ｖ・の逆数・／
ｄが整数であるならば位相ジッタを有しない、この場合
にはオーツぐ一７０−信号は正確にカウンタ２の・サイ
クル後にオー７４−７０一出力部＾・に現われる。これ
に対しても、もしも逆数・／ｄが分数であるならば、カ
ウンタ２の・番目のサイクルにおいてゼロでないデジッ
トが第１の加算器ＡＪ中に次の・カウントサイクル中の
加算に対する初期値として残る。すなわちこげ残り」は
失われない、したがりてこの場合にも出力信号ｌは位相
ジッタを生じない・したがりて本発明は前記の位相ジッ
タの問題を解決することができる。任意の分数の除数に
対して最大の位相ジッタ振幅は最短の可調整遅延時間に
静しく、シたがりて分割されるべき信号Ｆのクロック周
期デより、著しく小さい。

第３図において段・ｊは第１１２）複合論理回路（ｅｏ
ｍｐｌ＊ｘ　１＠ｇｌｅ　ｅｌｒｅｕｌｔ　）ブａｙり
Ｊｊおよび第２の複合論理回路ブロック２ｊよｐ構成さ
れ、同様に段ｉは２個の複合論理回路ブロックＪｌ＃Ｊ
ｉから構成され、一方段・は対応する論ＩＩ！回路デ曹
ツク１００２０より構成されている・それらについて以
下詳細に説明する。

第１および第２の複合論理回路ブロックＪＪ。

２ｊはそれぞれ第１および第２のアンドｒ−）ｘｉ３．
ｚｘ３．第１および第２の＃７？”−）Ｊｊｊｅｊｊｊ
ｂ第３および第４のアンドダートＪａｊ、２４ｊならび
に第１および第２のノアゲートＪｇｊ、Ｊ＃ｊよりなっ
ている。Ｐｌじ構成がＲ１の２鋼の複合論理回路プｃ１
．り１１゜２１の設計にも適用され、各ｆ−）の符号で
は前述の符号中の１０代りＫｉが付されている。

縞ｌの壷金論理回路プロ、り１ｊにおいて、第１のアン
ドゲートＪ、　Ｉ　Ｊおよび第１のオアグー）ＪｊＪは
共に３個の入力端子を有し、それに２個のデジ、ト信号
Ａｊ、Ｂｊおよびすぐ下の［１から与えられるキャリ（
桁上け）信号Ｃｉが供給される。第２の複合論理回路ブ
ロックＪＪにおいては、第２のアンドダートｚｘ３およ
び第２のオアｒ−）Ｊｊｊは共に２個の入力端子を有し
、それらはデジ、ト信号Ａｊ、Ｂｊを供給される。

第１の複合論理回路ブロックＪＪにおいては、第３のア
ンドグー）ＪＪｊは２個の入力端子管有し、それらは第
１のオアゲート１ｓｊの出力端子および第２の複合論理
回路ブロック２ｊの出力端子にそれぞれ接続されている
。第２の複合論理回路ブロック２１においては、第４の
アンドゲート２４ｊは２個の入力端子を有し、その一方
は第２のオアゲート２５Ｊの出力端子に接続され、他方
はすぐ下の桁の段重からの中ヤリ信号ＣＩを供給される
。

第１の複合論理回路ブロック１ｊにおいては、第１およ
び第３のアンドｒ−）ＪＪｊ、ＪＪＪの出力端子はそれ
ぞれ第１のノアグー）Ｊ＋Ｉｔｊの２個の入力端子のそ
れぞれに結合されている。

−力落２の複合論理回路ブロックＩＪにおいては第２お
よび第４のアンドｆ−）ＪｊＪ、ＪＪｊの出力端子は第
２のノア？−ト２６Ｊの２＠の入力端子のそれぞれ一方
に結合されている。

段Ｊにおいては、反転和信号口が第１の論理回路ブロッ
ク１ｊの出力端子に現われ、反転キャリ信号Ｃｊが第２
の複合論理回路ブ算、り２ｊの出力端子に現われる。こ
れは本論理回路の基本的な特性である。すなわち各ＩＲ
において和出力および今ヤリ出力は入力信号から、すな
わちデジット信号から反転された信号を出力する。この
霧由で段ｊの下の桁の段ｌは反転されたデジ、ト信号お
よび反転されたキャリ信号がその入力端子に供給されな
けれはならず、それ放卵出力およびキャリ出力はそれぞ
れ反転されない和信号８Ｎおよび反転されない中ヤリ信
号ＣＩである。連続する段において、先行段のキャリ出
力はしたかりて直接法の段の中ヤリ入力端子に結合され
なければならず、先行する段はデジ、ト信号（或は反転
されたデジット信号）を供給されな轄れはならない、一
方の後続する段は反転された（或は反転されない）デジ
ット信号を供給されなければならない。

最下桁段・は最小桁デジ、ト信号ＡｏおよびＢｏｔ−加
算するものであシ、それはキャリを処理する必要がない
から半加算器としてのみ設計される必要がある。このた
め第１のノアｆ−）１５ｏはキャリ入力端子を有しない
、第１の論理回路ブロック２０は第１のノア？　−）　
Ｊ　５　。

およびナンドダート１ｇ（１のみからなり、−力筒２の
論理回路ブロック２０はナンドブロックである。。

第４図は段の１つのトランジスタ化し九回路図である。

被制御電流路を直列に接続されたトランジスタはアンド
ｅ−）を構成し、被制御電流路を並列に！ｉ続されたト
ランジスタはオアダートを構成している０図面管簡単に
するために個々のトランジスタには符号は付さずに第３
図の論理ｒ−）の参照記号が付されている。

２個の複合論理ダートのそれぞれは第４図に抵抗接続デ
プレシ―ントランジスタとして示された負荷ＬＪＩ、Ｌ
ＪＩに出力を供給する。しかしながら、もし必要ならば
抵抗接続ニア７アヌメントトランジスタ或社クロックさ
れる負荷を使用することもまた可能である。２個の負荷
ＬＪｉ、Ｌｊ１を経てこの段は電源電圧Ｕ、に接続され
ている。

第５図は、負荷Ｌｌｏ、Ｌ２ｏを有する、第３図の段・
の半加算器の対応するトラン−）スタ化した回路図を示
す。

このように以上説明した装驚は各段についてただ２＠の
複合論理回路ブロックからな）、そのそれぞれは負荷に
出力を４える。キャリ発生に必要な時間はしたがってた
だ１個の論理回路ブロックを通る伝達時間に勢しく、そ
れ故多数の段が並列Ｋｍ続されている場合でＴｏ−）て
も最棗の速ｌｌを得ることができる。

この装働の個々の論理回路ブロックの構成は載る段のキ
ャリ出力部が次の段のキャリ入力部によシ容量的に負荷
されることができるだけ小さくなるようＫされている。

すなわちただ３個の論理ダート入力端子（第４図の論理
ダート２６１ａｚＪ魚、Ｊｊｌの各トランジスタ参照）
により容量的に負荷されているに過ぎない・第６ａ図お
よび第６ｂ図はそれぞれ第１図の第１の加算器Ａ１およ
びパ、７アメモリＳのための第１の種類のセルｚ１およ
び第２の１１類のセルｚ２の論理回路図を示す、第６１
図のセルは第１の複合論理回路ブロックｚｊｓ第２の複
合論理回路ブロック２１１３個のトランジスタｔＪ＃ｔ
ｊ＃ｔＪおよび２個のインバータ１１゜１２よ、り構成
されている。第１および第２のトランジスタｔ１．ｔ２
の被制御電流路は第１の複合論理回路ブ四、り１ｊの出
力端子と第１のインバータ１１の出力端子との間に直列
に接続されており、第１のインバータ１１は入力端子が
第２のインバータ１２の出力端子と連結されている。第
２のインバータ１２の入力端子は第１および第２のトラ
ンジスタｔ１．ｔ２の被・制御電流路の接続点に接続さ
れており、その出力端子は第３のトランジスタｔ３の被
制御電流路を経て第１の加算器＾１の各段の第２の入力
部Ｅ２に結合されている。その段の第１の入力端子祉第
１の加算器ＡＩの第１の入力部Ｅ１である。

第１のトランジスタ化ノのダートはノ童ツ７アメモリ８
の各段のエネーブル入力端子Ｅｎとなる端子であ）、第
２のトランジスタｔ２のゲートｔａｗｔｓｏインバータ
１３を通ってこの入力端子Ｋｌ続されておシ、それは全
てのセルｉｆ。

Ｉ２において共通である。第２のインバータ１２の出力
端子は第１の種類の噌ルｓ１の出力端子である。

第６ｂ図に示された第２のＳ類のセルｚ２は第６１図に
示され良路１の種類のセル篤１と同じサブ回路から構成
されている。これらのサブ回路はｔ九同様の方法で相互
連結されているが、しかし、第１のインバータ五１の出
力端子がセルｚ２の出力端子でＴｏＬセルの第１の入力
端子に先行して第４のイ゛ンパータ１４が前置されてい
る点が相違している。第６ｂ図において第１および第２
の豪合論理回路ブロックは第３図と同１ｓＫ参照記号１
におよび２愈で示されている・ 第７ａ図および第７ｂ図は第２の加算器を構成するため
に交互に直列に接続された第１の種類の段ｓ１および第
２の種類の段−２のそれぞれの回路図である０段１１は
２人カッアブｐツク５、第５のインノぐ一タ１５および
第３の複合論理回路ブロック３よ）構成されている・第
７ａ図の段１１においては第５のインバータ１ｓの入力
端子は第１の加算器ム１の第２の入力部Ｅ２である。第
３の複合論理回路ブロック３は２人カアンドｆ−）　Ｊ
　Ｊを具備し、その出力はこの段の中ヤリ出力Ｃｔとノ
ア処理される。仁の段のキャリ入力Ｃｋはノアブロック
５の第１の入力端子およびアンドｒ−）３１の第１の入
力端子に接続される。上述のノア動作を行なうダートは
３２で示されている。アンドゲート３１の第２の入力端
子およびノアプロ、り６の第２の入力端子は第５のイン
バータ１５の出力端子に接続されている。第３の複合論
理回路プロ、り３の出力端子は第１０１１類の段ｓＪＯ
出力端子Ａであり、ノアブロック５の出力端子はこの段
の今ヤリ出力端子Ｃｔである。

第７ｂ図に示す第２の種類の段Ｓ２は２人力ナンドプロ
、り６、第４の複合論理回路ブロック４および第６のイ
ンバータｉ６から構成されている・第４の複合論理ブロ
ック４は２人力オアグー）４７？有しており、その出力
はキャリ出力Ｃｔと第７ｂ図に４２で示されたダートに
よりナンド処理される。キャリ入力端子Ｃｋはナンドブ
ロック６の第１の入力端子Ｋｍ続され、またオアｆｆ−
）４１の第１の入力端子に接続されている。オアゲート
４１の第２の入力端子はナンドブロック６の第２の入力
端子と共に第２０＊＊の段Ｉ２の入力端子を構成してい
る。ナンドブロック６の出力端子は第２の種類の段Ｉｊ
のキャリ出力端子Ｃｔであり、第６のインバータ１６の
出力電子はこの段の出力端子ムである。

第８Ｉａは第１および第２の種類のセル篤１゜篤２およ
び第１および第２の段ＩＪ＃ＩＪならびにカウンタ２．
遅ａＳＶおよび除数レジスタＲの相互接続を概略的に示
した本のである。セル１Ｊｓｌｊおよび段ＩＪｍｓ＋ｊ
を連結する水平の線はり、プル・キャリ加算器において
普通に使用されているキャリ入力およびキャリ出力間の
接続を表わしている。

第６ａ図乃至第８図に示す実施例の構成に基づく主要な
効果は、第１の加算器’Ａ　Ｊおよびパ、７プメモリＳ
が大部分同一のＭＯ８回路を使用したセルの形で構成す
ることができ、また第２の加算缶入２に対して簡単なＭ
Ｏ８回路を設けることができるととである。それは最小
桁デジットだけが加算されるべきであることから許容さ
れるものである拳

【図面の簡単な説明】 第１図は本発明の基礎原理を示す回路のブロック図、第
２図は信号のタイミングチャート會示す図、第３図は本
発明に使用するｎ段のり。 グル・キャリ加算器の論理回路図、第４図は第１図の各
段におけるトランジスタ化し九回路図、１ｇ５図は最下
段のトランジスタ化した回路図ｔソ？Ｌ　ソｔＬ　示ｔ
　＊　Ｊｌ　６　ａ　ＥＪ　ｋ　ｊ　Ｕ　１１６　ｂ　
ｗＪＦｉ第１゜第２の種類のセルをそれぞれ示し、第７
ａ図および第７ｂ図Ｆｉ第１、第２の種類の段を示す。 第８図はセルおよび段の相互結１ｌＩｔ−示す。 ２−・・カウンタ、■・・・遅延線、Ａ　１　＊　Ａ　
Ｊ・・・加ｘ儀、ａ・・り譬、７ア・メモリ、Ｒ・・・
除数レジスタ、？・・・入力信号　Ｆ／・・・出力信号
。 出願人代理人　　弁理士　鈴　江　武　彦−才 口 １ｇ １

Claims (5)

【特許請求の範囲】
1. （１）　　整数Ｋｆ９＊ット可能なカウンタ（Ｚ）ｔＡ
   備し、 小数点表示（ａ＋ｏ、ｂ）における除数（・／＠）の分
   数部分（ｂ）１保持している除数レジスタ（１）４ＤＪ
   ｌ（１１１＋１　）ａｊｌｌノ加ｊｌｌｌＡ　Ｊｏｓｔ
   Ｏ入力、＠（ｍｌ）Ｋ＠続され、その加算器（轟１）の
   出方部（ム）はバックアリ１す（１）０人力部ＫＩＩＩ
   ｉ合され、 ｄ、クア・メ４９（畠）の出力部はｊｌｌの加ｊｌＥＩ
   ｌｌ（Ａ　Ｊ　）ｏｊｌ＊ｏ入カｌｌ（Ｍ　Ｊ　）ＫＪ
   １１合１！れると共にデジｚｋ＃ＪＫｌ１１可能な運ｍ
   纏（ｖ）ｏ　＊　ｙ　）　入力＊　（１ｇ　）　ｗｃｆ
   ｔｉｉ合サレ、遍１す１１（ｖ）Ｏ設定ステｌｆ＠は＊
   ！Ｉ（・／・）の−分母（・）により分割される分１１
   器入カ信１（Ｆ）０周期ＣＴ）Ｋｆｌｌｉしく、その人
   カｍＦｉ前記”ｉｙラウン（Ｚ）の最大カウント出力部
   （Ａ１）に接続され、第１の加算器（ＡＩ）のオーバー
   フロー出力部（ム、）は第２の加算器（ム２）の第１の
   入力部（ＩＩ）の最小桁デジット（ＬＢ）に結合され、
   第２の加算器（ム２）の第２の入力部（Ｉ２）は除数（
   ｅ／・）の整数部分（ａ）ｔ−保持する除数レジスタ（
   Ｒ）０段（Ｒａ）に接続され、その出力部（Ａ２）はカ
   ウンタ＜２＞のセット入力部（Ｉ８）に結合され、バッ
   ファ・メ虐 モリ（８）のエネーブル入力部（Ｅ、　’）はカウンタ
   （２）０最大力ウント出力部（Ａ、）の前に位置するカ
   ウント出力部（Ａ１）の１つに１１ｍされていること管
   特徴とする分数の除数（−／・）Ｋ！リセット可能な周
   波数分割器。
2. （２）絶１１１’　−）電界効果トランジスタ技１１に
   よシ集積されて構成されている特許請求の範１第１項記
   載の周波数分＠器。
3. （３）　　除数（口／・）の分数部分（ｂ）の各デゾッ
   ）Ｋ対して、第１の加算器（ム１）およびパｖ７ア・メ
   モリ（ＩＩ）が交互に連続する１ｍｌの−−のセルと第
   ２の８＠０＊ルとの組合わせたものであシ、 總１０種類のセル（ｚｌ）は第１の複合論理回路プロッ
   タ（１ｊ）と第２の被合論理回路プロ、り（２ｊ）と２
   個のインバータ（ｉｌ。 １２）と３個のトランジスタ（ｔＪ、ｔｌｔＪ）とより
   威るリップル・キャリ加算段であり、第１シよび第２の
   トランジスタ（ｔ　Ｊ　、　ｔｌ）の被制御電流路は第
   １の複合論理回路プロッタ（１ｊ）の出力端子と第１の
   インバータ（ｉｌ）ＯａＳ力端子とＯ関に直列に接続さ
   れ、第１のインバータ（ｉ　Ｊ　）４１０人カー子は第
   ２０インバータ（−２）の出力端子ＫＩＩ続され、 第２のインバータ（１１）の入力端子は第１および第２
   のトランジスタ（ｔ１＊＊Ｊ）ｏ被制御電流路０絵続点
   に接続され、第２のインバータ（２２）の出力端子は第
   ３のトランジスタ（ｔｌ）の被制御電流路を通ってリッ
   プル・命ヤリ加算段の第２０人力端子（Ｉ２）ＫＩＩ続
   され、そ０９ツプル・キャリ加算段の第１の入力端子は
   第１の加算器（Ａ１）の第１の入力部（Ｅｌ）であり、 第１のトランジスタ（１１）のｒ−）はノぐツファ・メ
   毫り（８）のエネーブル入力部（ｉｃｎ）であり、第２
   のトランジスタ（ｔｌ）Ｏｒ−）は第３のインバータ（
   ｉｓ）￥を介してこのエネーブル入力部（Ｅ、）Ｋ！Ｉ
   続され、それは第１および第２の全てのセル（ｓＪ、ｍ
   ｊ）に共通であり、第２．０インバータ（ｌｊ）の出力
   端子は第１のＩｆ類のセル（１７）の出力端子でｔｂシ
   、第２の種類のセル（Ｉ２）は同様に接続された第１ｏ
   ｓ類のセル（ｓ、　Ｊ　）と同じサブ回路で構成されて
   いるが、第１のインバータ（１１）の出力端子が第２の
   種類のセル（２））の出力端子であシ、このセル（Ｉ２
   ）の第１の入力端子に先行して第４のインバータ（１４
   ）が設けられ°ており、 第２の加算器は交互に連続する第１の種＠Ｏ段（１１）
   と第２の種類の段（１２）とよシ成り、 無１０１１１１１１１り段（ｓＪ）ｉｊ２人力／　７　
   ｆ　ｏ　ｙ夕（ｌと、第５のインノ曹−タ（ｌｊ）と第
   ３の普合論３ｗ回路ブロック（１）とより成り、第１の
   加算器（ム１）の第２の入力部（Ｉ２）は第５のインバ
   ータ（１ｓ）の入力端子でＴｏＤ、第３の複合論理回路
   プロッタ（１）は２人力アンＷｒ−）（Ｉｆ）を備え、
   その出力はキャリ出力（Ｃｔ）とノア処理され、 キャリ入力端子（ｅｍ）はノアブロック（ｊ）Ｏ第１の
   入力端子およびアンドｒ−）（ＪＪ）の第１の入力端子
   に接続され、アンドダート（ＪＪ）０第２の入力端子は
   ノアｆシック（１）の第２の入力端子と共に第５のイン
   バー！（１１）の出力端子に！Ｉ続され、 第３の豪合論層回路ブロック（３）の出力端子は第１の
   ｍｓの段（−１）の出力端子（ム）でＴｏ９、ノアプロ
   ッタ（ｓ）の出力端子祉ζＯ段（１１）のキャリ出力端
   子（ｃｔ”）であり、第２の１１＠の段（ｓＪ）は２人
   力ナンドデ騨ツタ（−）と、第４の複合−ｍ回路プロッ
   タ（４）と第６のインバータ（Ｉ６）とから成夛、第４
   の複合論理回路ブロック（４）は２人力オアｆ−）（４
   １）を備え、その出力は今ヤリ出力（ＣＺ）とナンド処
   理され、 キャリ入力端子（Ｃｋ）はナンドブロック（−）の第１
   の入力端子およびノアグー）　（４１）の第１の入力端
   子に接続され、ノアグー）　（ａｌ）の第２の入力端子
   はナンドプロ、り（６）の第２の人、力端子と共に第２
   の種類のＲＣ腸！　）の入力端子であシ、 ナンドブロック（−）の出力端子は第２の種類の段（ｓ
   Ｊ）のキャリ出力端子（Ｃｔ）であり、第６のインノ量
   −タ（１６）の出力端子がこの段（−１）の出力端子で
   あることを特徴とする特許請求の範囲第２項記載の周波
   数分割器。
4. （４）　　デジタル位相四ツクループ中の周波数分割−
   として構成されている特許請求の範囲第１項乃至第３項
   の何れか記載の周波数分割器。
5. （５）　　デジタル信号処理技術を使用するテレビジ冒
   ン受健機中の周波数分割器として構成されている特許請
   求の範囲ｊｌＩ４項記載の周波数分割器・