JPH05500894A - 多段蓄積器シグマデルタ分数ｎの合成 - Google Patents

Abstract

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Description

【発明の詳細な説明】 多段蓄積器シグマデルタ分数Ｎの合成 発明の背景 本発明は一般的には周波数シンセサイザに関し、より特定的には無線周波数の送 受信機による使用のための複数の信号の内の一つを発生するために無線電話通信 装置に使用することができる縦続に接続したシグマデルタ変調器型の蓄積器（ア キュムレータ）を具備する分数Ｎの周波数シンセサイザに関する。

位相ロックループ（Ｐ　Ｌ　Ｌ）周波数合成は、周波数可変電圧制御発振器（Ｖ 　ＣＯ）から多くの関係した信号の内の一つを発生するための良く知られた技術 である。単一ループＰＬＬにおいて、ｖＣＯからの出力信号は、周波数分割され た信号を位相検出器に提供するために選択された整数の数字によって分周するプ ログラム可能な周波数分割器に結合される。位相検出器は周波数分割された信号 を、時間経過及び環境変化に対する周波数の安定のためにしばしば選択されるも う一つの決められた周波数発振器からの基準信号と比較する。周波数分割された 信号と基準信号の間のいかなる位相差もループフィルタを通して結合される位相 検出器からの出力であり、かつ前記位相差はｖＣＯからの出力信号を、周波数分 割された信号と基準信号の間の位相誤差が最小になるように周波数を変化させる やり方でｖＣＯに印加される。プログラム可能な分割器は整数のみで分割するの で、出力周波数の段階幅は基準信号周波数に等しくなるように抑制される。

単一ループＰＬＬについては、ループロック時間、出力周波数の段階幅、雑音特 性、そしてスプリアス信号発生という相反する要求の間において技術上の妥協を してはいけない。

単一ループＰＬＬの制限を克服するために、整数以外の数字で有効に分割するこ とができるプログラム可能な周波数分割器が開発された。基準信号周波数の分数 である出力周波数の段階幅は得られるが、それは高い基準周波数かつ広いループ 帯域を維持している。分数Ｎの合成についての議論は、米国特許第４．８１６， ７７４号に見いだすことができる。そこで述べられるように２個の蓄積器が、切 り替えに伴って発生するスプリアス信号を具備しないで除数の異なる整数値の間 で切り替えるという分数合成の性能を模擬するために使用される。２個の蓄積器 の技術は、消去及びループフィルタ除去によって欲しくないスプリアス信号を低 減するために働く。

分数Ｎの周波数シンセサイザのための基準信号周波数は、それゆえにｖＣＯ出力 周波数の段階幅にプログラム可能な分周器の除数の分母を掛けることによって決 められる。分数Ｎの合成は、実際のチャンネル間隔よりもずっと高い基準周波数 の使用を許し、かつ低周波スプリアス出力の低減のおかげでより広くなった帯域 を使用するための設計を許す。帯域を広くすると、ロック時間が早くなり、基準 入力または分数の除算式に印加される広帯域変調が可能となる。

残念ながら本システムは完全ではなくて、チャンネル間隔と等しい周波数におい てスプリアス信号出力を発生する。

望まれる信号出力の純粋さは、分数でないシステムよりも良いが、しかしそれ自 身では高品質のシステムにとって今なお不十分であるかもしれない。

前記スプリアス出力の影響を最小にするために、そのスプリアス信号を、その周 波数において濾過することが高価でなくかつ簡単である周波数に広げる２個の蓄 積器の分数Ｎの合成システムが開発された。２個よりも多い蓄積器を具備するシ ステムを使用することによって、この恩恵は更にずっと広げることができる。

１個の蓄積器の分数Ｎのシステムの基本構成は第１図のブロック図に示される。

ＶＣＯ１０１は、典型的には位相検出器（φ）１０５への出力を有する完全にプ ログラム可能な周波数分割器１０３に結合される出力信号を発生する。

制御入力は粗いチャンネル設定と除算の分数部分を提供するデジタル網の出力と の和である。位相検出器１０５は、通常、ループフィルタ１０９に、次にＶＣＯ 出力信号を位相ロックするためにＶＣＯ１０１に印加される信号を生成するため に、分割された周波数ｆＶの位相を基準発振器１０７から出力される基準信号の 周波数ｆｒの位相と比較する。

可変周波数分割器１０３の除数値の選択は、米国特許第４．７５８，８０２号に てＺ変換等価で述べられるような以前に知られた実現では通常の加算器１１３、 （比較器１１５への入力がある与えられた数値を越える時に“キャリーアウト” 信号を生成する）比較器１１５、そして（もしもキャリーアウトが起きるならば ）加算器１１３にデジタル数字表現を印加する前に加算器１１３と比較器１１５ から出力されるデジタル数値表現から分母を減するフィードバック論理１１７を 具備するデジタル網１１１によって実行される。第二のデジタル数値表現は、分 数Ｎのシンセサイザでは時間に関するオフセット位相（オフセット周波数）の第 一の微分とデジタル的に等価な数値であり、それはデジタル網１１１のもう一つ の入力に印加される。デジタル網１１１の全体効果は微分の位相を積分すること 、及びＰＬＬに対して位相オフセットと一次の等価である制御信号を（キャリー アウトのデジタル信号の形式で）印加することである。加算器１１３は、基準周 波数信号ｆｒの発生毎にｄθ／ｄｔ（分母）を具備する加算器１１３の過去の内 容を合計する。米国特許第４．Ｅｊ１６．７７４号に述べられるように、加算器 １１３の出力は数字（周波数分割器１０３の除数がＮと［分子／分母］の和とし て表される時に、除数の望まれる分数の部分の分母）と比較される。加算器１１ ３の内容が分母を越えるならば、キャリー出力は真（ｔｒｕｅ）にセットされ、 かつ加算器の内容は次の基準パルスが起きる前にフィードバック論理１１７にお いて分母によって減される。

一例として分母が１３で、かつ分子が１であると仮定する。毎回１３番目の基準 パルスの度に加算器１１３は分母を越え、かつ一つの基準信号ｆｒパルスのため に周波数分割器１０３の除数を〕−増やすであろうキャリー出力を発生する。こ れはＶＣＯＩＯＩ出力信号から一つのパルスを取り除き、かくして蓄積されてい た位相誤差を３６０度だけ減らす。これは正規の除算の数字に追加された１／１ ３除算に相当する。

第２図のＺ変換図に示されるのは、米国特許第４，７５８．８０２号にて明らか にされた内容と一致する１個の蓄積器システムのＺ変換等価デジタル網１１１° である。前記単一蓄積器システムのためのＺ変換等式は、ＤＯ＝　（１／Ｚ）Ｄ 　Ｉ＋Ｑ　（１−１／Ｚ）Ｚ変換加算器２０１は、分子（もしオーバーフローが 起きるならば分母を減じて）と及び１／Ｚ（遅延）ブロック２０３．２０５によ って表されるそれ以前の加算器の内容から供給される。比較することは、２０７ で付加された量子化誤差Ｑを具備するデジタルスライサであると考えられる。

加算器２０７からの出力は加算器２０１にフィードバックされるデジタル数字で あり、かつキャリーアウト信号は上記出力信号とされる。しかしながら、Ｚ変換 解析のためには出力とフィードバック信号の間でいかなる違いも必要でＢ　（ｚ ）＝Ｂ　（ｚ）１／ｚ＋Ａ　（ｚ）　またはＢ　（ｚ）＝Ａ　（ｚ）／　（１− １／ｚ）但し　出力データ＝Ｂ　（ｚ）　＋Ｑ　かつＡ　（ｚ）　＝入力データ ーＢ　（Ｚ）　−Ｑこれを代入してＢ　（ｚ）をめると、 Ｂ　（ｚ）−人力データ／（２−１／ｚ）−Ｑ／　（２−１／Ｚ） そして出力データをめると、 出力データー入力データ／（２−４／ｚ）＋Ｑ　（１−１／ｚ）／　（２−１／ ｚ）前記等式はここで周波数領域に変換することができる（但し“Ｖ”は折り畳 み周波数に正規化された周波数である。） Ｍａｇ、（出力データ／入力データ） ＝１／　（５−４ｃｏｓ　（Ｐ’Ｉ＊　ｖ）　戸／２Ｍａｇ、（出力データ／Ｑ ）　＝　（（２−２ｃ　ｏ　５（ＰＩ＊　ｖ）　）　／　（５−４ｃｏｓ　（Ｐ Ｉ＊　ｖ）　）　）　１／２かくして加算器２０１へのデータはわずかに低域通 過フィルタにかけられ、かつデジタル網１１１′　によって導入される量子化雑 音は高域通過フィルタにかけられる。量子化雑音を高域通過フィルタにかけるこ とは、スプリアスが高域通過の角よりもずっと低い周波数で起きるならば、送受 信機のチャンネルとチャンネル間の周波数間隔の周波数において起きるスプリア ス信号を低減する効果を有する。

高域通過の角よりもずっと低い周波数に低域通過の角の周波数を具備するＰＬＬ 応答を選択することによって、はとんど全ての雑音を除去することが可能である 。単一の蓄積器システムでは、高域通過のロールオフは２０ｄｂ／ｄｅｃａｄｅ である。かくして基準周波数は、十分な雑音抑圧が得られるべきであるならば、 高域通過の角を高い周波数に押し上げるために高くなければならない。（さもな ければＰＬＬの低域通過は非常に低い周波数でなければならなく、かくして広帯 域の恩恵を失なってしまう。）基本的な分数の構造を高域通過フィルタにかける ことを改善するために、２個の蓄積器を使用するシステムのために分数Ｎの合成 を使用することが知られている。２個の蓄積器を使う分数Ｎのシンセサイザは、 米国特許第４．２０４．１７４号に開示されている。また−例は第１図の単一デ ジタル網１１１を置き換える第３図のブロック図に示される。

２個の蓄積器システムにおいて、第一の蓄積器３０１の内容は第二の蓄積器３０ ３へのデータ入力になる。第二の蓄積器３０３は、第一の蓄積器の誤差Ｑ１に加 えてそれ自身のＺ変換量子化誤差Ｑ２を有する。しかしながら前記誤差の両方共 、単一の蓄積器の場合からは低減される。第二の蓄積器３０３からのキャリー出 力は、デジタル論理素子３０５に印加され、そして論理素子３０５によって生じ る微分の後で、周波数分割器１０３に印加されるべき有効なキャリーアウト信号 を生成するために信号加算器３０７において第一の蓄積器３０１のキャリー出力 に印加される。

かくして２個の蓄積器によって生成される効果は、蓄積器３０１のキャリー出力 の１次位相オフセットと、有効なキャリーアウト信号のために蓄積器３０３の微 分されたキャリー出力の２次位相オフセットを加えることである。

前記２個の蓄積器のリップルシステムのＺ変換モデルが第４図のブロック図に示 される。ＤＯＩは第一の蓄積器のデータ出力である。前記計算から、 ＤＯ１＝出力データ＝入力データ／（２−１／ｚ）＋０１　（１−１／ｚ）／　 （２−１／ｚ）Ｄ＋２は、（第二の蓄積器の入力となる）第一の蓄積器の蓄積器 内容である。

Ｄｉ２＝（入力データ−Ｄｏｌ）／　（１−１／ｚ）ＤＯ２に対する上記と同様 な等式は、 ＤＯ２＝Ｄ　ｉ　２／　（２−１／ｚ）＋Ｑ２　（１−１／ｚ）／（２−１／ｚ ） Ｄｉ２のための表現を代入し、次にＤＯｌのための表現を代入すると、 ＤＯ２＝入力データ／　（（２−１／ｚ）（１−１／ｚ））＋Ｑ２　（１−１／ ｚ）／　（２−１／ｚ）−人力データ／（（２−１／ｚ）　２（１−１／ｚ）） −Ｑｌ／（２−１／ｚ）２ 但し、　ＤＯ３＝ＤＯ２（１−１／ｚ）かっ出力データ＝ＤＯ１＋ＤＯ３ かくして代数を解くと、 出力データー入力データ（（３〜２・１／ｚ）／（２−１／Ｚ）　）＋Ｑ１（（ １−１／ｚ）２／（２−１／ｚ）前記表現は次に周波数領域に変換されて（繰り 返すが、“Ｖ”は折り畳み周波数に正規化された周波数である）、Ｍａｇ、（出 力データ／入力データ） ＝　（１３−１２ｃｏｓ　（ＰＩ　本　ｖ）　）　ｌ／２　／（５−４ｃｏｓ　 （ＰＩ本ｖ）） Ｍａｇ、（出力データ／Ｑ１） −（２−２ｃｏｓ　（ＰＩ　本　ｖ）　）　／（５−４ｃｏｓ　（ＰＩ　ネ　Ｖ ）） Ｍａｇ、（出力データ／Ｑ２） ＝　（２−２ｃｏｓ　（Ｐｉｔ　ｖ））／（５−４ｃｏｓ　（ＰＩ＊　ｖ）　） 　１／２この場合、高域通過の角は１個の蓄積器の場合と大体同じ周波数に発生 するが、しかし量子化雑音に対する高域通過特性の周波数応答は４０　ｄ　ｂ　 ／　ｄ　ｅ　ｃ　ａ　ｄ　ｅである。このことはＰＬＬに、望まれる雑音抑制を 今なお維持しながら１個の蓄積器の場合よりも広い帯域を持たせる、つまり分数 のシステムがより低い周波数において作動することを許す。

蓄積器の個数は理論的にはいかなる望まれる台数までも増やすことができる。そ の結果、量子化雑音に対する高域通過特性の応答は、蓄積器の個数を２０　ｄ　 ｂ　／　ｄ　ｅ　ｃ　ａ　ｄｅ倍したものになる。蓄積器（複数）は米国特許第 ４，６０９．８８１号に明らかにされるような「パスカルの三角法」として知ら れているものに「再結合」される。一般的に高次の蓄積器は（１〜１／ｚ）の（ ｎ−１）乗と再結合される。

１９８５年３月発行のＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｍｍｕ ｎｉｃａｔｉｏｎｓ”　Ｖ。

１、　Ｃｏｍ、３３　Ｎｏ、３　の２４９頁から２５８頁に記載のＪａｍｅｓ　 Ｃ，Ｃａｎｄｙ　により開示された論文　「シグマデルタ変調における二重積分 の使用」において、シグマデルタ変調器として知られている機能がアナログ−デ ジタル（Ａ／Ｄ）変換器における有効な積分機能であると示された。シグマデル タ変調器は今では多くの近代的なＡ／Ｄ変換器の基礎を形成している。前記シグ マデルタ変調器のほとんどは、第５図のブロック図に図示されるようなアナログ システムとして実現される積分器について１次または２次である。このシステム の出力は典型的には、アナログ入力レベルに対応して望まれるデジタル出力に到 達するためにデジタルフィルタを通過する。デジタル数字全体が出力されかつフ ィードバックされ、かくして開示されたＡ／Ｄ変換器シグマデルタ変調器を分数 Ｎのシンセサイザにとって適切でないものになることに気をつけるべきである。

しかしながら、前記シグマデルタ変調器が（第６図に示されるような）標本化さ れたデータ実現法でモデル化されるとするならば、その結果Ｚ変換等式は次のよ うになる。

ＤＯ＝　（１，／ｚ）ＤＩ＋Ｑ　（１−１／ｚ）この等式はデータ出力が１クロ ック期間プラス雑音について作動する１次の高域通過デジタルフィルタを具備す る雑音期間、遅延したデータであることを示す。本等式は分数Ｎの合成のための 単一蓄積器の等式と著しく似ていて、かつ第６図に示されるようなＺ変換図にな る。

Ｃａｎｄｙはまた第７図に示されるようなＺ変換図を有し、ＤＯ＝　（１／ｚ） ＤＩ＋Ｑ　（１−１／ｚ）　という伝達機能を有する２次のシグマデルタ変調器 型Ａ／Ｄ変換器を開示している。この２次の実現はまた、全部のデジタル数字が 出力されかつフィードバックされるので、分数Ｎの合成のためには適切ではない 。

発明の種類 従って、本発明の１つの目的は、シグマデルタ変調器機能を分数Ｎのシンセサイ ザにおいて有利に使用することである。

本発明のもう１つの目的は周波数オフセットの小さな増加分を分数Ｎのシンセサ イザに導入することである。

上述の目的及び他の目的は、第一の複数のビ、ットとして現れるデジタル数を受 け入れるデジ・タル網を包含する本発明の分数Ｎのシンセサイザにおいて実現さ れる。上記デジタル数として第−及び第二の積分値が計算されて結合され、また 、出力の上位ビット（’ＭＳＢ）の内の予め決められた数字が選択され、ループ 分周器の除数制御入力に結合される。

図面の簡単な説明 第１図は１次の分数Ｎのシンセサイザのブロック図である。

第２図は第１図のデジタル網に等価なＺ変換図である。

第３図は２次の分数Ｎのシンセサイザのブロック図である。

第４図は第３図のデジタル網に等価なＺ変換図である。

第５図はＤ／Ａ変換器において有効である通常の１次のシグマデルタ変調器のブ ロック図である。

第６図は第５図に等価なＺ変換図である。

第７図はＤ／Ａ変換器において有効な２次のシグマデルタ変調器のためのＺ変換 図である。

第８図は本発明を使用することができる無線送受信機のブロック図である。

第９図は第８図の送受信機用の分数Ｎのシンセサイザのブロック図であって、本 発明を使用するものである。

第１０図は第９図のシンセサイザ用デジタル網のブロック図であって、本発明を 使用するものである。

第１１図は第１０図のデジタル網のための２次のリップル蓄積器のＺ変換図であ る。

第１２図は第９図のシンセサイザにおいて使用することができるデジタル網のた めの２次のラッチされた蓄積器のＺ変換図である。

好ましい実施例の詳細な説明 本発明は、多段蓄積器（マルチアキュムレータ）シグマデルタ分数Ｎのシンセサ イザについてである。ある独自のシグマデルタ構成におけるリップルまたはラッ チされた分数Ｎの分周器制御回路を配置することによって、標準の分数Ｎシンセ サイザの性能上の利点を実現することが可能である。

デジタル無線電話システムにおいて有効であるようなデジタル無線送受信機は、 本発明を有利に使用することができる。ＧＳＭ汎ヨーロッパデジタル無線電話シ ステムは周波数の急劇な変化ができる無線装置を必要とし、デジタルデータ及び デジタル化された音声の送信のためにＢＴ＝０゜３を具備するＧＭＳＫ変調を使 用する。典型的にはＩ−Ｑ変調器が、無線システム上でデジタルデータを送信す るために使用されてきた。そのような構成において、デジタルデータは、対照表 （ルックアップテーブル）において形成された適切に形成された■パルスとＱパ ルスに変換される。

次に、■チャンネルとＱチャンネルはオフセット周波数に変換するために一組の 直交駆動のミキサを通過する。２個のミキサの出力は次にオフセット出力周波数 で混成のＧＭＳＫ被変調信号を形成するために結合される。次に、このオフセッ ト出力周波数は次に望まれる送信器出力周波数に混合される。

急劇な周波数変化、変調、そして低スプリアス信号及び雑音レベルを達成するた めに、変調された多段蓄積器（マルチアキュムレータ）シグマデルタ　分数Ｎシ ンセサイザが本発明では使用される。変調に対して、シンセサイザは送信される べきデータストリームを分数Ｎのシンセサイザのための周波数オフセットに変換 するために対照表（ルックアップテーブル）を使用する。シンセサイザのループ 分周は、ＧＭＳＫ被変調信号のために要求される瞬間的な周波数オフセットに従 うために入力データストリームに従って調整される。この調整はオフセット周波 数かまたは直接に主要な周波数で行える。

分数Ｎのシンセサイザ構成は、スプリアス信号を除去し、離散スプリアス信号を 低減するためにＤ／Ａの補正を発生し、かっＰＬＬに対して直接のデジタル変調 を発生するために、大きな蓄積器（複数）上で作動する。１月、プルかまたはラ ッチされたかのいずれかの蓄積器も、発明の範囲に影響せずに本発明において使 用することができる。

本発明を使用することができる送受信機は第８図のブロック図に示される。基準 発振器８０１は、時間の経過や環境の過酷さに対して比較的一定の周波数を維持 し、周波数シンセサイザ８０３に印加される基準信号ｆ＋を発生する。

シンセサイザの出力は、局部発振器と変調された送信信号をそれぞれ生成するた めに、受信機８０５と送信機８０７の両方によって使用される。動作周波数のチ ャンネルのような送受信機のコントロールオーバ機能は、制御論理８０９の機能 によって提供される。

好ましい実施例におけるシンセサイザ８０３は、第９図に示される一般的な構成 を有する分数Ｎのシンセサイザを具備する。本発明によれば、デジタル網９００ は分数Ｎのシンセサイザのための変形多次元シグマデルタ変調器の形式で作動す る。従来のＺ変換等式は同じ形式であることか示されていたので、シグマデルタ 変調器の出力の内の選択された部分が、ここではＰＬＬシンセサイザ内に含まれ る多係数の（または連続してプログラム可能な）プリスケーラの制御を駆動する ために独特に使用される。これはその結果、分子はデータ入力（ＤＡＴＡ　ＩＮ ）として入力される数字で、かつ分母は量子化器が比較する数字である分数Ｎの シンセサイザになる。

今、第１０図を参照すると、大きな数（３，０００，０００）に等しい加算器長 りを有する２次（２個の蓄積器）リップルのシグマデルタ変調器のためのブロッ ク図が示される。第一の蓄積器１００１は、２７ビツト加算器１００３に対する ４ビツトの最下位ビット（Ｌ　Ｓ　Ｂ）として送受信機の制御論理８０９から２ ４ビツト入力を受け入れ、かつ３ビツトのフィードバックビットは３ビツトの最 上位ビット（ＭＳＢ）として入力する。加算器１００３（２７ビツト長）からの 出力はデータラッチ１００７に入力する。

この構成は、デジタル網内の比較のみがその出力において行われ、中間段階にお いては行われないという点で、分数Ｎの合成のために従来使用された構成、例え ばパスカルの三角形再結合を使用する構成とは違っている。

データラッチ１００７からの出力は、蓄積器が入力の分子の数字の積分を発生す ることを可能にするために加算器１００３に結合される。また、加算器１００３ からの出力は３ビツトのＭＳＢと２４ビツトのＬＳＢに分割され、該２４ビツト のしＳＢは第２の蓄積器１０１１の加算器１００９に結合される。３ビツトのＭ ＳＢは３ビツト加算器１０１３においてフィードバック３ビツトＭＳＢに加算さ れ、この加算結果は加算器１００９に供給される。第二の蓄積器１０１１からの 積分された７ビツト出力は、加算器１００９の合計が一２Ｄよりも小さいか、− Ｄよりも小さいか、＋Ｄよりも大きいか、または＋２Ｄよりも大きいかのいずれ であるかを考慮することによって記号付きの３ビツト出力を創り出す２７ビツト の加算器（フィードバック論理）１０１７に結合される。フィードバック論理１ ０１７からの３ビツトのＭＳＢ出力のみがキャリーアウトとして周波数分割器１ ０３に結合されることに気が付くことは重要である。３ビツトのＭＳＢはまた、 フィードバック論理１０１７から第一の蓄積器１００１及び３ビツト加算器１０ １３にフィードバックされる。かくして第７図に図示されるようなＺ変換モデル を有する２次の変形シグマデルタ変調器は、分数Ｎのシンセサイザにおいてデジ タル網として使用される（２個よりも多い蓄積器を本発明の範囲に影響を与える ことなしに使用することができるけれども）。シンセサイザの起こるべき適切な 動作のために、シグマデルタ変調器のキャリーアウト類のみが本発明において使 用される。

安定度を維持するために、ループ分周器に対するキャリーアウトプット及び量子 化の発生における蓄積器からの除去は標準の分数Ｎとは異なる。この場合、蓄積 器の内部内容は−（Ｌ＋１）＄　Ｄと＋（Ｌ＋１）ネＤの間の範囲に位置し、但 しＬは蓄積器の個数であり、Ｄは分母である。最後の蓄積器の出力が量子化器の 値と等しいか、またはそれよりも大きいならば、キャリーが起きる。この出力が 量子化器の値の２倍よりも大きいならば、キャリーは２倍になるか、または分割 器を２個増やす。これは蓄積器の最高次を通じて繰り返す。このプロセスは、蓄 積器が量子化器制限の負数よりも小さいか、またはそれに等しいならば、逆方向 で起きてもよい。（また、蓄積器へのフィードパ・ツクはキャリー数に量子化器 制限を掛けたものである。）この最終結果は、シグマデルタ分数Ｎのシンセサイ ザがループ分周器のプログラム可能性において、２　（Ｌ＋１）の蓄積器長の増 加を具備する標準の分数Ｎと同じ範囲を要求することである。

第１０図のデジタル網を使用するシグマデルタ分数Ｎのシンセサイザは、「リッ プル」様式で内部の蓄積器１００１及び１０１１を作動する、すなわちいかなる 新しいデータも１クロツクサイクルで全ての蓄積器を回らなければなければなら ない。第１０図のシグマデルタ分数Ｎのシンセサイザのデジタル網のための２次 のリップル蓄積器のＺ変換図が第１１図に示される。該蓄積器はまた、本発明の 範囲から逸脱することなしに、ラッチされた蓄積器として作動してもよい。分数 Ｎの合成のための２次のラッチされた蓄積器シグマデルタ変調器は、第１２図の Ｚ変換図に示される。

分数Ｎのシンセサイザのもう一つ別の実施例において使用されるＮ次のラッチさ れたシグマデルタ変調器は、Ｎ次パスカルの三角形の展開における第一項の大き さを掛けた出力を第一の蓄積器の加算入力にフィードバックし、かつ展開におけ る第二項の大きさを掛けた出力を第二の蓄積器の加算入力にフィードバックする 等々によって、Ｎ次蓄積器の加算入力が（Ｎ−１）次の項の大きさを受け取るよ うになる。

ラッチされないシグマデルタ変調器に対しては上記のように、蓄積器の範囲は＋ ／−（Ｌ＋１．）＄　Ｄであり、かつプログラム可能なループ分周器の除数範囲 は標準の分数の除算と同じである。

（第９図に示されるような）本発明の多段蓄積器シグマデルタ分数Ｎのシンセサ イザのために、変調情報は分数Ｎのシンセサイザのデジタル網９００に、送受信 機の制御論理８０９からのチャンネル制御の分子２４ＬＳＨの内の１６ＬＳＢと して印加される。ＧＳＭシステムにおいてデータレートは２７０．８３３３３ｋ ｂであり、ＢＴ積は０゜３である。この結果、変調時にＰＬＬを低歪で通過しな ければならない約８１ｋＨｚの周波数になる。

ＧＭＳＫ信号の実際の周波数オフセット成分は、ｌＯＨ２から約７０ｋＨｚ迄の 範囲に位置する。１０Ｈｚよりも小さな段階を合成するために必要であるから、 この範囲は蓄積器の長さを決定する。基準周波数２６ＭＨｚを具備するＧＳＭシ ステムの好ましい実施例においては、蓄積器長は２４ビツトであるが、それは最 低でも少なくとも２２ビツトでなければならない。

明らかに、変調のおかげで望まれる瞬間的な周波数オフセットは、ループフィル タのカットオフよりも十分に下である。従ってＰＬＬは変調のために基本周波数 にチャンネル属性を付加するいずれのスプリアス信号をも減衰させない。しかし ながら多段蓄積器システムによって本問題は克服される。

全てのスプリアス出力が、作用の高いレートで多くの蓄積器を使用する結合され た効果が分数の過程の量子化雑音の大きな減衰に帰着する非常に低い周波数に移 動するように分数化（除算の分数部分の分母の値）を増加することは可能であり 、かつ好ましい。かくして大きな分母は、生成されるスプリアス信号がループの 高域通過特性の３デシベル曲がり角よりも十分に低くなるように基準発振器の周 波数を有効に分割する。多くの蓄積器を使用することは、高域通過フィルタ作用 の勾配を増加する。動作レートを増加することは、高域通過フィルタの曲がり角 の周波数を高い周波数に移動する。

第９図に本発明の分数Ｎのシンセサイザのブロック図を再び参照すると、分数Ｎ のデジタル網９００の出力はプログラム可能な周波数分割器１０３の分周制御入 力に供給される。デジタル網９００が一基準期間の間に除算を１だけ増加する時 に、ＶＣＯ１０１の一つの出力パルスが周波数分割器１０３によって有効に取り 除かれる。この作用はＶＣＯＩＯＩの出力周波数において２πラジアンの位相シ フトに対応する。次に、該位相シフトは位相検出器１０５の入力における位相シ フトが周波数分割器１０３の除数によって除算される２πラジアンとなるように 周波数分割器１Ｏ３によって分周される。一般的にデジタル網９００は、時間と 共に変わる分周比を発生する。かくして一般的な場合において、位相検出器１０ ５に対する入力は次のように表現することができ、 （２ｎ／ｓＮＬ　）　・ｃ　（ｎ） 但し、ＮＬは正規のループ分周比 ｃ　（ｎ）はオフセット周波数におけるデジタル順序則（シーケンス）のフーリ エ成分であり、１／ｓは周波数を位相に変換するために導入される。

デジタル順序則のフーリエ成分は次のように計算され、ｃ　（ｎ）＝２／ＮΣ　 θ（ｉ）［ｃｏｓ　（２ｒＩｉ／Ｎ）１＝〇 −ｊ　５ｉｎ（２ｎｉ／Ｎ）］ 但し、Ｎは該順序則の一期間におけるポイントの合計の数であり、 θ（ｉ）はデジタル順序則の時間波形 ｉは時間成分であり、 ｎは周波数成分である。

位相検出器１０５を通過した後で、この信号は次にループフィルタ１０９に入力 する。ループフィルタ１０９の出力はＶＣＯ１０１の制御入力に供給する。ＶＣ Ｏｌ、０１の入力における制御する誤差電圧の大きさは次のように表現され、 Ｖｃ　＝　（２ｎＫφｌ　ｃ　（ｎ）　ｌ　ｌ　Ｆ　（ω）　ｌ）　／ＮＬ但し 、Ｋφは位相検出器の変換利得であり、１Ｆ（ω）１はオフセット周波数におけ るフィルタ応答の大きさである。

この制御電圧はＶＣＯＩＯＩに次のようにスプリアス成分を出力させる。

ｆｓｐｕｒ　（ｔ）　＝　（２πにφＫｖ）／ＮＬ　・ＩＦ　（ω）　ｌ　ｌ　 ｃ　（ｏ）　ｌ　ｃｏｓ　（０ｍ　ｔ）但し、ω山はデジタル順序則のスプリア ス周波数成分であり、 Ｋｖは可変発振器の変換利得である。

位相ロックループのフィードバック特性は、スプリアス成分が次のようになるよ うに前記式を修正するであろう、ｆｓｐｕｒ　（ｔ）＝　［（２πにφＫＶ）／ ＮＬ−ＩＦ　（ω）　ｌ　ｌｃ　（ｎ）　１ｃｏｓ　（０ｍ　ｔ）　コ　／［１ ＋（ＫφＫｖ　ＩＦ　（ω）　ｌ）／　（ωｍＮＬ）］小さなスプリアス成分の ためには、スプリアスレベルはβが上記にて導き出された周波数に対応する位相 である場合に、β／２と近似することができる。

β＝ｆ　ｆ＋ｐｕｔ　（ｔ）　ｄ　ｔ スプリアスレベルはかくして次のように近似することができる。

β／２＝　［πにφＫｖ　／　（ＮＬ　０ｍ　）　’ＩＦ　（ω）　ｌ　ｌｃ　 （ｎ）　ｌ　コ　／［１＋（ＫφＫｖ　ｌ　Ｆ　（ω）　ｌ）　／（０ｍ　ＮＬ 　）　］ 低周波数に対してはＦ（ω）→無限大　かつωｍ→０かくして該スプリアスレベ ルは次のように近似することができる、 β／２＝　２π　ｌｃ（ｎ）１ かくして、全スプリアス成分が小さな値になるように、もしデジタル網９００の フーリエ成分が作られるならば、位相ロックループの出力は小さなスプリアス値 を含みもするであろう。デジタル網９００は量子化雑音に対して高域通過フィル タとして働く。非常に大きな散逸分数化を増加することによって、全てのスプリ アス信号は分数順序発生器がスプリアスレベルを位相ロックループの雑音制限の レベルより低く減衰する周波数オフセットに位置する。位相ロックループ出力に 渡した後に、該スプリアス信号は分数順序発生器により設定されたレベルを今な お維持する。

好ましい実施例では、位相検出器は基準発振器１．０７によって供給された２６ ＭＨｚで作動し、かつ分数化は大きな数（２２４＝１６，７７７．２１６）によ って行われる。

分数Ｎのスプリアス信号は、１．５４９７２ヘルツの高調波及び副高調波におい て生じる。該基準は非常に高い周波数にあるので、分数Ｎのデジタル網９００の 高域通過の曲がり角は約６．５ＭＨｚに生じる。分数化によって発生したスプリ アス信号の減衰はそれゆえに非常に大きい。

デジタル網９００の高域通過特性を使用してスプリアス信号を除去することは、 重要な有利な点を有する。第一に、チャンネル間隔が、低歪の変調のために最低 要求される周波数段階よりもずっと小さい。第二に、除去される必要がある位相 ロックループの雑音制限以上にいかなる離散したスプリアス信号もないので、該 ループ帯域が非常に広い。

（２６ＭＨｚである現基準におけるスプリアスを除く。）好ましい実施例におい て、開放ループ単一利得周波数４００ｋＨｚはＧＭＳＫ信号に対してピーク値で ５度、かつ実効値（ＲＭＳ）で３．５度の位相誤差を生しる。該位相誤差はピー ク値で２０度、実効値で５度というＧＳＭ仕様を与えられた納得のいく制限であ る。実効値３．５度は広いループ帯域によって決定されるという点で非常に信頼 できる。

いくつかのチャンネルオフセットは分子と分母の共通因数になるという点で非常 に高い分数のために設計されたシステムに関して問題が起き得る。該問題は、望 まれる分数化よりもずっと小さい有効な分数化という結果になって、そして離散 したスプリアス信号が再び現れる。この状態は、蓄積器の下位ビット（Ｌ　Ｓ　 Ｂ）をセットすることによって防ぐことができる。−例として、Ｊ−チャンネル が１／４という分数のオフセットを要求する上記状態を考える。本状態は、５． ５ＭＨｚの高調波及び副高調波におけるスプリアス出力という結果になる。もし ＬＳＢがセットされるならば、分数化はスプリアス信号をＩＨｚの領域に戻す４ ゜１９４．３０５／１６，７７７．２１６になる。この分数化は小さな周波数誤 差になるが、大抵の場合この種の誤差は重要ではない。

高い分数化を確実にする第二の方法は、最初に蓄積器をある数またはグループの 数で設定（オフセット）して、そして次に望まれる周波数データを入力すること である。この初期化設定は、２個以上の内部蓄積器を含む分数Ｎの蓄積器に、入 力データのほとんどいかなる値のための全蓄積器長に対応するスプリアスパタン を発生させる。多段蓄積器システムでは、一番下のビット（ボトムビット）の初 期化オフセットは、オフセットデータ上に乗せられた本質的にランダムなバタン という結果になる。初期化オフセットは一度データがシステムに供給されると除 去されるので、この方法は決して周波数誤差を生じない。但し、１個の蓄積器の システムでは波形が、初期化オフセットに関係なく同じ波形に戻る簡単な鋸歯状 波に対応するので、この方法は１個の蓄積器のシステムのためには決して働かな いことに注意する。多くの蓄積器のシステムの場合、このオフセットは、非常に 長い時間順序を形成するために、デジタル網１１１において除去される低周波の スペクトル成分と相互に作用する大多数のパターンを作る。

へｑ 長さ＝０ 要約書 少なくとも２次のシグマデルタ変調器を用いた分数Ｎのシンセサイザを開示する 。シグマデルタ変調器の出力蓄積器（１０１１）からの上位ビットをループ分周 器（１０３）の可変除数のためのキャリアウド制御として用いる。シンセサイザ への変調はシグマデルタ変調器への入力デジタル数の一部として導入され、スプ リアス信号出力はループ分周器の除数の分数の分母として大きな数を選択するこ とによって実現される。

国際調査報告

Claims (16)

【特許請求の範囲】
1. １．電圧制御発振器の出力信号周波数をループ分周器によって分割し、該ループ 分周器は制御入力によって制御される可変除数を有しフィードバック信号を生成 して基準信号と比較し、前記電圧制御発振器の周波数制御をする分数Ｎのシンセ サイザであって、 第一の複数のビットとして表現される第一のデジタル数を受け入れるための手段 、 シグマデルタ変調器手段を含み、前記第一のデジタル数の第一及び第二の積分値 を計算しかつ結合するための手段、前記計算しかつ結合するための手段から最上 位ビット（ＭＳＢ）出力の予め決められた数を選択して前記ループ分周器の除数 制御入力に結合するための手段、を具備する分数Ｎのシンセサイザ。
2. ２．更に、前記第一のデジタル数の少なくとも１ビットを時間的に変えることに よって出力信号を変調するための手段を具備する請求の範囲第１項に記載の分数 Ｎのシンセサイザ。
3. ３．更に、前記シグマデルタ変調器手段が少なくとも２個の蓄積器を具備する請 求の範囲第１項に記載の分数Ｎのシンセサイザ。
4. ４．前記可変除数が、整数及び分母によって除算された分子の商の和によって表 現される平均値を有し、前記可変除数の分母が、該分母によって除算された基準 信号周波数の商の周波数が出力信号におけるスプリアス信号を除去する分数Ｎの シンセサイザの高城通過特性の曲がり角の周波数よりもずっと低くなるように大 きな値である、請求の範囲第３項に記載の分数Ｎのシンセサイザ。
5. ５．更に、前記少なくとも２個の蓄積器が更に、多数ビットとして表現される第 二のデジタル数を受け入れるための手段を具備する、前記請求の範囲第３項に記 載の分数Ｎのシンセサイザ。
6. ６．電圧制御発振器の出力信号周波数をループ分周器によって分割し、該ループ 分周器は制御入力によって制御される可変除数を有しフィードバック信号を生成 して基準信号と比較し、前記電圧制御発振器の周波数制御をする分数Ｎのシンセ サイザであって、 第一の複数のビットとして表現される第一のデジタル数を受け入れるための手段 、 前記第一のデジタル数と、第二の多数ビットを有する第二のデジタル数の最上位 ビット（ＭＳＢ）の予め決められた数の第一の積分を計算し、第三の多数ビット を具備する第三のデジタル数を作り出すための手段、前記第三のデジタル数の最 下位ビット（ＬＳＢ）の予め決められた数の第二積分、及び前記第三のデジタル 数の最上位ビット（ＭＳＢ）の予め決められた数と前記第二のデジタル数の最上 位ビット（ＭＳＢ）の予め決められた数との合計を計算し、前記第二のディジタ ル数を生成するための手段、 前記第二のデジタル数の最上位ビット（ＭＳＢ）の予め決められた数を選択し、 少なくとも前記ループ分周器の除数制御入力へ結合するための手段、 を具備する分数Ｎのシンセサイザ。
7. ７．更に、前記第一のデジタル数の少なくとも１ビットを時間的に変えることに よって出力信号を変調するための手段を具備する請求の範囲第６項に記載の分数 Ｎのシンセサイザ。
8. ８．更に、前記第一の積分を計算するための手段及び前記第二の積分を計算する ための手段の内の少なくとも一つの内部の内容から前記デジタル数を減じるため の手段を含む残留量子化雑音修正信号を発生するための手段を具備する前記請求 の範囲第６項に記載の分数Ｎのシンセサイザ。
9. ９．可変除数が、整数と分母によって除算される分子の商との和によって表現さ れる平均値を有し、かつ該分母によって除算される基準信号周波数の商の周波数 が、出力信号におけるスプリアス信号を除去する分数Ｎのシンセサイザの高域通 過特性の曲がり角の周波数よりもずっと低くなるように、前記可変除数の分母が 大きな値である、請求の範囲第６項に記載の分数Ｎのシンセサイザ。
10. １０．分数Ｎのシンセサイザを用いて電圧制御発振器の出力信号から引き出され る動作周波数信号を発生し、該分数Ｎのシンセサイザは電圧制御発振器の出力信 号周波数をループ分周器によって分割し、該ループ分周器は、制御入力によって 制御される可変除数を有してフィードバック信号を発生し、基準信号と比較して 電圧制御発振器の周波数制御をする無線送受信機であって、 動作周波数信号を送信するための手段、前記動作周波数信号を一部分決めるため に第一の複数のビットとして表現される第一のデジタル数を受け入れるための手 段、 シグマデルタ変調器手段を含み、前記第一のデジタル数の第一及び第二の積分を 計算しかつ合わせるための手段、前記ループ分周器の除数制御入力へ結合するた めに前記計算しかつ合わせるための手段から最上位ビット（ＭＳＢ）出力の予め 決められた数を選択するための手段、を具備する無線送受信機。
11. １１．更に、前記第一のデジタル数の少なくとも１ビットを時間的に変えること によって動作周波数信号を変調するための手段を具備する請求の範囲第１０項に 記載の無線送受信機。
12. １２．電圧制御発振器の出力信号周波数をループ分周器によって分割し、該ルー プ分周器は制御入力によって制御される可変除数を有し、フィードバック信号を 生成して基準信号と比較し、前記電圧制御発振器の周波数制御をする分数Ｎのシ ンセサイザを用いた信号シンセシス方法であって、 前記第１の複数のビットとして表現される第１のデジタル数を受け入れるための 段階、 前記第１のデジタル数と、第２の多数ビットを有する第二のデジタル数の最上位 ビット（ＭＳＢ）の予め決められた数の第一の積分を計算し、第三の多数ビット を具備する第三のデジタル数を作り出すための段階、前記第三のデジタル数の最 下位ビット（ＬＳＢ）の予め決められた数の第二積分、及び前記第三のデジタル 数の最上位ビット（ＭＳＢ）の予め決められた数と前記第二のデジタル数の最上 位ビット（ＭＳＢ）の予め決められた数との合計を計算し、前記第二のディジタ ル数を生成するための段階、 前記第二のデジタル数の最上位ビット（ＭＳＢ）の予め決められた数を選択し、 少なくとも前記ループ分周器の除数制御入力へ結合するための段階、 を具備する方法。
13. １３．更に、前記第一のデジタル数の少なくとも１ビットを時間的に変えること によって該出力信号を変調するという段階を具備する請求の範囲第１２項に記載 の方法。
14. １４．残留量子化雑音の修正信号を発生するという段階を更に具備する請求の範 囲第１２項に記載の方法。
15. １５．更に、可変除数が、整数と分母によって除算される分子の商の和によって 表現される平均値を有するように、可変除数を発生するという段階を具備する請 求の範囲第１２項に記載の方法。
16. １６．更に、前記可変除数の分母によって前記基準信号周波数を分割し、前記分 母は、分数Ｎのシンセサイザの高域通過特性の曲がり角の周波数よりも商の周波 数の高さがずっと低くなるように大きな値を有して出力信号におけるスプリアス 信号を除去する段階、 前記第一の積分を計算する段階及び前記第二の積分を計算するための段階の少な くとも一つにおいて多数ビットとして表現される第二のデジタル数の少なくとも １ビットのために予め決められた状態を選択することによって、多数の分子の値 のために前記分母を維持する段階、を具備する請求の範囲第１５項に記載の方法 。