JP2002507850A - 位相検出器 - Google Patents

位相検出器

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JP2002507850A JP2000537298A JP2000537298A JP2002507850A JP 2002507850 A JP2002507850 A JP 2002507850A JP 2000537298 A JP2000537298 A JP 2000537298A JP 2000537298 A JP2000537298 A JP 2000537298A JP 2002507850 A JP2002507850 A JP 2002507850A
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Abstract

(57)【要約】 入力パルス信号の立上りおよび下降エッジの両方でオンにトリガーする位相検出器が開示される。それは入力信号の周波数を有効に二倍にする。位相検出器が位相同期ループに使用される場合、二倍にされた周波数はより低い分周比を使用できることを意味し、それにより導入される任意のノイズ寄与が低減される。

Description

【発明の詳細な説明】
【０００１】 （発明の技術分野） 本発明は位相検出器回路に関し、特に位相同期ループ内で使用できる位相検出
器に関する。より詳細には、本発明はシステムクロックの両方のエッジでオンに
トリガーして、回路やノイズを付加することなく基準周波数を有効に２倍にする
位相検出器に関する。
【０００２】 （発明の背景） 例えば、ＧＳＭあるいはＤＣＳシステムの元で作動する移動電話通信における
デジタル通信システムでは、連続位相変調（ＣＰＭ）技術が使用される。
【０００３】 位相同期ループは良く知られている。基準周波数の信号が位相検出器への入力
を与え、その出力がフィルタされて電圧制御発振器へ通される。この電圧制御発
振器からの出力は位相同期ループからの出力であり、やはり分周器へ帰還される
。分周器からの出力は位相検出器へ帰還され、回路はループの出力を基準周波数
に分周器の分周比を乗じたものに等しい周波数とするように作用する。したがっ
て、入力情報包含信号を使用して好ましくは分数−Ｎ分周器、すなわち、非整数
分周比を提供できる、プログラマブル分周器を制御することにより周波数もしく
は位相変調が達成される。
【０００４】 米国特許第４，８１４，７２６号にはこの種の回路が示されている。
【０００５】 一般的に、このような回路では、基準信号内に現れる、あるいは位相検出器に
より発生されるノイズ信号は分周器の分周比に対応する増幅率で増幅される。し
たがって、基準周波数を高くしてこの分周比を低減できることが有利である。し
かしながら、例えば、基準周波数を高めてノイズ寄与を低減するために周波数二
倍器を導入すると、余分な回路を付加する必要があり、回路のサイズおよび消費
電流が増大する。
【０００６】 （発明の概要） 本発明に従って、信号クロックの両方のエッジでオンにトリガーすることによ
り基準周波数は有効に二倍とされる。それにより回路出力へのノイズ寄与を低減
するためにサイズおよび消費電流を増大することなく二倍された基準周波数の効
果が得られる。
【０００７】 本発明の１つの特徴にしたがって、入力基準周波数信号の両方のエッジでオ
ンにトリガーする位相検出器が提供される。
【０００８】 本発明の第２の特徴にしたがって、入力基準周波数信号の両方のエッジでオン
にトリガーする位相検出器を含む位相同期ループが提供される。
【０００９】 本発明の第３の特徴にしたがって、その分周率を制御するデルタ−シグマ変調
器を有し、位相検出器が入力基準周波数信号の両方のエッジでオンにトリガーす
る分数−Ｎ位相同期ループ回路が提供される。
【００１０】 （好ましい実施例の詳細な説明） 図１は分数−Ｎ位相同期ループのブロック図であり、分周器の分周率を制御す
るためのデルタ−シグマ変調器が使用されており、本例では、移動電話機等の移
動通信装置の送信回路内に使用される。同様な回路を使用してこのような装置の
受信回路内の局部発振器を制御することができる。
【００１１】 従来のように、基準周波数ｆrefを有する入力基準信号Ｖｒｅｆが位相検出器 ４の第１の入力２へ供給される。位相検出器４からの出力はループフィルタ６内
でフィルタリングされて電圧制御発振器（ＶＣＯ）８へ通され、それはループ出
力１０において出力信号を供給する。ＶＣＯ８からの出力信号は分周器１２にも
供給され、そこで分周比Ｎで分周される。分周器１２からの分周出力は位相検出
器２の第２の入力１４へ供給される。
【００１２】 よく知られているように、この帰還ループにより回路出力１０上の出力信号は
Ｎ．ｆrefに等しい周波数を有するようにされる。したがって、分周比Ｎの値を 制御し、一般的によく知られた種類のプログラマブル分周器１２を使用すること
により出力周波数を制御することができる。
【００１３】 図１の回路では、送信されるデータに対応する情報信号がデータ入力１６へ供
給され、次に基準周波数ｆrefで除した所望の変調信号の瞬時周波数を有する信 号を発生するために、波形発生器１８へ供給されその周波数ｆrefでサンプリン グされる。
【００１４】 チャネル選択入力２０における信号に基づいて、加算器２２内で波形発生器１
８からの信号へオフセットを加算することができ、それによりシグマ−デルタ変
調器２４への入力が供給され、それは次に分周器１２へ入力する所望の分周比Ｎ
を発生するのに使用される。したがって、ループ出力１０上に発生される出力信
号はデータ入力１６上の入力データ信号に応答して連続的に位相変調され、従来
の送信回路により増幅され送信される信号を発生する。
【００１５】 位相同期ループ（ＰＬＬ）が瞬時周波数に関してローパスフィルタであれば、
それは所望の変調信号の再構成装置とみなすことができる。位相同期ループ内の
ループフィルタの帯域幅を変調を通すのに十分なように選択することにより、Ｖ
ＣＯ８の出力は瞬時周波数に対応する信号およびデルタ−シグマ変調器の量子化
ノイズに対応する位相ノイズにより構成されるようになる。位相ノイズはオーバ
サンプリング率を増すかあるいはＰＬＬにより実施されるフィルタリングのロー
ルオフを増すことにより低減することができる。後者はＰＬＬの安定度余裕を危
険に曝さなければ困難である。オーバサンプリング率は基準周波数を高めること
により増大することができるが、例えば、この信号が移動局においてシステムク
ロックとして使用されたり、適切なクリスタルが利用できない場合には、この周
波数を変えことはできないことがある。
【００１６】 システムクロック信号の周波数を周波数二倍器により二倍にしてより高い基準
周波数を発生することができるが、それによりループ内にノイズ源が導入され、
さらに、装置のサイズおよび消費電力が増大する。
【００１７】 したがって、本発明に従って位相検出器４は入力クロック信号Ｖｒｅｆの両方
のエッジを使用して、装置のサイズや消費電力を増大するいかなる回路も付加す
ることなく、その基準周波数を有効に二倍にする。それにより、出力信号内のノ
イズ寄与を増すことなく、オーバサンプリング比を有効に二倍にする。
【００１８】 このタイプの位相検出器は他の応用、例えば、任意の位相同期ループで使用で
きることがお判りであろう。このような回路では、二倍にした入力周波数の使用
により分周比の所要値が半分となり、したがってそれにより導入されるいかなる
ノイズ寄与も低減される。
【００１９】 図２は図１に示す装置の一部を形成する位相検出器４の構造をより詳細に示す
。位相検出器４は基準周波数信号Ｖｒｅｆを受信する第１の入力端子２、分周器
回路１２からの出力を受信する第２の入力端子１４、および図１の回路ではルー
プフィルタ６へ入力信号を供給する出力端子２６を有する。位相検出器において
一般的に知られているように、位相検出器４はその２つの入力２，１４に現れる
信号間の位相差を表わす出力を出力端子２６に生じる。
【００２０】 位相検出器４は３つのＤ型フリップフロップ２８，３０，３２を含み、各々が
データ（Ｄ）、クロック（Ｃ）およびリセット（Ｒ）入力端子、および出力（Ｑ
）を有する。３つのフリップフロップ２８，３０，３２の各々のデータ入力（Ｄ
）がここでは“ハイ”すなわち“１”入力を受信する。
【００２１】 入力端子２からの基準クロック信号は第１のフリップフロップ２８のクロック
入力へ供給され、基準クロック信号の各立上りエッジでフリップフロップ２８が
トリガーされて装置の出力に信号を発生する。入力基準クロックはインバータ（
ＮＯＴ）（３４）へも供給され、そこからの出力反転基準周波数は第２のフリッ
プフロップ３０のクロック入力へ供給される。したがって、基準周波数自体の各
下降エッジに対応する時間に、このフリップフロップは反転基準周波数の各立上
りエッジでオンにトリガーされ、この第２のフリップフロップ３０の出力上に信
号を発生する。これら２つのフリップフロップ２８，３０からの出力はＯＲゲー
ト３６へ供給され、その出力はチャージポンプ回路４０のソース入力３８へ供給
される。
【００２２】 位相検出器４の第２の入力端子１４上の入力信号は第３のフリップフロップ３
２のクロック入力へ供給され、したがって、それはその信号の各立ち上がりエッ
ジでオンにトリガーされ、その装置の出力に生じる信号はチャージポンプ装置４
０のシンク制御入力４２へ供給される。
【００２３】 ＡＮＤゲート４４はチャージポンプ回路４０のソース制御入力３８およびシン
ク制御入力４２へ供給される入力信号を受信し、これらの信号の両方がハイであ
る時、すなわち第３のフリップフロップ３２からの出力および第１および第２の
フリップフロップ２８，３０からの出力の一方が共にハイである時に、出力パル
スを発生する。不感帯効果を回避するために遅延回路４６により遅延されたＡＮ
Ｄゲート４４の出力信号が３つのフリップフロップ２８，３０，３２の全てのリ
セット入力端子へ供給される。
【００２４】 したがって、この回路は各クロックサイクル内で２回トリガーされ、基準クロ
ック信号の立上りエッジでフリップフロップ２８により１度トリガーされ、基準
クロック信号の下降エッジでフリップフロップ３０により１度トリガーされる。
したがって、実際上基準クロックの周波数は二倍にされている。
【００２５】 図３はチャージポンプ回路４０の構造を示す回路図である。入力端子３８から
のソース制御信号がＮＰＮトランジスタ５２のベース端子へ供給され、反転ソー
ス制御信号が入力５４へ供給され、したがって、ＮＰＮトランジスタ５６のベー
ス端子へ供給される。トランジスタ５２，５６のエミッタは電流源５８を介して
接地に接続される。
【００２６】 入力端子４２を介して供給されるシンク制御信号はＮＰＮトランジスタ６０の
ベース端子に接続され、反転シンク制御信号が端子６２に供給され次にＮＰＮト
ランジスタ６４のベースに接続される。トランジスタ６０，６４のエミッタは電
流源６６を介して接地レールに接続される。
【００２７】 電流源５８，６６内の電流は出力電流パルスの立上りおよび下降時間をセット
する。
【００２８】 トランジスタ５２，６０のコレクタ端子は各抵抗６８，７０を介して正の供給
レールＶｃｃに接続され、トランジスタ５６，６４のコレクタ端子は正の電源Ｖ
ｃｃに直接接続されている。
【００２９】 回路に流入する電流の大きさを制御する入力電圧ＶｉｎがＮＰＮトランジスタ
７２，７４のベースに接続され、そのコレクタは正の供給レールＶｃｃに接続さ
れそのエミッタはそれぞれトランジスタ５２，６０のコレクタノードに接続され
ている。入力電圧Ｖｉｎの大きさは一定であるが、ＰＬＬ閉ループ帯域幅を変更
するために変えることができる。
【００３０】 これらのノードは各ＰＮＰトランジスタ７６，７８のベース端子にも接続され
、そのエミッタ端子は各抵抗８０，８２を介して正の供給レールＶｃｃに接続さ
れている。入力電圧Ｖｉｎの大きさ、および各抵抗８０，８２の抵抗値により出
力電流パルスの大きさがセットされる。トランジスタ７６，７８のコレクタ端子
は各ＮＰＮトランジスタ８４，８６のコレクタ端子に接続され、そのベース端子
は一緒に接続され、そのエミッタ端子は、トランジスタ８４，８６のノイズ寄与
を低減する、整合された各抵抗８８，９０を介して接地レールに接続されている
。ＮＰＮトランジスタ８６のコレクタおよびベース端子は一緒に接続されている
。
【００３１】 したがって、回路はカレントミラーを介して鏡映された２つの等しい電流源か
らなっている。差動入力対３８，５４および４２，６２を介して供給される差動
入力信号の大きさにより電流源、特にそこから供給される電流パルスの長さ、し
たがってトランジスタ８４を介して供給される出力電流、したがって出力端子９
２の出力信号が制御される。
【００３２】 入力基準クロック信号の各サイクル内で２回トリガーされる、したがって基準
周波数を有効に二倍にする位相検出器が開示されている。
【図面の簡単な説明】
【図１】 本発明の１つの特徴に従った位相同期ループを示す図である。
【図２】 本発明のもう１つの特徴に従った位相検出器のブロック図である。
【図３】 図２の位相検出器回路の一部の１つの考えられるインプリメンテーションをよ
り詳細に示す回路図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年２月２５日（２０００．２．２５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，Ｇ Ｅ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ， ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ， ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ Ｆターム(参考） 5J106 AA04 CC01 CC24 CC26 CC41 CC52 CC58 DD32 DD42 DD43 DD46 DD48 JJ02 KK22 KK38 KK40 LL02

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 基準クロック信号入力と、 比較信号入力と、 比較信号の位相を基準クロック信号の２倍の周波数を有する信号と比較する手
    段と、 を含む位相検出器。
  2. 【請求項２】 基準クロック信号入力と、 比較信号入力と、 基準クロック信号をその２倍の周波数を有する二倍基準信号へ変換する手段と
    、 比較信号の位相を二倍基準信号の位相と比較する手段と、 を含む位相検出器。
  3. 【請求項３】 基準クロック信号入力と、 比較信号入力と、 基準クロック信号の各正となるもしくは負となるエッジに応答して第１のパル
    ス信号を発生する手段と、 比較信号の各パルスに応答して第２のパルス信号を発生する手段と、 第１および第２のパルスの位相を比較する手段と、 を含む位相検出器。
  4. 【請求項４】 請求項３記載の位相検出器であって、第１のパルス信号を発
    生する手段は、 ２つのラッチ装置を含み、基準クロック信号の各正となるエッジに応答してパ
    ルスが発生されるように基準クロック信号が第１ラッチ装置に供給され、基準ク
    ロック信号の各負となるエッジに応答してパルスが発生されるように基準クロッ
    ク信号が第２のラッチ装置に供給され、さらに、 第１および第２のラッチ装置により発生される各パルスに対応するパルスをそ
    の中に有する第１のパルス信号を発生する組合せ論理装置を含む位相検出器。
  5. 【請求項５】 前記いずれかの項記載の位相検出器を含む位相同期ループ。
  6. 【請求項６】 請求項１−４のいずれか一項記載の位相検出器を含む分数−
    Ｎ分周比位相同期ループ。
  7. 【請求項７】 分数−Ｎ位相同期ループを含むポータブル無線通信装置であ
    って、 位相検出器と、 フィルタと、 電圧制御発振器と、 分数−Ｎ分周器と、を含み、 位相検出器は、 基準クロック信号入力と、 分周器から信号を受信する比較信号入力と、 基準クロック信号の各正となるもしくは負となるエッジに応答して第１のパ
    ルス信号を発生する手段と、 比較信号の各パルスに応答して第２のパルス信号を発生する手段と、 第１および第２のパルスの位相を比較する手段と、 を含むポータブル無線通信装置。
  8. 【請求項８】 請求項７記載のポータブル無線通信装置であって、分周器に
    対して分周比を発生するデルタ−シグマ変調器を含むポータブル無線通信装置。
JP2000537298A 1998-03-13 1999-03-11 位相検出器 Pending JP2002507850A (ja)

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GB9805456A GB2335322B (en) 1998-03-13 1998-03-13 Phase detector
GB9805456.2 1998-03-13
PCT/EP1999/001603 WO1999048195A1 (en) 1998-03-13 1999-03-11 Phase detector

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CN (1) CN1116734C (ja)
AR (1) AR014721A1 (ja)
AT (1) ATE467949T1 (ja)
AU (1) AU760201B2 (ja)
BR (1) BR9908735A (ja)
CO (1) CO4830498A1 (ja)
DE (1) DE69942363D1 (ja)
EE (1) EE200000530A (ja)
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