JPH07143006A - デルタシグマ型ａ／ｄコンバータ - Google Patents
デルタシグマ型ａ／ｄコンバータInfo
- Publication number
- JPH07143006A JPH07143006A JP28484593A JP28484593A JPH07143006A JP H07143006 A JPH07143006 A JP H07143006A JP 28484593 A JP28484593 A JP 28484593A JP 28484593 A JP28484593 A JP 28484593A JP H07143006 A JPH07143006 A JP H07143006A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- offset
- input
- delta
- modulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 ΔΣ型Ａ／Ｄコンバータにおいて、ΔΣ変調
器が微小ＡＣ入力または無入力の場合に、量子化データ
の量子化ノイズ中に発生するトーン成分が出力に現れな
いようにすること。 【構成】 ５つの積分器６〜１０は縦続接続され、それ
ぞれの出力は加算され、その加算結果Ｖａはコンパレー
タ１５により、１ビットデータＤに量子化される。１ビ
ットＤ／Ａコンバータ１６はデータＤの極性に応じて、
＋Ｖｒｅｆまたは−Ｖｒｅｆの量子化ステップを、積分
器６への入力から減算する。積分器６の入力側にＤＣオ
フセット電圧Ｖｄｃを加えることによって量子化ノイズ
のトーン成分の周波数をデジタルフィルタのパスバンド
外に移動させる。したがって、このトーン成分はデジタ
ルフィルタによってフィルタリングされ、折返しなどに
よってパスバンドに現れることがない。
器が微小ＡＣ入力または無入力の場合に、量子化データ
の量子化ノイズ中に発生するトーン成分が出力に現れな
いようにすること。 【構成】 ５つの積分器６〜１０は縦続接続され、それ
ぞれの出力は加算され、その加算結果Ｖａはコンパレー
タ１５により、１ビットデータＤに量子化される。１ビ
ットＤ／Ａコンバータ１６はデータＤの極性に応じて、
＋Ｖｒｅｆまたは−Ｖｒｅｆの量子化ステップを、積分
器６への入力から減算する。積分器６の入力側にＤＣオ
フセット電圧Ｖｄｃを加えることによって量子化ノイズ
のトーン成分の周波数をデジタルフィルタのパスバンド
外に移動させる。したがって、このトーン成分はデジタ
ルフィルタによってフィルタリングされ、折返しなどに
よってパスバンドに現れることがない。
Description
【０００１】
【産業上の利用分野】本発明は、オーディオ，通信等の
分野において、デジタル信号処理を利用する場合に必要
となるデルタシグマ（ΔΣ）型Ａ／Ｄ（アナログ／デジ
タル）コンバータに関し、さらに詳しくは、トーン性の
量子化ノイズの影響をなくすための手段を有するΔΣ型
Ａ／Ｄコンバータに関する。
分野において、デジタル信号処理を利用する場合に必要
となるデルタシグマ（ΔΣ）型Ａ／Ｄ（アナログ／デジ
タル）コンバータに関し、さらに詳しくは、トーン性の
量子化ノイズの影響をなくすための手段を有するΔΣ型
Ａ／Ｄコンバータに関する。
【０００２】
【従来の技術】ΔΣ型Ａ／Ｄコンバータでは、アナログ
入力を最終的に必要なワードレートおよびワード長のデ
ジタル出力に変換するために、まずアナログ入力を最終
ワードレートよりも速いレートでサンプリングし（これ
をオーバーサンプリングと言い、一般的に３２倍以
上。）、さらにΔΣ変調によりパルス密度変調された量
子化データ（一般的に最終ワード長よりも低ビット）に
変換する。この量子化データに含まれる量子化ノイズ
は、オーバーサンプリングの効果により、最終的なデジ
タル出力のナイキスト周波数にあたる必要周波数帯域
（パルバンド）よりも広い帯域に分布している。また、
ΔΣ変調のノイズシェイピングの効果により、量子化ノ
イズはパスバンド付近の低周波数域では少なく、高周波
数域に集中している。ΔΣ変調器出力の量子化データは
このような性質を有するので、この量子化データをデジ
タルフィルタによりパスバンドに帯域制限し、同時に最
終的に必要なワードレートのデジタル出力にデシメーシ
ョンすれば、理論的には信号対雑音比（Ｓ／Ｎ）の高い
Ａ／Ｄコンバータを実現することができる。
入力を最終的に必要なワードレートおよびワード長のデ
ジタル出力に変換するために、まずアナログ入力を最終
ワードレートよりも速いレートでサンプリングし（これ
をオーバーサンプリングと言い、一般的に３２倍以
上。）、さらにΔΣ変調によりパルス密度変調された量
子化データ（一般的に最終ワード長よりも低ビット）に
変換する。この量子化データに含まれる量子化ノイズ
は、オーバーサンプリングの効果により、最終的なデジ
タル出力のナイキスト周波数にあたる必要周波数帯域
（パルバンド）よりも広い帯域に分布している。また、
ΔΣ変調のノイズシェイピングの効果により、量子化ノ
イズはパスバンド付近の低周波数域では少なく、高周波
数域に集中している。ΔΣ変調器出力の量子化データは
このような性質を有するので、この量子化データをデジ
タルフィルタによりパスバンドに帯域制限し、同時に最
終的に必要なワードレートのデジタル出力にデシメーシ
ョンすれば、理論的には信号対雑音比（Ｓ／Ｎ）の高い
Ａ／Ｄコンバータを実現することができる。
【０００３】ΔΣ変調器のアナログ入力にＤＣ入力を加
えた場合、出力の量子化データが周期的になる。これに
より通常は周波数に対してランダム（ホワイト）である
量子化ノイズが、トーン成分を持つようになる。量子化
器の分解能が低ビットになるほど、量子化ステップが大
きくなり、量子化ノイズの量が大きくなるので、トーン
性の量子化ノイズは、より顕著に現れる。また、アナロ
グ入力が量子化ステップに比べて十分に小さい微小ＡＣ
信号で、かつ中心点のずれとしてＤＣオフセットを含む
場合にも、ＡＣ信号にはＤＣオフセットによる周期性を
完全に崩す程の振幅がないので、やはりトーン性のノイ
ズは現れる。このトーン成分のうち、パスバンド内に位
置するものは、デジタルフィルタ部でフィルタリングさ
れることもなく、Ａ／Ｄコンバータの出力にそのまま現
れる。
えた場合、出力の量子化データが周期的になる。これに
より通常は周波数に対してランダム（ホワイト）である
量子化ノイズが、トーン成分を持つようになる。量子化
器の分解能が低ビットになるほど、量子化ステップが大
きくなり、量子化ノイズの量が大きくなるので、トーン
性の量子化ノイズは、より顕著に現れる。また、アナロ
グ入力が量子化ステップに比べて十分に小さい微小ＡＣ
信号で、かつ中心点のずれとしてＤＣオフセットを含む
場合にも、ＡＣ信号にはＤＣオフセットによる周期性を
完全に崩す程の振幅がないので、やはりトーン性のノイ
ズは現れる。このトーン成分のうち、パスバンド内に位
置するものは、デジタルフィルタ部でフィルタリングさ
れることもなく、Ａ／Ｄコンバータの出力にそのまま現
れる。
【０００４】デジタルオーディオ用途では、許容最大振
幅に対して−６０ｄＢのＡＣ入力をアナログ入力とした
場合のＳ／Ｎを、ダイナミックレンジとして定義するの
が一般的である。これは、微小ＡＣ信号でのノイズフロ
アの性質が重要となることを意味する。ΔΣ型Ａ／Ｄコ
ンバータの場合、もしこのような微小ＡＣのアナログ入
力にＤＣ成分が含まれていれば、トーン成分がノイズフ
ロアに発生する。デジタルオーディオのシステムでは、
アナログ入力に、中心値のずれとしてＤＣオフセット
が、存在する可能性がある。実際に、ΔΣ型Ａ／Ｄコン
バータにおいて、微小ＡＣ入力時のトーン性のノイズ
は、デジタルオーディオ用途では、しばしば聴感上問題
となっている。
幅に対して−６０ｄＢのＡＣ入力をアナログ入力とした
場合のＳ／Ｎを、ダイナミックレンジとして定義するの
が一般的である。これは、微小ＡＣ信号でのノイズフロ
アの性質が重要となることを意味する。ΔΣ型Ａ／Ｄコ
ンバータの場合、もしこのような微小ＡＣのアナログ入
力にＤＣ成分が含まれていれば、トーン成分がノイズフ
ロアに発生する。デジタルオーディオのシステムでは、
アナログ入力に、中心値のずれとしてＤＣオフセット
が、存在する可能性がある。実際に、ΔΣ型Ａ／Ｄコン
バータにおいて、微小ＡＣ入力時のトーン性のノイズ
は、デジタルオーディオ用途では、しばしば聴感上問題
となっている。
【０００５】トーン性の量子化ノイズが発生するメカニ
ズムを説明するために、図１のような１次のΔΣ変調器
の場合を考える。図１のΔΣ変調器は１次の積分器１、
周波数Ｆｓで積分器１の出力をサンプリングするサンプ
ル／ホールド２、１ビット量子化器３、そして量子化器
３の出力に応じて正または負の量子化ステップ（＋Ｖｒ
ｅｆまたは−Ｖｒｅｆ）を発生する１ビットＤ／Ａコン
バータ４を有し、さらに積分器１の入力側において、減
算器５によって１ビットＤ／Ａコンバータ４の出力を入
力信号から減算することにより、全体で負帰還ループを
構成している。入力ｘ（ｔ）にＤＣ入力Ｖｄｃを与える
と、積分器１の出力は図２のＶ（ｔ）のようにランプ波
形の繰り返しになり、１ビット量子化器２の出力Ｄ
（ｔ）は量子化ステップとＤＣ入力レベルの比に応じた
デューティ比の０，１パターンの繰り返しになる。図２
の例ではＶｄｃ／Ｖｒｅｆ＝１／５なので、量子化デー
タは００００１の繰り返しになる。量子化データが周期
的になると、量子化ノイズはホワイトではなくなり、図
３のようにトーン性のピークを持つ。ＤＣ入力がＶｄｃ
の時、トーン成分の間隔Ｆｔｏｎｅは、
ズムを説明するために、図１のような１次のΔΣ変調器
の場合を考える。図１のΔΣ変調器は１次の積分器１、
周波数Ｆｓで積分器１の出力をサンプリングするサンプ
ル／ホールド２、１ビット量子化器３、そして量子化器
３の出力に応じて正または負の量子化ステップ（＋Ｖｒ
ｅｆまたは−Ｖｒｅｆ）を発生する１ビットＤ／Ａコン
バータ４を有し、さらに積分器１の入力側において、減
算器５によって１ビットＤ／Ａコンバータ４の出力を入
力信号から減算することにより、全体で負帰還ループを
構成している。入力ｘ（ｔ）にＤＣ入力Ｖｄｃを与える
と、積分器１の出力は図２のＶ（ｔ）のようにランプ波
形の繰り返しになり、１ビット量子化器２の出力Ｄ
（ｔ）は量子化ステップとＤＣ入力レベルの比に応じた
デューティ比の０，１パターンの繰り返しになる。図２
の例ではＶｄｃ／Ｖｒｅｆ＝１／５なので、量子化デー
タは００００１の繰り返しになる。量子化データが周期
的になると、量子化ノイズはホワイトではなくなり、図
３のようにトーン性のピークを持つ。ＤＣ入力がＶｄｃ
の時、トーン成分の間隔Ｆｔｏｎｅは、
【０００６】
【数１】Ｆｔｏｎｅ＝Ｆｓ／（Ｖｒｅｆ／Ｖｄｃ） で与えられる。
【０００７】トーン性の量子化ノイズの影響をなくすた
めに、従来の技術では次の二つの方法が取られている。
めに、従来の技術では次の二つの方法が取られている。
【０００８】（従来方法１） アナログ入力に疑似ラン
ダム波形のディザを加算することにより、微少ＡＣ入力
時やＤＣ（ＡＣ入力の中心ずれによるＤＣ成分）入力時
でも量子化データがランダム化され、量子化ノイズのト
ーン性がなくなる。
ダム波形のディザを加算することにより、微少ＡＣ入力
時やＤＣ（ＡＣ入力の中心ずれによるＤＣ成分）入力時
でも量子化データがランダム化され、量子化ノイズのト
ーン性がなくなる。
【０００９】（従来方法２） 量子化器を多ビット（２
ビット以上）にすることにより、量子化ステップが小さ
くなり、量子化ノイズの量が減るので、トーン性ノイズ
の影響が小さくなる。
ビット以上）にすることにより、量子化ステップが小さ
くなり、量子化ノイズの量が減るので、トーン性ノイズ
の影響が小さくなる。
【００１０】
【発明が解決しようとする課題】しかし、従来方法１の
ように、アナログ入力に疑似ランダム波形を加算すると
言うことは、ノイズを加算するのと同じなので、Ｓ／Ｎ
が劣化すると言う欠点がある。
ように、アナログ入力に疑似ランダム波形を加算すると
言うことは、ノイズを加算するのと同じなので、Ｓ／Ｎ
が劣化すると言う欠点がある。
【００１１】また、従来方法２の場合、２ビット以上の
量子化器を用いるが、１ビット量子化器では、１つのし
きい値レベルに対して正か負かを判断するので、固有の
性質として線形な量子化を行うことができる。２ビット
以上の量子化器では、いくつかの中間レベルに対して判
断をするので、中間レベルの誤差のため、完全に線形な
量子化をすることはできない。この量子化器の非線形性
は、Ａ／Ｄコンバータの特性には歪率として現れる。
量子化器を用いるが、１ビット量子化器では、１つのし
きい値レベルに対して正か負かを判断するので、固有の
性質として線形な量子化を行うことができる。２ビット
以上の量子化器では、いくつかの中間レベルに対して判
断をするので、中間レベルの誤差のため、完全に線形な
量子化をすることはできない。この量子化器の非線形性
は、Ａ／Ｄコンバータの特性には歪率として現れる。
【００１２】このように、従来の方法では、Ｓ／Ｎまた
は歪率を劣化させることなく、トーン性の量子化ノイズ
の影響をなくすことができなかった。
は歪率を劣化させることなく、トーン性の量子化ノイズ
の影響をなくすことができなかった。
【００１３】従って、本発明の目的は、Ｓ／Ｎや歪率な
どのＡ／Ｄコンバータの特性を劣化させることなく、ト
ーン性の量子化ノイズの影響をなくすことができるΔΣ
型Ａ／Ｄコンバータを提供することにある。
どのＡ／Ｄコンバータの特性を劣化させることなく、ト
ーン性の量子化ノイズの影響をなくすことができるΔΣ
型Ａ／Ｄコンバータを提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、アナログ入力をオーバーサンプリング
し、デルタシグマ変調された量子化データに変換するデ
ルタシグマ変調部と、該デルタシグマ変調部からの量子
化データを周波数帯域が制限されたデジタル出力に変換
するデジタルフィルタ部とを有するデルタシグマ型Ａ／
Ｄコンバータにおいて、前記量子化データに含まれる量
子化ノイズのトーン成分の周波数を、前記デジタルフィ
ルタ部の周波数帯域外に移動させるように前記デルタシ
グマ変調部の積分器入力側にＤＣオフセットを加える手
段を具えたことを特徴とする。
に、本発明は、アナログ入力をオーバーサンプリング
し、デルタシグマ変調された量子化データに変換するデ
ルタシグマ変調部と、該デルタシグマ変調部からの量子
化データを周波数帯域が制限されたデジタル出力に変換
するデジタルフィルタ部とを有するデルタシグマ型Ａ／
Ｄコンバータにおいて、前記量子化データに含まれる量
子化ノイズのトーン成分の周波数を、前記デジタルフィ
ルタ部の周波数帯域外に移動させるように前記デルタシ
グマ変調部の積分器入力側にＤＣオフセットを加える手
段を具えたことを特徴とする。
【００１５】さらに本発明は、前記ＤＣオフセットの影
響が、前記デジタル出力のＤＣオフセットとして現れな
いようにＤＣオフセットをキャンセルする手段を有する
ことを特徴とする。
響が、前記デジタル出力のＤＣオフセットとして現れな
いようにＤＣオフセットをキャンセルする手段を有する
ことを特徴とする。
【００１６】
【作用】本発明では、量子化ノイズのトーン成分の周波
数を、デルタシグマ変調部の入力側の積分器入力に意図
的にＤＣオフセットを加えることによって制御し、デジ
タルフィルタのパスバンド外、すなわち、減衰域（スト
ップバンド）に移動させている。ここで加えられるＤＣ
オフセットは、アナログ入力に含まれる可能性のある、
中心値のずれによるＤＣオフセットを、考慮した値でな
ければいけない。ＤＣオフセット加算によってストップ
バンドに移動したトーン成分は、他の量子化ノイズと同
様にフィルタリングされるので、折返しなどによってパ
スバンドに現れることはない。従って、Ａ／Ｄコンバー
タの性能は、アナログ入力が微小ＡＣ入力でもトーン性
の量子化ノイズの影響を受けない。
数を、デルタシグマ変調部の入力側の積分器入力に意図
的にＤＣオフセットを加えることによって制御し、デジ
タルフィルタのパスバンド外、すなわち、減衰域（スト
ップバンド）に移動させている。ここで加えられるＤＣ
オフセットは、アナログ入力に含まれる可能性のある、
中心値のずれによるＤＣオフセットを、考慮した値でな
ければいけない。ＤＣオフセット加算によってストップ
バンドに移動したトーン成分は、他の量子化ノイズと同
様にフィルタリングされるので、折返しなどによってパ
スバンドに現れることはない。従って、Ａ／Ｄコンバー
タの性能は、アナログ入力が微小ＡＣ入力でもトーン性
の量子化ノイズの影響を受けない。
【００１７】また本発明では、ＤＣオフセットを入力に
加えて、トーン成分を制御しているので、ランダム波形
のディザを加えた場合のように、Ｓ／Ｎの劣化を招くこ
ともない。
加えて、トーン成分を制御しているので、ランダム波形
のディザを加えた場合のように、Ｓ／Ｎの劣化を招くこ
ともない。
【００１８】さらに本発明では、ＤＣオフセットは、デ
ジタルフィルタ部の出力側でキャンセルしている。従っ
て、Ａ／Ｄコンバータのデジタル出力にはＤＣオフセッ
トは現れない。
ジタルフィルタ部の出力側でキャンセルしている。従っ
て、Ａ／Ｄコンバータのデジタル出力にはＤＣオフセッ
トは現れない。
【００１９】さらにまた本発明では、トーン成分の影響
を軽減するために、量子化ノイズの量を減少させる必要
がないので、多ビットの量子化器を使用することによる
歪率の増大を招くこともない。
を軽減するために、量子化ノイズの量を減少させる必要
がないので、多ビットの量子化器を使用することによる
歪率の増大を招くこともない。
【００２０】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２１】（実施例１）実施例１として、本発明を５
次のΔΣ変調器に適用した場合を示す。
次のΔΣ変調器に適用した場合を示す。
【００２２】図４は５次のΔΣ変調器のブロックダイア
グラムである。５次ΔΣ変調器は、５つの非反転積分器
６〜１０、ａ１からａ５のゲイン段、ｂ１とｂ２のフィ
ードバックゲイン段、４つの加算器１１〜１４、１ビッ
ト量子化器（コンパレータ）１５、そして１ビットＤ／
Ａコンバータ１６から構成される。５つの積分器６〜１
０は縦続接続され、それぞれの出力Ｖ１からＶ５は、ゲ
イン段ａ１からａ５を通った後、加算器１４で加算さ
れ、その加算結果Ｖａはコンパレータ１５により、１ビ
ットデータＤに量子化される。１ビットＤ／Ａコンバー
タ１６は１ビットデータＤの極性に応じて、＋Ｖｒｅｆ
または−Ｖｒｅｆの量子化ステップを、加算器１１にお
いて積分器６への入力から減算する。このように５つ積
分器６〜１０を含む負帰還ループを構成している。
グラムである。５次ΔΣ変調器は、５つの非反転積分器
６〜１０、ａ１からａ５のゲイン段、ｂ１とｂ２のフィ
ードバックゲイン段、４つの加算器１１〜１４、１ビッ
ト量子化器（コンパレータ）１５、そして１ビットＤ／
Ａコンバータ１６から構成される。５つの積分器６〜１
０は縦続接続され、それぞれの出力Ｖ１からＶ５は、ゲ
イン段ａ１からａ５を通った後、加算器１４で加算さ
れ、その加算結果Ｖａはコンパレータ１５により、１ビ
ットデータＤに量子化される。１ビットＤ／Ａコンバー
タ１６は１ビットデータＤの極性に応じて、＋Ｖｒｅｆ
または−Ｖｒｅｆの量子化ステップを、加算器１１にお
いて積分器６への入力から減算する。このように５つ積
分器６〜１０を含む負帰還ループを構成している。
【００２３】積分器８の出力は、フィードバックゲイン
段ｂ１を通り、加算器１２において積分器７への入力か
ら減算される。これにより、積分器７と８を含む第１ロ
ーカルフィードバックループＬ１が構成される。同じよ
うに、フィードバックゲイン段ｂ２と加算器１３によ
り、積分器９と１０を含む第２ローカルフィードバック
ループＬ２が作られている。２つのローカルフィードバ
ックＬ１，Ｌ２があることにより、量子化ノイズシェイ
プ中に複素共役根のゼロ点が２組存在する。
段ｂ１を通り、加算器１２において積分器７への入力か
ら減算される。これにより、積分器７と８を含む第１ロ
ーカルフィードバックループＬ１が構成される。同じよ
うに、フィードバックゲイン段ｂ２と加算器１３によ
り、積分器９と１０を含む第２ローカルフィードバック
ループＬ２が作られている。２つのローカルフィードバ
ックＬ１，Ｌ２があることにより、量子化ノイズシェイ
プ中に複素共役根のゼロ点が２組存在する。
【００２４】このような構成のΔΣ変調器のアナログ入
力換算に、ＤＣオフセット電圧を加えるためには、いず
れかの積分器の入力側またはフィードバック系中にＤＣ
電圧Ｖｄｃを加えれば良いが、ここでは加算器１１の入
力にＤＣ電圧Ｖｄｃを加えた。この時、量子化ノイズの
トーン成分は次式のＦｔｏｎｅの間隔でＤＣからサンプ
リング周波数Ｆｓまで分布する。
力換算に、ＤＣオフセット電圧を加えるためには、いず
れかの積分器の入力側またはフィードバック系中にＤＣ
電圧Ｖｄｃを加えれば良いが、ここでは加算器１１の入
力にＤＣ電圧Ｖｄｃを加えた。この時、量子化ノイズの
トーン成分は次式のＦｔｏｎｅの間隔でＤＣからサンプ
リング周波数Ｆｓまで分布する。
【００２５】
【数２】Ｆｔｏｎｅ＝Ｆｓ／（Ｖｒｅｆ／Ｖｄｃ） 図４の５次ΔΣ変調器を用いて、デジタルオーディオ用
のΔΣ型Ａ／Ｄコンバータを構成するために、Ｆｔｏｎ
ｅ＝３３ｋＨｚとなるようにＶｒｅｆ／Ｖｄｃを決め
た。ここで、Ｆｓ＝３０７２ｋＨｚである。このΔΣ変
調器で、アナログ入力Ｖｉｎをゼロ入力とした時の、１
ビット量子化データＤに含まれる量子化ノイズのパワー
スペクトラムを、ＤＣから５０ｋＨｚに関して図５に示
す。デジタルオーディオの用途では、一般的にパスバン
ドはＤＣから２２ｋＨｚである。そこで、このΔΣ変調
器とともに使用するデジタルフィルタのストップバンド
は、２８ｋＨｚから１／２Ｆｓに設定している。したが
って、ＤＣに最も近い周波数のトーン成分から２８ｋＨ
ｚ以上であれば、折返しなどにより、トーン成分がパス
バンドに現れることはない。ここでは、アナログ入力の
中心値のずれによるＤＣオフセットを考慮して、５ｋＨ
ｚのマージンを加え、ＤＣに最も近いトーン成分を３３
ｋＨｚにしている。
のΔΣ型Ａ／Ｄコンバータを構成するために、Ｆｔｏｎ
ｅ＝３３ｋＨｚとなるようにＶｒｅｆ／Ｖｄｃを決め
た。ここで、Ｆｓ＝３０７２ｋＨｚである。このΔΣ変
調器で、アナログ入力Ｖｉｎをゼロ入力とした時の、１
ビット量子化データＤに含まれる量子化ノイズのパワー
スペクトラムを、ＤＣから５０ｋＨｚに関して図５に示
す。デジタルオーディオの用途では、一般的にパスバン
ドはＤＣから２２ｋＨｚである。そこで、このΔΣ変調
器とともに使用するデジタルフィルタのストップバンド
は、２８ｋＨｚから１／２Ｆｓに設定している。したが
って、ＤＣに最も近い周波数のトーン成分から２８ｋＨ
ｚ以上であれば、折返しなどにより、トーン成分がパス
バンドに現れることはない。ここでは、アナログ入力の
中心値のずれによるＤＣオフセットを考慮して、５ｋＨ
ｚのマージンを加え、ＤＣに最も近いトーン成分を３３
ｋＨｚにしている。
【００２６】図６に図４の５次ΔΣ変調器をスイッチト
キャパシタ（ＳＣ）回路を用いて実現した例を示す。図
６において１，１Ｂ，２，２Ｂで示される半導体スイッ
チは図７のようなタイミングでオン／オフし、１ビット
Ｄ／Ａコンバータ１６は、量子化ステップを決める基準
電圧Ｖｒｅｆを、同一容量のキャパシタＣｒｆを用いて
サンプリングする正転と反転の２つのＳＣブランチ１６
Ａ，１６Ｂ、そして１ビット量子化データＤ（ＤＢはＤ
の反転）で制御されるセレクタ１６Ｃで構成される。Ｓ
Ｃブランチの各スイッチを制御する各クロックは図７の
ようなタイミング関係にあるので、Ｄが“１”の場合は
Ｖｒｅｆ＊Ｃｒｆの電荷が積分容量Ｃｉから放電され、
ＤＢが“１”の場合はＶｒｅｆ＊Ｃｒｆの電荷をＣｉに
充電することになる。Ｄの極性に依存せず、充放電され
る電荷の絶対値は一定なので、線形な１ビットＤ／Ａを
構成することができる。
キャパシタ（ＳＣ）回路を用いて実現した例を示す。図
６において１，１Ｂ，２，２Ｂで示される半導体スイッ
チは図７のようなタイミングでオン／オフし、１ビット
Ｄ／Ａコンバータ１６は、量子化ステップを決める基準
電圧Ｖｒｅｆを、同一容量のキャパシタＣｒｆを用いて
サンプリングする正転と反転の２つのＳＣブランチ１６
Ａ，１６Ｂ、そして１ビット量子化データＤ（ＤＢはＤ
の反転）で制御されるセレクタ１６Ｃで構成される。Ｓ
Ｃブランチの各スイッチを制御する各クロックは図７の
ようなタイミング関係にあるので、Ｄが“１”の場合は
Ｖｒｅｆ＊Ｃｒｆの電荷が積分容量Ｃｉから放電され、
ＤＢが“１”の場合はＶｒｅｆ＊Ｃｒｆの電荷をＣｉに
充電することになる。Ｄの極性に依存せず、充放電され
る電荷の絶対値は一定なので、線形な１ビットＤ／Ａを
構成することができる。
【００２７】１ビットＤ／Ａコンバータ１６によるＣｉ
への電荷の充放電は積分器６のサミングノードＶｓを通
して行われる。アナログ入力ＶｉｎがキャパシタＣｉｎ
にサンプリングされた電荷もＶｓを通ってＣｉに伝達さ
れるので、Ｖｓを通じて１ビットＤ／Ａコンバータ１６
の出力とアナログ入力が加算されたことになる。従っ
て、サンプリング毎に一定の電荷をＶｓを通してＣｉに
伝達すれば、ＤＣオフセット電圧を加算したのと等価に
なる。図６では、キャパシタＣｄｃでＶｒｅｆをサンプ
リングするＳＣブランチによって、サンプリング毎にＶ
ｒｅｆ＊Ｃｄｃの電荷をＶｓを通してＣｉへ伝達してい
る。この回路で、トーン性の量子化ノイイズの間隔Ｆｔ
ｏｎｅは、
への電荷の充放電は積分器６のサミングノードＶｓを通
して行われる。アナログ入力ＶｉｎがキャパシタＣｉｎ
にサンプリングされた電荷もＶｓを通ってＣｉに伝達さ
れるので、Ｖｓを通じて１ビットＤ／Ａコンバータ１６
の出力とアナログ入力が加算されたことになる。従っ
て、サンプリング毎に一定の電荷をＶｓを通してＣｉに
伝達すれば、ＤＣオフセット電圧を加算したのと等価に
なる。図６では、キャパシタＣｄｃでＶｒｅｆをサンプ
リングするＳＣブランチによって、サンプリング毎にＶ
ｒｅｆ＊Ｃｄｃの電荷をＶｓを通してＣｉへ伝達してい
る。この回路で、トーン性の量子化ノイイズの間隔Ｆｔ
ｏｎｅは、
【００２８】
【数３】Ｆｔｏｎｅ＝Ｆｓ／（Ｃｒｆ／Ｃｄｃ） で与えられる。
【００２９】図６では、シングルエンドのＳＣ回路の例
を示したが、全差動型のＳＣ回路にも同じ考え方で、本
発明を適用することが可能である。
を示したが、全差動型のＳＣ回路にも同じ考え方で、本
発明を適用することが可能である。
【００３０】（実施例２）図４のようなΔΣ変調器の１
ビット量子化データを、デジタルフィルタ部に入力し、
フィルタリングおよびデジメーションの信号処理を行う
と、ΔΣ変調器で加えられたＤＣオフセットは、そのま
まデジタルフィルタのデジタル出力のＤＣオフセットと
して現れる。ΔΣ変調器で加えられたＤＣオフセット
が、デジタル出力へ影響しないようなΔΣ型Ａ／Ｄコン
バータのシステム構成を、実施例２として図８に示す。
なお、ＤＣ成分が問題にならない回路や、出力側に接続
される他回路でオフセットキャンセルする場合は図４の
構成でも差し支えない。
ビット量子化データを、デジタルフィルタ部に入力し、
フィルタリングおよびデジメーションの信号処理を行う
と、ΔΣ変調器で加えられたＤＣオフセットは、そのま
まデジタルフィルタのデジタル出力のＤＣオフセットと
して現れる。ΔΣ変調器で加えられたＤＣオフセット
が、デジタル出力へ影響しないようなΔΣ型Ａ／Ｄコン
バータのシステム構成を、実施例２として図８に示す。
なお、ＤＣ成分が問題にならない回路や、出力側に接続
される他回路でオフセットキャンセルする場合は図４の
構成でも差し支えない。
【００３１】図８において、５０は第１の選択スイッ
チ、５１は図４のような５次ΔΣ変調器、５２はデジタ
ルフィルタ、５３は第１の選択スイッチ５０と連動する
第２の選択スイッチ、５４はオフセットレジスタ、５５
は加算器である。
チ、５１は図４のような５次ΔΣ変調器、５２はデジタ
ルフィルタ、５３は第１の選択スイッチ５０と連動する
第２の選択スイッチ、５４はオフセットレジスタ、５５
は加算器である。
【００３２】図８のシステムでは、ΔΣ型Ａ／Ｄコンバ
ータのリセット解除時、または電源立ち上げ時にキャリ
ブレーション期間を設けることによって、ＤＣオフセッ
トをキャンセルすることが可能となる。ΔΣ変調器５１
の入力は、スイッチ５０によってキャリブレーション時
（ｃａｌ：ｏｎ）には、アナログ入力のコモンモードで
あるシステムグランドに接続されている。この時、デジ
タルフィルタ５２の出力はΔΣ変調器５１のＤＣオフセ
ットを表すデータであり、これはオフセットコードとし
てスイッチ５３を介してオフセットレジスタ５４に記憶
される。キャリブレーション後の通常動作時（ｎｏｒｍ
ａｌ：ｏｎ）では、ΔΣ変調器５１の入力はスイッチ５
０を介して直接アナログ入力に接続される。この時、デ
ジタルフィルタ５２の出力はΔΣ変調器５１のＤＣオフ
セットを含む値となっているが、オフセットレジスタ５
４には、ＤＣオフセット分を表すオフセットコードが記
憶されているので、オフセットコードをデジタルフィル
タ５２の出力から加算器５５によって減算し、Ａ／Ｄコ
ンバータのデジタル出力とすれば、ΔΣ変調器５１のＤ
Ｃオフセットの影響はデジタル出力に現れない。この方
法でキャンセルされるＤＣオフセットは、量子化ノイズ
のトーン周波数を制御するためのＤＣオフセットだけで
なく、アナログ回路素子の非対称性などによって発生す
るランダムなＤＣオフセットも含む。なお、この例では
１段のデジタルフィルタであるが、２段縦続接続タイプ
のデジタルフィルタの場合には、その中間にオフセット
レジスタ５４，加算器５５を設けてもよい。
ータのリセット解除時、または電源立ち上げ時にキャリ
ブレーション期間を設けることによって、ＤＣオフセッ
トをキャンセルすることが可能となる。ΔΣ変調器５１
の入力は、スイッチ５０によってキャリブレーション時
（ｃａｌ：ｏｎ）には、アナログ入力のコモンモードで
あるシステムグランドに接続されている。この時、デジ
タルフィルタ５２の出力はΔΣ変調器５１のＤＣオフセ
ットを表すデータであり、これはオフセットコードとし
てスイッチ５３を介してオフセットレジスタ５４に記憶
される。キャリブレーション後の通常動作時（ｎｏｒｍ
ａｌ：ｏｎ）では、ΔΣ変調器５１の入力はスイッチ５
０を介して直接アナログ入力に接続される。この時、デ
ジタルフィルタ５２の出力はΔΣ変調器５１のＤＣオフ
セットを含む値となっているが、オフセットレジスタ５
４には、ＤＣオフセット分を表すオフセットコードが記
憶されているので、オフセットコードをデジタルフィル
タ５２の出力から加算器５５によって減算し、Ａ／Ｄコ
ンバータのデジタル出力とすれば、ΔΣ変調器５１のＤ
Ｃオフセットの影響はデジタル出力に現れない。この方
法でキャンセルされるＤＣオフセットは、量子化ノイズ
のトーン周波数を制御するためのＤＣオフセットだけで
なく、アナログ回路素子の非対称性などによって発生す
るランダムなＤＣオフセットも含む。なお、この例では
１段のデジタルフィルタであるが、２段縦続接続タイプ
のデジタルフィルタの場合には、その中間にオフセット
レジスタ５４，加算器５５を設けてもよい。
【００３３】（実施例３）一般的に、ΔΣ型Ａ／Ｄコン
バータでは、Ｆｓとパスバンドの比、すなわちオーバー
サンプリング比は大きい（３２倍以上）、よってパスバ
ンド外に量子化ノイズのトーンを移動するためのＤＣオ
フセット量は必然的に小さくなる。これは、図６のよう
にＳＣ回路を用いてＤＣオフセットを加える場合は、Ｃ
ｒｆ／Ｃｄｃの比が大きくなることを意味する。一般的
に、半導体集積回路の製造プロセスでは、キャパシタの
容量比は面積比で決まり、面積が小さい程容量比の精度
は落ちる。また、製造プロセスのデザインルールで決ま
る最小面積以下のキャパシタは使用できないので、最大
面積比も制限される。このような製造プロセスの制限を
緩和する実施例３を図９に示す。
バータでは、Ｆｓとパスバンドの比、すなわちオーバー
サンプリング比は大きい（３２倍以上）、よってパスバ
ンド外に量子化ノイズのトーンを移動するためのＤＣオ
フセット量は必然的に小さくなる。これは、図６のよう
にＳＣ回路を用いてＤＣオフセットを加える場合は、Ｃ
ｒｆ／Ｃｄｃの比が大きくなることを意味する。一般的
に、半導体集積回路の製造プロセスでは、キャパシタの
容量比は面積比で決まり、面積が小さい程容量比の精度
は落ちる。また、製造プロセスのデザインルールで決ま
る最小面積以下のキャパシタは使用できないので、最大
面積比も制限される。このような製造プロセスの制限を
緩和する実施例３を図９に示す。
【００３４】図９では、図６で用いられたＣｄｃの代わ
りにＴ型に接続された３つのキャパシタＣｄｃ１，Ｃｄ
ｃ２およびＣｄｃ３を用いてＤＣオフセットを決める電
荷を制御している。他の構成は図６と同じである。この
Ｔ型接続されたキャパシタネットワークから、サンプリ
ング毎にＣｉに伝達される電荷量Ｑｔは、
りにＴ型に接続された３つのキャパシタＣｄｃ１，Ｃｄ
ｃ２およびＣｄｃ３を用いてＤＣオフセットを決める電
荷を制御している。他の構成は図６と同じである。この
Ｔ型接続されたキャパシタネットワークから、サンプリ
ング毎にＣｉに伝達される電荷量Ｑｔは、
【００３５】
【数４】 Ｑｔ＝Ｖｒｅｆ＊Ｃｄｃ１＊Ｃｄｃ３ ／（Ｃｄｃ１＋Ｃｄｃ２＋Ｃｄｃ３） で与えられる。例えばここで、Ｃｄｃ１とＣｄｃ３を最
小単位容量１とし、Ｃｄｃ２をその８倍の容量とすると
Ｑｔは、Ｃｄｃ１のみを使用した場合の電荷量Ｖｒｅｆ
＊Ｃｄｃ１の１／１０になる。従って、Ｔ型接続により
等価的に１／１０の容量を実現したことになる。このよ
うにキャパシタ面積を小さくせずに、Ｔ型接続された３
つのキャパシタの比を変えることにより、等価的に小さ
なキャパシタを実現することができる。この方法では、
プロセスで決まる最小容量面積の制限を受けず、また、
キャパシタの面積減少による精度の劣化を受けずに、自
由にＤＣオフセット量を制御できる。この方法による、
量子化ノイズのトーン成分の間隔Ｆｔｏｎｅは、
小単位容量１とし、Ｃｄｃ２をその８倍の容量とすると
Ｑｔは、Ｃｄｃ１のみを使用した場合の電荷量Ｖｒｅｆ
＊Ｃｄｃ１の１／１０になる。従って、Ｔ型接続により
等価的に１／１０の容量を実現したことになる。このよ
うにキャパシタ面積を小さくせずに、Ｔ型接続された３
つのキャパシタの比を変えることにより、等価的に小さ
なキャパシタを実現することができる。この方法では、
プロセスで決まる最小容量面積の制限を受けず、また、
キャパシタの面積減少による精度の劣化を受けずに、自
由にＤＣオフセット量を制御できる。この方法による、
量子化ノイズのトーン成分の間隔Ｆｔｏｎｅは、
【００３６】
【数５】 Ｆｔｏｎｅ＝Ｆｓ／｛Ｃｒｆ＊（Ｃｄｃ１＋Ｃｄｃ２＋Ｃｄｃ３） ／（Ｃｄｃ１＊Ｃｄｃ３）｝ で与えられる。
【００３７】
【発明の効果】以上説明したとおり本発明によれば、Δ
Σ型Ａ／Ｄコンバータにおいて、ΔΣ変調器が微小ＡＣ
入力または無入力の場合に、量子化データの量子化ノイ
ズ中に発生するトーン成分が、Ａ／Ｄコンバータのデジ
タル出力に現れないようにすること、すなわちＡ／Ｄコ
ンバータの特性に影響しないようにすることが可能であ
る。また本発明によれば、従来の方法のようにＳ／Ｎお
よび歪率などの特性の劣化を招くこともない。
Σ型Ａ／Ｄコンバータにおいて、ΔΣ変調器が微小ＡＣ
入力または無入力の場合に、量子化データの量子化ノイ
ズ中に発生するトーン成分が、Ａ／Ｄコンバータのデジ
タル出力に現れないようにすること、すなわちＡ／Ｄコ
ンバータの特性に影響しないようにすることが可能であ
る。また本発明によれば、従来の方法のようにＳ／Ｎお
よび歪率などの特性の劣化を招くこともない。
【図１】１次ΔΣ型変調器のブロック図である。
【図２】同変調器の動作波形を示す図である。
【図３】量子化ノイズのトーン成分を示す図である。
【図４】本発明の実施例にかかる５次ΔΣ変調器のブロ
ック図である。
ック図である。
【図５】同変調器の量子化ノイズのパワースペクトラム
を示す図である。
を示す図である。
【図６】スイッチトキャパシタによる５次ΔΣ変調器を
示す図である。
示す図である。
【図７】図６におけるクロックのタイミングを示す図で
ある。
ある。
【図８】本発明の他の実施例のブロック図である。
【図９】本発明のさらに他の実施例にかかるスイッチト
キャパシタによる５次ΔΣ変調器を示す図である。
キャパシタによる５次ΔΣ変調器を示す図である。
６〜１０ 積分器 １５ コンパレータ １６ １ビットＤ／Ａコンバータ
Claims (2)
- 【請求項１】 アナログ入力をオーバーサンプリング
し、デルタシグマ変調された量子化データに変換するデ
ルタシグマ変調部と、該デルタシグマ変調部からの量子
化データを周波数帯域が制限されたデジタル出力に変換
するデジタルフィルタ部とを有するデルタシグマ型Ａ／
Ｄコンバータにおいて、 前記量子化データに含まれる量子化ノイズのトーン成分
の周波数を、前記デジタルフィルタ部の周波数帯域外に
移動させるように前記デルタシグマ変調部の積分器入力
側にＤＣオフセットを加える手段を具えたことを特徴と
するデルタシグマ型Ａ／Ｄコンバータ。 - 【請求項２】 前記ＤＣオフセットをキャンセルする手
段を前記デジタルフィルタ部に設けたことを特徴とする
請求項１に記載のデルタシグマ型Ａ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28484593A JPH07143006A (ja) | 1993-11-15 | 1993-11-15 | デルタシグマ型ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28484593A JPH07143006A (ja) | 1993-11-15 | 1993-11-15 | デルタシグマ型ａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07143006A true JPH07143006A (ja) | 1995-06-02 |
Family
ID=17683777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28484593A Pending JPH07143006A (ja) | 1993-11-15 | 1993-11-15 | デルタシグマ型ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07143006A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09331259A (ja) * | 1996-01-04 | 1997-12-22 | Asahi Kasei Micro Syst Kk | Ａ／ｄ変換器および直流オフセット補正方法 |
| JP2002507850A (ja) * | 1998-03-13 | 2002-03-12 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | 位相検出器 |
| US6404368B1 (en) | 1999-09-17 | 2002-06-11 | Nec Corporation | Analog and digital ΔΣ modulator |
| JP2008521269A (ja) * | 2004-11-16 | 2008-06-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 干渉に対する耐性保護のための非侵入性フィルタを有する連続時間型シグマ−デルタアナログ−デジタル変換器 |
| JP2008228088A (ja) * | 2007-03-14 | 2008-09-25 | Sanyo Electric Co Ltd | Ａｄ変換集積回路 |
| JP2009267698A (ja) * | 2008-04-24 | 2009-11-12 | Renesas Technology Corp | Δς型ａ／ｄ変換器 |
| JP2011526453A (ja) * | 2008-07-01 | 2011-10-06 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | デルタシグマ型アナログ−デジタル変換器、無線受信機、通信装置、方法、及びコンピュータプログラム |
-
1993
- 1993-11-15 JP JP28484593A patent/JPH07143006A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09331259A (ja) * | 1996-01-04 | 1997-12-22 | Asahi Kasei Micro Syst Kk | Ａ／ｄ変換器および直流オフセット補正方法 |
| JP2002507850A (ja) * | 1998-03-13 | 2002-03-12 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | 位相検出器 |
| US6404368B1 (en) | 1999-09-17 | 2002-06-11 | Nec Corporation | Analog and digital ΔΣ modulator |
| JP2008521269A (ja) * | 2004-11-16 | 2008-06-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 干渉に対する耐性保護のための非侵入性フィルタを有する連続時間型シグマ−デルタアナログ−デジタル変換器 |
| JP2008228088A (ja) * | 2007-03-14 | 2008-09-25 | Sanyo Electric Co Ltd | Ａｄ変換集積回路 |
| JP2009267698A (ja) * | 2008-04-24 | 2009-11-12 | Renesas Technology Corp | Δς型ａ／ｄ変換器 |
| JP2011526453A (ja) * | 2008-07-01 | 2011-10-06 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | デルタシグマ型アナログ−デジタル変換器、無線受信機、通信装置、方法、及びコンピュータプログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5369403A (en) | Dual quantization oversampling digital-to-analog converter | |
| US5055843A (en) | Sigma delta modulator with distributed prefiltering and feedback | |
| EP1417764B1 (en) | Density-modulated dynamic dithering circuits and method for delta-sigma converter | |
| US6940436B2 (en) | Analog-to-digital conversion system with second order noise shaping and a single amplifier | |
| US7576671B2 (en) | Mismatch-shaping dynamic element matching systems and methods for multi-bit sigma-delta data converters | |
| US5311181A (en) | Sigma delta modulator | |
| JP2960279B2 (ja) | 低熱雑音特性を有するアナログ−デジタルコンバータ用デルタ−シグマ変調器 | |
| US7423567B2 (en) | Analog-to-digital converter (ADC) having a reduced number of quantizer output levels | |
| US6535153B1 (en) | Adaptive sigma-delta modulation with one-bit quantization | |
| US5329282A (en) | Multi-bit sigma-delta analog-to-digital converter with reduced sensitivity to DAC nonlinearities | |
| JP3546017B2 (ja) | デルタシグマ変調器のための周波数シェーピング形擬似ランダム・チョッパ安定化の回路および方法 | |
| JP3240145B2 (ja) | デルタ・シグマ変調器 | |
| US7388533B2 (en) | Multi-bit sigma-delta modulator and digital-to-analog converter with one digital-to-analog capacitor | |
| US7049990B2 (en) | Single loop feed-forward modulator with summing flash quantizer and multi-bit feedback | |
| US7304592B2 (en) | Method of adding a dither signal in output to the last integrator of a sigma-delta converter and relative sigma-delta converter | |
| US4866442A (en) | Analog to digital converter employing delta-sigma modulation | |
| JPH07162307A (ja) | アナログ−ディジタル変換器 | |
| JPH0793581B2 (ja) | シグマデルタアナログ／デジタル変換器 | |
| JPH09510056A (ja) | ディジタル論理ゲートコアを有するシグマ−デルタ変換器 | |
| JPH1070465A (ja) | 共用キャパシタを用いたデルタ−シグマ変調器 | |
| US20040036636A1 (en) | Tone-free dithering methods for sigma-delta DAC | |
| US7616141B2 (en) | Digital-to-analog converter | |
| JPH07143006A (ja) | デルタシグマ型ａ／ｄコンバータ | |
| JP2003163596A (ja) | デルタシグマ型ａｄコンバータ | |
| KR100766073B1 (ko) | 단일 ｄａｃ 캐패시터를 이용한 멀티 비트 시그마 델타변조기 및 디지털 아날로그 변환기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010907 |