JPH1070465A - 共用キャパシタを用いたデルタ−シグマ変調器 - Google Patents
共用キャパシタを用いたデルタ−シグマ変調器Info
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- JPH1070465A JPH1070465A JP9092076A JP9207697A JPH1070465A JP H1070465 A JPH1070465 A JP H1070465A JP 9092076 A JP9092076 A JP 9092076A JP 9207697 A JP9207697 A JP 9207697A JP H1070465 A JPH1070465 A JP H1070465A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
- H03M3/35—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement using redundancy
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
-
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【課題】 共用キャパシタ構成のデルタ−シグマ変調器
のアナログ入力電圧依存性を除去する。 【解決手段】 本発明のデルタ−シグマ変調器は、Ａ／
Ｄ変換器の一部分を構成する。この変調器は、共用キャ
パシタ構成に接続されるスイッチト・キャパシタ回路を
含む。これらの共用キャパシタは、入力信号をサンプル
する機能、ディジタル・データに応じた基準電圧の極性
をサンプルするＤ／Ａ変換機能と共用される。基準電圧
はこのスイッチト・キャパシタ回路並びに負荷回路に結
合され、この負荷回路は、基準電圧源上のディジタル・
データおよびアナログ入力電圧依存性を打ち消す。負荷
回路は、こうしてデータ依存性ローディングによって引
き起こされる基準電圧源の変調を除去する役割を果た
す。
のアナログ入力電圧依存性を除去する。 【解決手段】 本発明のデルタ−シグマ変調器は、Ａ／
Ｄ変換器の一部分を構成する。この変調器は、共用キャ
パシタ構成に接続されるスイッチト・キャパシタ回路を
含む。これらの共用キャパシタは、入力信号をサンプル
する機能、ディジタル・データに応じた基準電圧の極性
をサンプルするＤ／Ａ変換機能と共用される。基準電圧
はこのスイッチト・キャパシタ回路並びに負荷回路に結
合され、この負荷回路は、基準電圧源上のディジタル・
データおよびアナログ入力電圧依存性を打ち消す。負荷
回路は、こうしてデータ依存性ローディングによって引
き起こされる基準電圧源の変調を除去する役割を果た
す。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル・アナ
ログ混在システムに関し、特に、入力部でアナログ入力
信号とＤ／Ａ変換出力とを加算する共用キャパシタを有
するデルタ−シグマ変調器に関する。なお、本明細書の
記述は本件出願の優先権の基礎たる米国特許出願第０８
／６３０，４３６号（１９９６年４月１０日出願）の明
細書の記載に基づくものであって、当該米国特許出願の
番号を参照することによって当該米国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
ログ混在システムに関し、特に、入力部でアナログ入力
信号とＤ／Ａ変換出力とを加算する共用キャパシタを有
するデルタ−シグマ変調器に関する。なお、本明細書の
記述は本件出願の優先権の基礎たる米国特許出願第０８
／６３０，４３６号（１９９６年４月１０日出願）の明
細書の記載に基づくものであって、当該米国特許出願の
番号を参照することによって当該米国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
【０００２】
【従来の技術】アナログ回路とディジタル回路の両方を
同一モノリシック基板上に組み入れる集積回路は周知で
ある。そのような集積回路としては、例えばディジタル
信号とアナログ信号の両者間の変換を行う回路がある。
アナログ信号からディジタル信号への変換を行う回路
は、Ａ／Ｄ変換器と呼ばれる。一般的なＡ／Ｄ変換器は
デルタ−シグマ変調器(delta-sigma modulator) をしば
しば使用する。デルタ−シグマ変調器はアナログ入力信
号をナイキスト・サンプル・レート(Nyquist sample ra
te) より大きいレートでオーバサンプルし、アナログ信
号をディジタル・データへ変換する。
同一モノリシック基板上に組み入れる集積回路は周知で
ある。そのような集積回路としては、例えばディジタル
信号とアナログ信号の両者間の変換を行う回路がある。
アナログ信号からディジタル信号への変換を行う回路
は、Ａ／Ｄ変換器と呼ばれる。一般的なＡ／Ｄ変換器は
デルタ−シグマ変調器(delta-sigma modulator) をしば
しば使用する。デルタ−シグマ変調器はアナログ入力信
号をナイキスト・サンプル・レート(Nyquist sample ra
te) より大きいレートでオーバサンプルし、アナログ信
号をディジタル・データへ変換する。
【０００３】Ａ／Ｄ変換器内で使用されるデルタ−シグ
マ変調器は量子化雑音(quantization noise)の雑音スペ
クトルを操作する働きをするので、ディジタル・データ
に含まれる雑音電力の大部分は信号帯域幅外の高周波数
域へ移動する。これを、ノイズ・シェーピング(noise s
haping) と呼ぶ。ディジタル・データはディジタル・フ
ィルタリングされ、この帯域外の量子化雑音を許容可能
なレベルに減少させる。
マ変調器は量子化雑音(quantization noise)の雑音スペ
クトルを操作する働きをするので、ディジタル・データ
に含まれる雑音電力の大部分は信号帯域幅外の高周波数
域へ移動する。これを、ノイズ・シェーピング(noise s
haping) と呼ぶ。ディジタル・データはディジタル・フ
ィルタリングされ、この帯域外の量子化雑音を許容可能
なレベルに減少させる。
【０００４】Ａ／Ｄ変換器内で使用されるデルタ−シグ
マ変調器は、スイッチト・キャパシタ回路を含む。スイ
ッチト・キャパシタ回路は、入力信号並びに基準電圧源
をサンプルする働きをする。サンプリングは、周期的に
１つ以上のキャパシタを入力電圧および／または基準電
圧で充電することを含む。サンプリングはしばしば「電
荷ローディング(charge loading)」と名付けられる。
マ変調器は、スイッチト・キャパシタ回路を含む。スイ
ッチト・キャパシタ回路は、入力信号並びに基準電圧源
をサンプルする働きをする。サンプリングは、周期的に
１つ以上のキャパシタを入力電圧および／または基準電
圧で充電することを含む。サンプリングはしばしば「電
荷ローディング(charge loading)」と名付けられる。
【０００５】電荷ローディングした後、スイッチト・キ
ャパシタ回路は電荷を加算ノード(summing node)に放電
する。一般的なデルタ−シグマ変調器のフロントエンド
を例にとると、サンプルしたアナログ入力信号は、続く
放電周期にサンプルした基準電圧と加算され、加算ノー
ドから積分器へ送られる。積分器は、デルタ−シグマ変
調器ループ内に含まれる場合、量子化雑音に対してハイ
パス効果を有している。このため、スイッチト・キャパ
シタ回路は積分器と組合わさった時、ノイズ・シェーピ
ング・フィルタとして働く。
ャパシタ回路は電荷を加算ノード(summing node)に放電
する。一般的なデルタ−シグマ変調器のフロントエンド
を例にとると、サンプルしたアナログ入力信号は、続く
放電周期にサンプルした基準電圧と加算され、加算ノー
ドから積分器へ送られる。積分器は、デルタ−シグマ変
調器ループ内に含まれる場合、量子化雑音に対してハイ
パス効果を有している。このため、スイッチト・キャパ
シタ回路は積分器と組合わさった時、ノイズ・シェーピ
ング・フィルタとして働く。
【０００６】スイッチト・キャパシタ回路において、キ
ャパシタに対してアナログ入力電圧および基準電圧が与
える影響をより明確に理解するために、図１に示される
デルタ−シグマ変調器を例にとる。１０は、Ａ／Ｄ変換
器内に用いられるデルタ−シグマ変調器を示し、本例の
デルタ−シグマ変調器１０のさまざまな構成要素を説明
することによって、デルタ−シグマ変調器に関連するデ
ータ依存性ローディングの問題を理解することができ
る。
ャパシタに対してアナログ入力電圧および基準電圧が与
える影響をより明確に理解するために、図１に示される
デルタ−シグマ変調器を例にとる。１０は、Ａ／Ｄ変換
器内に用いられるデルタ−シグマ変調器を示し、本例の
デルタ−シグマ変調器１０のさまざまな構成要素を説明
することによって、デルタ−シグマ変調器に関連するデ
ータ依存性ローディングの問題を理解することができ
る。
【０００７】デルタ−シグマ変調器１０は、スイッチト
・キャパシタ回路１２と、積分器(integrator)１４と、
量子化器(quantizer) １６との３つの構成要素を含む。
スイッチト・キャパシタ回路１２は、アナログ入力信号
（Ｖin）および基準電圧（＋／−Vref）をサンプルする
機能を有する。サンプルの後に、スイッチト・キャパシ
タ回路１２は、サンプルした電圧に依存する電荷を積分
器１４に放電する。サンプルおよび放電は、クロック・
サイクルφ１およびφ２により制御される。基準電圧源
＋Vrefまたは−Vrefのいずれに対応した電荷を積分器１
４に送るかは、１ビット・データ２０によって制御され
る。たとえば、１ビット・データ２０の論理低値は、Ｙ
＝１のスイッチの閉（すなわち＋Vrefの選択）を引き起
こす。逆に、Ｙ＝−１という論理値は、Ｙ＝−１のスイ
ッチの閉を引き起こす。１ビット・データ２０の論理値
が、＋Vrefまたは−Vrefのいずれが選択されてクロック
φ２のときにＶinと加算されるかを決定する。したがっ
て、キャパシタ２２および２４と、これらのスイッチ
は、１ビット・データ２０により制御される１ビットＤ
／Ａ変換機能を実現する。
・キャパシタ回路１２と、積分器(integrator)１４と、
量子化器(quantizer) １６との３つの構成要素を含む。
スイッチト・キャパシタ回路１２は、アナログ入力信号
（Ｖin）および基準電圧（＋／−Vref）をサンプルする
機能を有する。サンプルの後に、スイッチト・キャパシ
タ回路１２は、サンプルした電圧に依存する電荷を積分
器１４に放電する。サンプルおよび放電は、クロック・
サイクルφ１およびφ２により制御される。基準電圧源
＋Vrefまたは−Vrefのいずれに対応した電荷を積分器１
４に送るかは、１ビット・データ２０によって制御され
る。たとえば、１ビット・データ２０の論理低値は、Ｙ
＝１のスイッチの閉（すなわち＋Vrefの選択）を引き起
こす。逆に、Ｙ＝−１という論理値は、Ｙ＝−１のスイ
ッチの閉を引き起こす。１ビット・データ２０の論理値
が、＋Vrefまたは−Vrefのいずれが選択されてクロック
φ２のときにＶinと加算されるかを決定する。したがっ
て、キャパシタ２２および２４と、これらのスイッチ
は、１ビット・データ２０により制御される１ビットＤ
／Ａ変換機能を実現する。
【０００８】スイッチト・キャパシタ回路１２は、キャ
パシタＣs およびＣr を充電しかつ放電させる役割を果
たす一方で、積分器１４は、放電された電荷をキャパシ
タＣi に積分する。この積分器の出力は、量子化器１６
に送られる。量子化器１６は、１ビット・データ２０と
して示されるディジタル出力を生成する。
パシタＣs およびＣr を充電しかつ放電させる役割を果
たす一方で、積分器１４は、放電された電荷をキャパシ
タＣi に積分する。この積分器の出力は、量子化器１６
に送られる。量子化器１６は、１ビット・データ２０と
して示されるディジタル出力を生成する。
【０００９】問題は、スイッチト・キャパシタ１２が積
分器１４上に放電する時に起こる。放電した後にキャパ
シタＣr 上にすでにわずかでも１ビット・データに依存
した電荷が存在していると、その電荷は、Vrefが次のク
ロック・サイクル中にサンプルされるときに、Vrefの負
荷電荷に影響を及ぼす。たとえば、Ｙ＝１というデータ
値は、キャパシタ２２の放電をφ２のクロック・サイク
ル中に引き起こす。しかし、キャパシタ２４について
は、Ｙ＝−１の値がＹ＝１と同時には生じないため、充
電されたままとなっている。次のクロックφ１では、＋
Vrefは、キャパシタ２２の電荷を再充電しなければなら
ないが、一方−Vrefは、一切の追加の電荷も追加する必
要がない。したがって、＋Vrefまたは−Vref電圧源から
みた負荷は、ビット・データ２０に依存して変化する。
この状態を、「データ依存ローディング(data dependen
t loading)」と呼ぶ。
分器１４上に放電する時に起こる。放電した後にキャパ
シタＣr 上にすでにわずかでも１ビット・データに依存
した電荷が存在していると、その電荷は、Vrefが次のク
ロック・サイクル中にサンプルされるときに、Vrefの負
荷電荷に影響を及ぼす。たとえば、Ｙ＝１というデータ
値は、キャパシタ２２の放電をφ２のクロック・サイク
ル中に引き起こす。しかし、キャパシタ２４について
は、Ｙ＝−１の値がＹ＝１と同時には生じないため、充
電されたままとなっている。次のクロックφ１では、＋
Vrefは、キャパシタ２２の電荷を再充電しなければなら
ないが、一方−Vrefは、一切の追加の電荷も追加する必
要がない。したがって、＋Vrefまたは−Vref電圧源から
みた負荷は、ビット・データ２０に依存して変化する。
この状態を、「データ依存ローディング(data dependen
t loading)」と呼ぶ。
【００１０】２つの形態のデータ依存ローディングがあ
る。１つの形態は上記に示されたように、＋Vrefおよび
−Vref電圧源上の１ビット・データ等のディジタル・デ
ータに依存したローディングである。この形態のデータ
依存ローディングは、本明細書ではディジタル・データ
依存性として分類される。しかし、しばしばアナログ・
データ依存性(analog data dependency)と呼ばれるもう
１つの形態のデータ依存性がある。Vref上のアナログ・
データ依存性は、アナログ入力電圧Ｖinの変化によって
直接に引き起こされる。
る。１つの形態は上記に示されたように、＋Vrefおよび
−Vref電圧源上の１ビット・データ等のディジタル・デ
ータに依存したローディングである。この形態のデータ
依存ローディングは、本明細書ではディジタル・データ
依存性として分類される。しかし、しばしばアナログ・
データ依存性(analog data dependency)と呼ばれるもう
１つの形態のデータ依存性がある。Vref上のアナログ・
データ依存性は、アナログ入力電圧Ｖinの変化によって
直接に引き起こされる。
【００１１】図２に、＋Vrefまたは−Vref基準電圧源に
関するアナログ・データ依存ローディングの問題が示さ
れている。負荷回路２６は、クロックφ１でサンプルさ
れている状態、すなわち電荷のローディングがキャパシ
タＣr に生じている状態を示すものである。キャパシタ
Ｃr 上の電荷がクロックφ２に完全に放電されない場
合、図に示す負荷２８と等価となる。負荷２８は、抵抗
成分３２を介した残存電荷からなる電流源３０としてモ
デル化される。抵抗成分３２は±Vrefを発生する基準電
圧源の出力抵抗である。抵抗成分３２を介しての負荷電
流源３０は、Vref電圧に電圧ドロップを引き起こす。し
たがって、Vref（実際値）＝Vref（理想値）−Ｒload×
Ｉloadとなる。Ｒloadは、抵抗成分３２の抵抗値であ
る。Ｉloadは、電流源３０の電流値である。Ｉloadは１
ビット・データＹに（Ｙ＝１またはＹ＝−１のいずれに
も）比例するため、VrefはＹに比例する。このように、
従来のスイッチト・キャパシタ回路の１ビットＤ／Ａ変
換器１２は、Vref上にデータに依存した電荷負荷を発生
させ、このためにVrefのＹによる変調が起こる。
関するアナログ・データ依存ローディングの問題が示さ
れている。負荷回路２６は、クロックφ１でサンプルさ
れている状態、すなわち電荷のローディングがキャパシ
タＣr に生じている状態を示すものである。キャパシタ
Ｃr 上の電荷がクロックφ２に完全に放電されない場
合、図に示す負荷２８と等価となる。負荷２８は、抵抗
成分３２を介した残存電荷からなる電流源３０としてモ
デル化される。抵抗成分３２は±Vrefを発生する基準電
圧源の出力抵抗である。抵抗成分３２を介しての負荷電
流源３０は、Vref電圧に電圧ドロップを引き起こす。し
たがって、Vref（実際値）＝Vref（理想値）−Ｒload×
Ｉloadとなる。Ｒloadは、抵抗成分３２の抵抗値であ
る。Ｉloadは、電流源３０の電流値である。Ｉloadは１
ビット・データＹに（Ｙ＝１またはＹ＝−１のいずれに
も）比例するため、VrefはＹに比例する。このように、
従来のスイッチト・キャパシタ回路の１ビットＤ／Ａ変
換器１２は、Vref上にデータに依存した電荷負荷を発生
させ、このためにVrefのＹによる変調が起こる。
【００１２】Vrefのデータ依存した変調を防ぐことは重
要である。量子化雑音が存在する高周波域（すなわちｆ
s ／２：ｆs はサンプリング周波数）付近の交流（Ａ
Ｃ）成分によりVrefがわずかでも変調されると、デルタ
−シグマ変調器１０によって、この量子化雑音が変調さ
れ再び通過帯域（すなわち直流（ＤＣ）付近）に戻され
てしまう。たとえば、Ｖinがフルスケール電圧の範囲(p
eak-to-peak)の正確に中間にある場合には、１ビット・
データＹのデューティ比(duty cycle)は５０％となり、
ｆs ／２のクロックとほぼ等価となる。このことは、V
refがｆs ／２の変調を受けることを意味する。Vref上
のデータ依存性ローディングを最小化して、帯域内雑音
の増加を防ぐことが重要である。Vref電圧源上で形成さ
れる交流成分の問題と、この交流成分が通過帯域スペク
トル(passband spectrum) に与える影響とは、よく知ら
れており、以下の論文に記述されている：S. Harris
著"How to Achieve Optimum Performance from Delta-S
igma A/D and D/A Converters （デルタ・シグマＡ／Ｄ
およびＤ／Ａ変換器の最適動作を達成する方法）" 、J.
Audio Eng. Soc. Vol. 41、No. 10 (October 1993), p
p. 782-790（ここで参照することにより本明細書の一部
を構成する）。
要である。量子化雑音が存在する高周波域（すなわちｆ
s ／２：ｆs はサンプリング周波数）付近の交流（Ａ
Ｃ）成分によりVrefがわずかでも変調されると、デルタ
−シグマ変調器１０によって、この量子化雑音が変調さ
れ再び通過帯域（すなわち直流（ＤＣ）付近）に戻され
てしまう。たとえば、Ｖinがフルスケール電圧の範囲(p
eak-to-peak)の正確に中間にある場合には、１ビット・
データＹのデューティ比(duty cycle)は５０％となり、
ｆs ／２のクロックとほぼ等価となる。このことは、V
refがｆs ／２の変調を受けることを意味する。Vref上
のデータ依存性ローディングを最小化して、帯域内雑音
の増加を防ぐことが重要である。Vref電圧源上で形成さ
れる交流成分の問題と、この交流成分が通過帯域スペク
トル(passband spectrum) に与える影響とは、よく知ら
れており、以下の論文に記述されている：S. Harris
著"How to Achieve Optimum Performance from Delta-S
igma A/D and D/A Converters （デルタ・シグマＡ／Ｄ
およびＤ／Ａ変換器の最適動作を達成する方法）" 、J.
Audio Eng. Soc. Vol. 41、No. 10 (October 1993), p
p. 782-790（ここで参照することにより本明細書の一部
を構成する）。
【００１３】データ依存ローディングおよびVref上の交
流成分の問題を除去する試みがなされてきた。多くの研
究者は、別の放電回路をスイッチト・キャパシタ回路内
に用いた。図３に、このような回路が示されており、ス
イッチト・キャパシタ回路１２ａは、スイッチト・キャ
パシタ回路１２に放電スイッチ３６および３８を付け加
えて図示されている。スイッチ３６および３８は、使用
されていないキャパシタＣr 上の一切の電荷を放電する
役割を果たす。より具体的には、スイッチ３６および３
８は、積分器１４ａの加算ノード上に放電する際に選択
されないキャパシタをグランドに放電させる。たとえ
ば、Ｙ＝１の時キャパシタ２２ａ上の電荷が加算ノード
(summing node)に放電される場合は、キャパシタ２４ａ
にサンプルされた−Vref電圧がグランドに放電される。
Ｙ＝−１の時は逆の動作を行う。スイッチ３６および３
８は、−Vrefおよび＋Vrefに対する電荷負荷を、Ｙ＝１
またはＹ＝−１スイッチを選択するのに用いられる１ビ
ット・データにかかわりなく一定にするのに有効である
ことがわかる。図３の技術は、よく知られており、米国
特許第４，８５１，８４１号で説明されている（ここで
参照することにより本明細書の一部を構成する）。
流成分の問題を除去する試みがなされてきた。多くの研
究者は、別の放電回路をスイッチト・キャパシタ回路内
に用いた。図３に、このような回路が示されており、ス
イッチト・キャパシタ回路１２ａは、スイッチト・キャ
パシタ回路１２に放電スイッチ３６および３８を付け加
えて図示されている。スイッチ３６および３８は、使用
されていないキャパシタＣr 上の一切の電荷を放電する
役割を果たす。より具体的には、スイッチ３６および３
８は、積分器１４ａの加算ノード上に放電する際に選択
されないキャパシタをグランドに放電させる。たとえ
ば、Ｙ＝１の時キャパシタ２２ａ上の電荷が加算ノード
(summing node)に放電される場合は、キャパシタ２４ａ
にサンプルされた−Vref電圧がグランドに放電される。
Ｙ＝−１の時は逆の動作を行う。スイッチ３６および３
８は、−Vrefおよび＋Vrefに対する電荷負荷を、Ｙ＝１
またはＹ＝−１スイッチを選択するのに用いられる１ビ
ット・データにかかわりなく一定にするのに有効である
ことがわかる。図３の技術は、よく知られており、米国
特許第４，８５１，８４１号で説明されている（ここで
参照することにより本明細書の一部を構成する）。
【００１４】１ビット・データのデータ依存ローディン
グは、図３に示された構成によって除去されるが、スイ
ッチト・キャパシタ回路１２ａでは、必要なスイッチが
増加するという問題がある。放電スイッチ３６および３
８をさらに付け加えることは、制御シーケンスを複雑に
し、設計を困難にするだけである。したがって、図１お
よび図３に示されたものより少ないスイッチとより少な
いキャパシタとを有する、より単純なスイッチト・キャ
パシタ回路を用いることが望ましい。より単純な構成
は、図４に関して示されている。
グは、図３に示された構成によって除去されるが、スイ
ッチト・キャパシタ回路１２ａでは、必要なスイッチが
増加するという問題がある。放電スイッチ３６および３
８をさらに付け加えることは、制御シーケンスを複雑に
し、設計を困難にするだけである。したがって、図１お
よび図３に示されたものより少ないスイッチとより少な
いキャパシタとを有する、より単純なスイッチト・キャ
パシタ回路を用いることが望ましい。より単純な構成
は、図４に関して示されている。
【００１５】図４に、デルタ−シグマ変調器のスイッチ
ト・キャパシタ積分器部分４０が示されており、この変
調器には、改良されたスイッチト・キャパシタ回路１２
ｂが用いられている。スイッチト・キャパシタ回路１２
ｂは、スイッチト・キャパシタ回路１２や１２ａより少
ないキャパシタで構成されている。より具体的には、ス
イッチト・キャパシタ回路１２ｂは、３個のキャパシタ
を用いることがなく、単一の「共用キャパシタ（シェア
ード・キャパシタ(shared capacitor)ともいう。）」Ｃ
S を組み入れている。共用キャパシタＣS は、Ｖinをサ
ンプルするだけでなく、さらに１ビット・データに応じ
て＋Vrefまたは−Vrefをサンプルするのにも共用され
る。すなわち、Ｖinをサンプルする役割と、１ビットＤ
／Ａ変換機能を単一のキャパシタで実現している。単一
の共用キャパシタを用いることで、集積回路上の容量エ
リア(capacitor area)が最小化されるだけでなく、さら
に重要なこととして、アナログ入力信号Ｖinのサンプリ
ングと１ビット・データにより選択される基準電圧源電
圧＋／−Vrefとの間に積分した時の利得誤差(gain erro
r)をなくすことができる。
ト・キャパシタ積分器部分４０が示されており、この変
調器には、改良されたスイッチト・キャパシタ回路１２
ｂが用いられている。スイッチト・キャパシタ回路１２
ｂは、スイッチト・キャパシタ回路１２や１２ａより少
ないキャパシタで構成されている。より具体的には、ス
イッチト・キャパシタ回路１２ｂは、３個のキャパシタ
を用いることがなく、単一の「共用キャパシタ（シェア
ード・キャパシタ(shared capacitor)ともいう。）」Ｃ
S を組み入れている。共用キャパシタＣS は、Ｖinをサ
ンプルするだけでなく、さらに１ビット・データに応じ
て＋Vrefまたは−Vrefをサンプルするのにも共用され
る。すなわち、Ｖinをサンプルする役割と、１ビットＤ
／Ａ変換機能を単一のキャパシタで実現している。単一
の共用キャパシタを用いることで、集積回路上の容量エ
リア(capacitor area)が最小化されるだけでなく、さら
に重要なこととして、アナログ入力信号Ｖinのサンプリ
ングと１ビット・データにより選択される基準電圧源電
圧＋／−Vrefとの間に積分した時の利得誤差(gain erro
r)をなくすことができる。
【００１６】
【発明が解決しようとする課題】経済性および性能の点
から、共用キャパシタ構成を用いることが望ましい。し
かし、データ依存性の問題は依然として残されている。
たとえば、図４に示された構成を用いると、Ｙ＝−１の
場合に、クロックφ２において共用キャパシタＣS に＋
Vrefが供給する電荷は、Ｑ＝ＣS （Vref−Ｖin）であ
る。しかし、Ｙ＝１の場合には、共用キャパシタＣS に
＋Vrefが供給する電荷は、Ｑ＝０となる。
から、共用キャパシタ構成を用いることが望ましい。し
かし、データ依存性の問題は依然として残されている。
たとえば、図４に示された構成を用いると、Ｙ＝−１の
場合に、クロックφ２において共用キャパシタＣS に＋
Vrefが供給する電荷は、Ｑ＝ＣS （Vref−Ｖin）であ
る。しかし、Ｙ＝１の場合には、共用キャパシタＣS に
＋Vrefが供給する電荷は、Ｑ＝０となる。
【００１７】上記のように、データ依存性は、共用キャ
パシタを用いた構成でも存在する。図４に示された共用
キャパシタ回路を用いることは望ましいがその一方で、
このスイッチト・キャパシタ回路に改良を加えて、デー
タ依存性の問題をなくさなければならない。したがっ
て、新規な構成は、共用キャパシタの利点を有しながら
欠点がないように工夫しなければならない。部分的な解
決方法が図５に示されている。
パシタを用いた構成でも存在する。図４に示された共用
キャパシタ回路を用いることは望ましいがその一方で、
このスイッチト・キャパシタ回路に改良を加えて、デー
タ依存性の問題をなくさなければならない。したがっ
て、新規な構成は、共用キャパシタの利点を有しながら
欠点がないように工夫しなければならない。部分的な解
決方法が図５に示されている。
【００１８】図５は、改良されたスイッチト・キャパシ
タ回路１２ｃが、全差動型スイッチト・キャパシタ積分
器４２のフロント・エンドとして接続されている図であ
る。回路１２ｃは、回路１２ｂを全差動構成にしたもの
で、共有キャパシタの利点を有している。回路１２ｃは
互いに逆極性の基準電圧源（すなわちVref+ およびVref
- ）を用い、これらの基準電圧を特定の極性のアナログ
入力電圧（すなわちＶin+ またはＶin- ）と選択的に組
み合わせている。Vref+ およびVref- がＹの極性にかか
わらず同容量Ｃs であるキャパシタ４４と４６のどちら
かに必ず電荷を充電するため、この回路では、１ビット
・データによるディジタル・データ依存性を除去するこ
とができる。
タ回路１２ｃが、全差動型スイッチト・キャパシタ積分
器４２のフロント・エンドとして接続されている図であ
る。回路１２ｃは、回路１２ｂを全差動構成にしたもの
で、共有キャパシタの利点を有している。回路１２ｃは
互いに逆極性の基準電圧源（すなわちVref+ およびVref
- ）を用い、これらの基準電圧を特定の極性のアナログ
入力電圧（すなわちＶin+ またはＶin- ）と選択的に組
み合わせている。Vref+ およびVref- がＹの極性にかか
わらず同容量Ｃs であるキャパシタ４４と４６のどちら
かに必ず電荷を充電するため、この回路では、１ビット
・データによるディジタル・データ依存性を除去するこ
とができる。
【００１９】図５のスイッチト・キャパシタ回路では、
ディジタル・データ依存性は取り除かれるが、アナログ
・データ依存性は依然存在する。＋Vrefおよび−Vrefが
供給する電荷は、Ｖinに依存するのみで、Ｙの値には依
存しない。たとえば、Ｙ＝−１の場合は、＋Vrefによる
共有キャパシタ４４上の電荷の供給は、Ｑ＝ＣS （Vref
+ − Ｖin+ ）である。Ｙ＝１の場合には、＋Vrefに
よる共有キャパシタ４６上の電荷の供給は、Ｑ＝ＣS
（Vref+ − Ｖin- ）である。Ｖin+ は、Ｖin- とは
等しくないため、Ｖin依存性がなお問題となる。
ディジタル・データ依存性は取り除かれるが、アナログ
・データ依存性は依然存在する。＋Vrefおよび−Vrefが
供給する電荷は、Ｖinに依存するのみで、Ｙの値には依
存しない。たとえば、Ｙ＝−１の場合は、＋Vrefによる
共有キャパシタ４４上の電荷の供給は、Ｑ＝ＣS （Vref
+ − Ｖin+ ）である。Ｙ＝１の場合には、＋Vrefに
よる共有キャパシタ４６上の電荷の供給は、Ｑ＝ＣS
（Vref+ − Ｖin- ）である。Ｖin+ は、Ｖin- とは
等しくないため、Ｖin依存性がなお問題となる。
【００２０】全差動積分器を図５に示された構成で用い
ることによる利点は、Ribnerらの"AThird-Order Multi
Stage Sigma-Delta Modulator With Reduced Sensitivi
tyTo Nonidealities（対非線形性感度を低下させた３次
多段シグマ・デルタ変調器）" 、IEEE JR. of Solid-St
ate Circuits、Vol. 26 、No. 12（December 1991）、p
p. 1764-1774 に説明されている（ここで参照すること
により本明細書の一部を構成する）。全差動信号、共有
キャパシタおよび全差動積分器を用いることにより、か
なりの部分のデータ依存性を解決することができる。し
かし、このような構成では、アナログ・データ依存性の
問題は解決されない。
ることによる利点は、Ribnerらの"AThird-Order Multi
Stage Sigma-Delta Modulator With Reduced Sensitivi
tyTo Nonidealities（対非線形性感度を低下させた３次
多段シグマ・デルタ変調器）" 、IEEE JR. of Solid-St
ate Circuits、Vol. 26 、No. 12（December 1991）、p
p. 1764-1774 に説明されている（ここで参照すること
により本明細書の一部を構成する）。全差動信号、共有
キャパシタおよび全差動積分器を用いることにより、か
なりの部分のデータ依存性を解決することができる。し
かし、このような構成では、アナログ・データ依存性の
問題は解決されない。
【００２１】
【課題を解決するための手段】上記の概説された問題
は、スイッチト・キャパシタ回路の構成を改良すること
によって大部分解決される。このスイッチト・キャパシ
タ回路は、Ａ／Ｄ変換器内にデルタ−シグマ変調器の一
部分として構成される。本明細書におけるデルタ−シグ
マ変調器は、アナログ入力信号を変換するのに用いられ
る。この改良されたスイッチト・キャパシタ回路の構成
を、それと同様のスイッチト・キャパシタ負荷回路と組
み合わせることによって、ディジタルおよびアナログ・
データ依存性の問題は回避される。
は、スイッチト・キャパシタ回路の構成を改良すること
によって大部分解決される。このスイッチト・キャパシ
タ回路は、Ａ／Ｄ変換器内にデルタ−シグマ変調器の一
部分として構成される。本明細書におけるデルタ−シグ
マ変調器は、アナログ入力信号を変換するのに用いられ
る。この改良されたスイッチト・キャパシタ回路の構成
を、それと同様のスイッチト・キャパシタ負荷回路と組
み合わせることによって、ディジタルおよびアナログ・
データ依存性の問題は回避される。
【００２２】ディジタルおよびアナログ・データ依存性
のいずれもが、このデルタ−シグマ変調器を有する負荷
回路を用いることによって実質的に取消される。この負
荷回路は、基準電圧＋／−Vrefと入力電圧Ｖinとを受け
るという点で、スイッチト・キャパシタ回路と類似して
設計される。負荷回路は、スイッチト・キャパシタ回路
によるデータ依存したローディングと、反対の極性のデ
ータ依存性を有するローディングを発生させる。これに
よって、基準電圧＋／−Vrefのスイッチト・キャパシタ
回路によるデータ依存性は、負荷回路による反極性のオ
フセット負荷により相殺される。
のいずれもが、このデルタ−シグマ変調器を有する負荷
回路を用いることによって実質的に取消される。この負
荷回路は、基準電圧＋／−Vrefと入力電圧Ｖinとを受け
るという点で、スイッチト・キャパシタ回路と類似して
設計される。負荷回路は、スイッチト・キャパシタ回路
によるデータ依存したローディングと、反対の極性のデ
ータ依存性を有するローディングを発生させる。これに
よって、基準電圧＋／−Vrefのスイッチト・キャパシタ
回路によるデータ依存性は、負荷回路による反極性のオ
フセット負荷により相殺される。
【００２３】この負荷回路は、Vrefのローディングを、
変調器がVref電源に対して確定する＋Ｖinまたは−Ｖin
の値にかかわりなく、効果的かつ効率的に取消す。負荷
回路は、デルタ−シグマ変調器から分離されるが、同じ
＋／−Ｖinおよび＋／−Vref信号を、デルタ−シグマ変
調器のスイッチト・キャパシタ回路をレプリカしたスイ
ッチト・キャパシタ回路として受ける。本発明のデルタ
−シグマ変調器は、共用キャパシタを全差動増幅器と共
に用いることにより、性能および費用のいずれの面でも
魅力的なものとなる。デルタ−シグマ変調器と同じモノ
リシック基板上に形成される負荷回路は、基準電圧Vref
およびアナログ入力電圧Ｖinを受ける役割と、さらに重
要なこととして、デルタ−シグマ変調器によって引き起
こされる＋／−Vref電源上のデータ依存したローディン
グをキャンセルする役割とを果たすスイッチト・キャパ
シタ回路を備えている。
変調器がVref電源に対して確定する＋Ｖinまたは−Ｖin
の値にかかわりなく、効果的かつ効率的に取消す。負荷
回路は、デルタ−シグマ変調器から分離されるが、同じ
＋／−Ｖinおよび＋／−Vref信号を、デルタ−シグマ変
調器のスイッチト・キャパシタ回路をレプリカしたスイ
ッチト・キャパシタ回路として受ける。本発明のデルタ
−シグマ変調器は、共用キャパシタを全差動増幅器と共
に用いることにより、性能および費用のいずれの面でも
魅力的なものとなる。デルタ−シグマ変調器と同じモノ
リシック基板上に形成される負荷回路は、基準電圧Vref
およびアナログ入力電圧Ｖinを受ける役割と、さらに重
要なこととして、デルタ−シグマ変調器によって引き起
こされる＋／−Vref電源上のデータ依存したローディン
グをキャンセルする役割とを果たすスイッチト・キャパ
シタ回路を備えている。
【００２４】Ａ／Ｄ変換器内で、デルタ−シグマ変調器
は、入力電圧および基準電圧を選択的にサンプルする共
用キャパシタとして示されるスイッチト・キャパシタ回
路を含む。共用キャパシタは、正極性のアナログ入力電
圧（Ｖin+ ）を第１クロック・サイクルφ１中にサンプ
ルするように接続される。この共用キャパシタは、第１
のクロック・サイクルφ１に続く第２クロック・サイク
ルφ２中に＋Vrefと−Vrefのいずれをもデータ値Ｙに依
存してサンプルする。負荷回路のキャパシタは、負極性
のアナログ入力電圧（Ｖin- ）を第１クロック・サイク
ル中にサンプルするように接続される。この負荷回路
は、第２クロック・サイクルφ２中に共用キャパシタと
同極性の基準電圧源をサンプルする。
は、入力電圧および基準電圧を選択的にサンプルする共
用キャパシタとして示されるスイッチト・キャパシタ回
路を含む。共用キャパシタは、正極性のアナログ入力電
圧（Ｖin+ ）を第１クロック・サイクルφ１中にサンプ
ルするように接続される。この共用キャパシタは、第１
のクロック・サイクルφ１に続く第２クロック・サイク
ルφ２中に＋Vrefと−Vrefのいずれをもデータ値Ｙに依
存してサンプルする。負荷回路のキャパシタは、負極性
のアナログ入力電圧（Ｖin- ）を第１クロック・サイク
ル中にサンプルするように接続される。この負荷回路
は、第２クロック・サイクルφ２中に共用キャパシタと
同極性の基準電圧源をサンプルする。
【００２５】負荷回路は、スイッチト・キャパシタ回路
が基準電圧に与える負荷とは反対の負荷を基準電圧に付
加して、アナログ入力電圧が基準電圧に対して付加する
データ依存性を実質的に打ち消す。この負荷は、デルタ
−シグマ変調器の共用キャパシタにより受けられるアナ
ログ入力電圧と同じ大きさのかつ逆極性のものである。
すなわち、負荷回路は、オフセット電圧を変調器の共用
キャパシタで受けられるアナログ入力電圧に追随させ
る。いかなる場合も、負荷回路は、こうすることでアナ
ログ入力電圧Ｖinの変化によって引き起こされる一切の
データ依存性負荷を実質的に打ち消す。
が基準電圧に与える負荷とは反対の負荷を基準電圧に付
加して、アナログ入力電圧が基準電圧に対して付加する
データ依存性を実質的に打ち消す。この負荷は、デルタ
−シグマ変調器の共用キャパシタにより受けられるアナ
ログ入力電圧と同じ大きさのかつ逆極性のものである。
すなわち、負荷回路は、オフセット電圧を変調器の共用
キャパシタで受けられるアナログ入力電圧に追随させ
る。いかなる場合も、負荷回路は、こうすることでアナ
ログ入力電圧Ｖinの変化によって引き起こされる一切の
データ依存性負荷を実質的に打ち消す。
【００２６】この負荷回路の結果として、基準電圧ロー
ディングは、アナログ入力信号およびその変化に全く独
立である。さらに、負荷回路は、共用キャパシタ上の電
荷をＹ電圧データ値から独立させる。ある実施の形態に
おいては、Ｄ／Ａ変換器に入力されるデータとして、２
つの論理状態すなわち値Ｙ＝−１およびＹ＝１がある。
他の実施の形態においては、Ｄ／Ａ変換器に入力される
データとしては、３つの論理状態Ｙ＝−１、Ｙ＝１およ
びＹ＝０がある。
ディングは、アナログ入力信号およびその変化に全く独
立である。さらに、負荷回路は、共用キャパシタ上の電
荷をＹ電圧データ値から独立させる。ある実施の形態に
おいては、Ｄ／Ａ変換器に入力されるデータとして、２
つの論理状態すなわち値Ｙ＝−１およびＹ＝１がある。
他の実施の形態においては、Ｄ／Ａ変換器に入力される
データとしては、３つの論理状態Ｙ＝−１、Ｙ＝１およ
びＹ＝０がある。
【００２７】すなわち、請求項１記載の発明は、第１の
アナログ入力電圧を第１のクロック・サイクルで第１の
キャパシタにサンプルし、続く第２のクロック・サイク
ルで基準電圧を基準にして前記サンプルされた電荷を放
電することにより、前記第１のアナログ入力電圧と前記
基準電圧との差分に相当する電荷を加算ノードを介して
積分するスイッチト・キャパシタ回路および演算増幅器
を有するスイッチト・キャパシタ積分器と、前記第１の
アナログ入力電圧と相補的な第２のアナログ入力電圧を
前記第１のクロック・サイクルで第２のキャパシタにサ
ンプルし、前記第１および第２のアナログ入力電圧に依
存した電荷ローディングを打ち消すように構成された負
荷回路とを備えたデルタ−シグマ変調器である。
アナログ入力電圧を第１のクロック・サイクルで第１の
キャパシタにサンプルし、続く第２のクロック・サイク
ルで基準電圧を基準にして前記サンプルされた電荷を放
電することにより、前記第１のアナログ入力電圧と前記
基準電圧との差分に相当する電荷を加算ノードを介して
積分するスイッチト・キャパシタ回路および演算増幅器
を有するスイッチト・キャパシタ積分器と、前記第１の
アナログ入力電圧と相補的な第２のアナログ入力電圧を
前記第１のクロック・サイクルで第２のキャパシタにサ
ンプルし、前記第１および第２のアナログ入力電圧に依
存した電荷ローディングを打ち消すように構成された負
荷回路とを備えたデルタ−シグマ変調器である。
【００２８】請求項２記載の発明は、請求項１におい
て、前記負荷回路は、前記第２のクロック・サイクルで
前記第２のアナログ入力電圧と前記基準電圧との差分に
相当する電荷を放電することができる。
て、前記負荷回路は、前記第２のクロック・サイクルで
前記第２のアナログ入力電圧と前記基準電圧との差分に
相当する電荷を放電することができる。
【００２９】請求項３記載の発明は、請求項２におい
て、前記基準電圧が２値以上の電圧レベルの複数の基準
電圧源から供給され、量子化器からのディジタル・デー
タに基づいて、前記スイッチト・キャパシタ積分器のキ
ャパシタと前記負荷回路のキャパシタのそれぞれに前記
基準電圧がサンプルされることができる。
て、前記基準電圧が２値以上の電圧レベルの複数の基準
電圧源から供給され、量子化器からのディジタル・デー
タに基づいて、前記スイッチト・キャパシタ積分器のキ
ャパシタと前記負荷回路のキャパシタのそれぞれに前記
基準電圧がサンプルされることができる。
【００３０】請求項４記載の発明は、請求項１におい
て、量子化器からのディジタル・データが＋１、−１、
０に相当する３値であり、前記基準電圧が相補的な２値
の電圧レベルと該２値の中間レベルとの３値からなり、
前記スイッチト・キャパシタ積分器のキャパシタは、前
記量子化器のディジタル・データに対応する基準電圧に
接続されるとともに、前記負荷回路が、前記第１のアナ
ログ入力電圧と相補的な第２のアナログ入力電圧を前記
第１のクロック・サイクルで第２のキャパシタにサンプ
ルし、ディジタル・データが＋１、−１の場合に、前記
第２のクロック・サイクルで前記相補的な２値の電圧レ
ベルを有する基準電圧を基準にして前記第２のキャパシ
タにサンプルされた電荷を放電する第１の負荷回路と、
前記中間レベルを前記第１のクロック・サイクルで第３
のキャパシタにサンプルし、ディジタル・データが０の
場合に前記第２のクロック・サイクルで前記相補的な２
値の電圧レベルの一方の基準電圧を基準にして前記サン
プルされた電荷を放電する第２の負荷回路を備えたこと
とすることができる。
て、量子化器からのディジタル・データが＋１、−１、
０に相当する３値であり、前記基準電圧が相補的な２値
の電圧レベルと該２値の中間レベルとの３値からなり、
前記スイッチト・キャパシタ積分器のキャパシタは、前
記量子化器のディジタル・データに対応する基準電圧に
接続されるとともに、前記負荷回路が、前記第１のアナ
ログ入力電圧と相補的な第２のアナログ入力電圧を前記
第１のクロック・サイクルで第２のキャパシタにサンプ
ルし、ディジタル・データが＋１、−１の場合に、前記
第２のクロック・サイクルで前記相補的な２値の電圧レ
ベルを有する基準電圧を基準にして前記第２のキャパシ
タにサンプルされた電荷を放電する第１の負荷回路と、
前記中間レベルを前記第１のクロック・サイクルで第３
のキャパシタにサンプルし、ディジタル・データが０の
場合に前記第２のクロック・サイクルで前記相補的な２
値の電圧レベルの一方の基準電圧を基準にして前記サン
プルされた電荷を放電する第２の負荷回路を備えたこと
とすることができる。
【００３１】
【発明の実施の形態】本発明の目的および利点は以下の
詳細な説明を読むことおよび添付図面への参照により明
らかとなる。
詳細な説明を読むことおよび添付図面への参照により明
らかとなる。
【００３２】図６〜図８は、本発明のデルタ−シグマ変
調器のフロントエンドのさまざまな実施の形態が示され
ている。このフロントエンドは、スイッチト・キャパシ
タ積分器と負荷回路とを用いている。このスイッチト・
キャパシタ積分器と負荷回路とを一緒に使用して、基準
電圧に影響を与える一切のデータ依存性ローディングも
打ち消されるようになっている。このため、負荷回路
は、データ依存性の問題を取り消す役割を果たし、さら
に具体的には基準電圧源上のデータ依存した交流成分を
実質的に除去する役割を果たす。したがって、本発明の
負荷回路を用いるデルタ−シグマ変調器は、データに依
存する基準電圧の変調によって引き起こされる通過帯域
内雑音増加の影響を受けにくいものとなる。
調器のフロントエンドのさまざまな実施の形態が示され
ている。このフロントエンドは、スイッチト・キャパシ
タ積分器と負荷回路とを用いている。このスイッチト・
キャパシタ積分器と負荷回路とを一緒に使用して、基準
電圧に影響を与える一切のデータ依存性ローディングも
打ち消されるようになっている。このため、負荷回路
は、データ依存性の問題を取り消す役割を果たし、さら
に具体的には基準電圧源上のデータ依存した交流成分を
実質的に除去する役割を果たす。したがって、本発明の
負荷回路を用いるデルタ−シグマ変調器は、データに依
存する基準電圧の変調によって引き起こされる通過帯域
内雑音増加の影響を受けにくいものとなる。
【００３３】図６に、Ａ／Ｄ変換器の一部として用いら
れるデルタ−シグマ変調器６０が示されている。デルタ
−シグマ変調器６０は、スイッチト・キャパシタ回路６
２と、全差動積分器６４とを含む。変調器６０が、図１
の量子化器と同様の量子化器等の数多くのその他の構成
素子を含むことは知られている。簡潔のために、スイッ
チト・キャパシタ回路６２および全差動積分器６４だけ
を図示することで、本説明と直接関係のない事柄で不必
要に混乱させることなしに、本発明の利点に関する十分
な理解が得られる。
れるデルタ−シグマ変調器６０が示されている。デルタ
−シグマ変調器６０は、スイッチト・キャパシタ回路６
２と、全差動積分器６４とを含む。変調器６０が、図１
の量子化器と同様の量子化器等の数多くのその他の構成
素子を含むことは知られている。簡潔のために、スイッ
チト・キャパシタ回路６２および全差動積分器６４だけ
を図示することで、本説明と直接関係のない事柄で不必
要に混乱させることなしに、本発明の利点に関する十分
な理解が得られる。
【００３４】図６は、共用キャパシタＣs を参照符号６
６および６８で図示しており、最小限の個数のキャパシ
タおよびスイッチを回路６２内に有する利点を示してい
る。スイッチト・キャパシタ回路６２は、クロックφ１
にサンプルされたアナログ入力Ｖin+ ／Ｖin- からＹデ
ータの極性に応じてVref+ またはVref- を引算し、その
差分電圧に比例した電荷をクロックφ２において、全差
動積分器へ放電する。例えば、ディジタル・データ値Ｙ
＝１の場合は、Vref+ がキャパシタ６８上の以前にサン
プルされたＶin- から引算され、それと同じ時刻にVref
- は共用キャパシタ６６上の以前にサンプルされたＶin
+ から引算されるようにする。Vref+ およびVref- から
キャパシタ６６および６８に、さまざまなデータ値Ｙ＝
−１およびＹ＝１の間に付与される電荷を項目別に示す
と、下記のとおりである：
６および６８で図示しており、最小限の個数のキャパシ
タおよびスイッチを回路６２内に有する利点を示してい
る。スイッチト・キャパシタ回路６２は、クロックφ１
にサンプルされたアナログ入力Ｖin+ ／Ｖin- からＹデ
ータの極性に応じてVref+ またはVref- を引算し、その
差分電圧に比例した電荷をクロックφ２において、全差
動積分器へ放電する。例えば、ディジタル・データ値Ｙ
＝１の場合は、Vref+ がキャパシタ６８上の以前にサン
プルされたＶin- から引算され、それと同じ時刻にVref
- は共用キャパシタ６６上の以前にサンプルされたＶin
+ から引算されるようにする。Vref+ およびVref- から
キャパシタ６６および６８に、さまざまなデータ値Ｙ＝
−１およびＹ＝１の間に付与される電荷を項目別に示す
と、下記のとおりである：
【００３５】
【数１】Ｙ＝−１の場合： Vref+ から付与される電荷： Ｑ66＝Ｃs （Vref+ − Ｖin+ ） （式１） Vref- から付与される電荷： Ｑ68＝Ｃs （Vref- − Ｖin- ） （式２） Ｙ＝１の場合： Vref+ から付与される電荷： Ｑ68＝Ｃs （Vref+ − Ｖin- ） （式３） Vref- から付与される電荷： Ｑ66＝Ｃs （Vref- − Ｖin+ ） （式４） デルタ−シグマ変調器６０のみに注目すると、式１およ
び式３は、基準電圧Vref+ からキャパシタ６６または６
８に付与される電荷を示しており、したがって基準電圧
の電荷ローディングは、アナログ入力電圧Ｖinに依存す
る。同様に、式２および式４は、基準電圧Vref- に対す
る負荷がアナログ入力電圧Ｖin- に依存することを示
す。
び式３は、基準電圧Vref+ からキャパシタ６６または６
８に付与される電荷を示しており、したがって基準電圧
の電荷ローディングは、アナログ入力電圧Ｖinに依存す
る。同様に、式２および式４は、基準電圧Vref- に対す
る負荷がアナログ入力電圧Ｖin- に依存することを示
す。
【００３６】しかし、上記に示されたアナログ・データ
依存性は、負荷回路７０を用いることにより補償され
る。負荷回路７０は、値がキャパシタＣs と等しい共用
キャパシタＣsrを備えている。共用キャパシタＣsrは、
参照符号７２および７４で示されている。したがって、
負荷回路７０は、Ｙデータに対応した基準電圧の極性と
短絡スイッチ７６とを除けば、スイッチト・キャパシタ
回路６２と同一である。負荷回路７０の電荷は、スイッ
チト・キャパシタ回路６０の場合のように積分器には放
電しないため、位相φ２で放電するパスを必要とする。
これを行なう最も簡単な方法は、負荷回路７０内の正極
および負極の各パス間に短絡スイッチ７６を配設するこ
とである。
依存性は、負荷回路７０を用いることにより補償され
る。負荷回路７０は、値がキャパシタＣs と等しい共用
キャパシタＣsrを備えている。共用キャパシタＣsrは、
参照符号７２および７４で示されている。したがって、
負荷回路７０は、Ｙデータに対応した基準電圧の極性と
短絡スイッチ７６とを除けば、スイッチト・キャパシタ
回路６２と同一である。負荷回路７０の電荷は、スイッ
チト・キャパシタ回路６０の場合のように積分器には放
電しないため、位相φ２で放電するパスを必要とする。
これを行なう最も簡単な方法は、負荷回路７０内の正極
および負極の各パス間に短絡スイッチ７６を配設するこ
とである。
【００３７】負荷回路７０は、変調器６０が基準電圧源
上に生成するデータ依存した電荷負荷と同じ大きさのか
つ逆極性のオフセット電荷負荷を発生する。共用キャパ
シタ７２および７４は、下記の負荷をVref+ およびVref
- に対して状態Ｙ＝−１およびＹ＝１の場合に以下の負
荷電荷を発生する。：
上に生成するデータ依存した電荷負荷と同じ大きさのか
つ逆極性のオフセット電荷負荷を発生する。共用キャパ
シタ７２および７４は、下記の負荷をVref+ およびVref
- に対して状態Ｙ＝−１およびＹ＝１の場合に以下の負
荷電荷を発生する。：
【００３８】
【数２】Ｙ＝−１の： Vref+ から付与される電荷： Ｑ74＝Ｃsr（Vref+ − Ｖin- ） （式５） Vref- から付与される電荷： Ｑ72＝Ｃsr（Vref- − Ｖin+ ） （式６） Ｙ＝１の間： Vref- から付与される電荷： Ｑ74＝Ｃsr（Vref- − Ｖin- ） （式７） Vref+ から付与される電荷： Ｑ72＝Ｃsr（Vref+ − Ｖin+ ） （式８） 共用キャパシタＣsrに関連する電荷ローディングは、式
１と式５、式２と式６、式４と式７、式３と式８とを組
み合わせて参照するとわかるように、逆極性のアナログ
入力Ｖin+ とＶin- の絶対値が等しければ、キャパシタ
Ｃs のＶinに関連する電荷ローディングを相殺する。こ
れらの式を組み合わせたものは、下記のように表され
る：
１と式５、式２と式６、式４と式７、式３と式８とを組
み合わせて参照するとわかるように、逆極性のアナログ
入力Ｖin+ とＶin- の絶対値が等しければ、キャパシタ
Ｃs のＶinに関連する電荷ローディングを相殺する。こ
れらの式を組み合わせたものは、下記のように表され
る：
【００３９】
【数３】Ｙ＝−１の間： ＱTOTAL ＝Ｑ(66/74) ＝２Ｃs Vref+ （式９） ＱTOTAL ＝Ｑ(68/72) ＝２Ｃs Vref- （式１０） Ｙ＝１の間： ＱTOTAL ＝Ｑ(66/74) ＝２Ｃs Vref- （式１１） ＱTOTAL ＝Ｑ(68/72) ＝２Ｃs Vref+ （式１２） Ｖinに関する項を含まないので、基準電圧源の電荷ロー
ディングはアナログ入力に依存したアナログ・データ依
存性を一切有しないことを意味する。つまり、アナログ
入力電圧Ｖinの影響を基準電圧Vrefに与えないようにす
ることができる。したがって、このアナログ・データ依
存性に起因する歪みなどの非線形性の影響をなくすこと
ができる。
ディングはアナログ入力に依存したアナログ・データ依
存性を一切有しないことを意味する。つまり、アナログ
入力電圧Ｖinの影響を基準電圧Vrefに与えないようにす
ることができる。したがって、このアナログ・データ依
存性に起因する歪みなどの非線形性の影響をなくすこと
ができる。
【００４０】次に図７は、別の実施の形態のデルタ−シ
グマ変調器６０ａが提示されている。デルタ−シグマ変
調器６０ａは、量子化器から出力される３つの論理値に
応答するスイッチト・キャパシタ回路６２ａを備えてい
る。これらの論理値は、Ｙ＝−１、Ｙ＝１およびＹ＝０
として表される。論理値Ｙ＝０が加わることを除けば、
変調器６０ａは変調器６０と同一である。この第３レベ
ルであるＹ＝０の場合は、Vref+ とVref- との間の中間
であるアナログ・レベルを生成するグランド電圧源Ｖｃ
ｍに接続されている。スイッチト・キャパシタ回路６２
ａの構成により、共用キャパシタを用いたアナログ入力
サンプリングと３値のＤ／Ａ変換機能を実現している。
図６の２値の量子化と同様に、この３値の場合でも、基
準電圧源上のＶinのデータ依存性ローディングを除去す
るように補償することができる。このＶinによるアナロ
グ・データ依存性は図６と同様の負荷回路で補償され
る。この負荷回路は図８中で負荷回路８０として示され
ている。
グマ変調器６０ａが提示されている。デルタ−シグマ変
調器６０ａは、量子化器から出力される３つの論理値に
応答するスイッチト・キャパシタ回路６２ａを備えてい
る。これらの論理値は、Ｙ＝−１、Ｙ＝１およびＹ＝０
として表される。論理値Ｙ＝０が加わることを除けば、
変調器６０ａは変調器６０と同一である。この第３レベ
ルであるＹ＝０の場合は、Vref+ とVref- との間の中間
であるアナログ・レベルを生成するグランド電圧源Ｖｃ
ｍに接続されている。スイッチト・キャパシタ回路６２
ａの構成により、共用キャパシタを用いたアナログ入力
サンプリングと３値のＤ／Ａ変換機能を実現している。
図６の２値の量子化と同様に、この３値の場合でも、基
準電圧源上のＶinのデータ依存性ローディングを除去す
るように補償することができる。このＶinによるアナロ
グ・データ依存性は図６と同様の負荷回路で補償され
る。この負荷回路は図８中で負荷回路８０として示され
ている。
【００４１】スイッチト・キャパシタ回路６２ａのよう
に共用キャパシタを用いて３値のＤ／Ａ変換機能を実現
した場合、１ビットのＤ／Ａ変換の場合と違って、図５
のような全差動型回路構成を用いただけでは３値のデー
タによるディジタル・データ依存性は補償することがで
きない。ディジタル・データＹが３値（＋１、−１、
０）のうち中間値の“０”のとき、クロック２では共用
キャパシタＣs はグランド電圧（Ｖｃｍ）に接続される
ため、基準電圧Vref+ ／Vref- から電荷は一切供給され
ない。したがって、このままでは、Ｙが“＋１”または
“−１”の場合と、“０”の場合とで基準電圧源の電荷
ローディングの差が生じる。このような３値データのデ
ィジタル・データ依存性は図８の負荷回路８２の構成を
回路６２ａと併せて用いれば除去することができる。
に共用キャパシタを用いて３値のＤ／Ａ変換機能を実現
した場合、１ビットのＤ／Ａ変換の場合と違って、図５
のような全差動型回路構成を用いただけでは３値のデー
タによるディジタル・データ依存性は補償することがで
きない。ディジタル・データＹが３値（＋１、−１、
０）のうち中間値の“０”のとき、クロック２では共用
キャパシタＣs はグランド電圧（Ｖｃｍ）に接続される
ため、基準電圧Vref+ ／Vref- から電荷は一切供給され
ない。したがって、このままでは、Ｙが“＋１”または
“−１”の場合と、“０”の場合とで基準電圧源の電荷
ローディングの差が生じる。このような３値データのデ
ィジタル・データ依存性は図８の負荷回路８２の構成を
回路６２ａと併せて用いれば除去することができる。
【００４２】負荷回路８０および８２は、符号８４，８
６，８８および９０で示される共用キャパシタを備えて
いる。キャパシタ８４および８６は、等しい値を有して
おり、それぞれ図７に示された共用キャパシタ９２およ
び９４と等価である。キャパシタ８８および９０は、そ
れぞれキャパシタ９２および９４の２倍の大きさを有す
る。
６，８８および９０で示される共用キャパシタを備えて
いる。キャパシタ８４および８６は、等しい値を有して
おり、それぞれ図７に示された共用キャパシタ９２およ
び９４と等価である。キャパシタ８８および９０は、そ
れぞれキャパシタ９２および９４の２倍の大きさを有す
る。
【００４３】負荷回路８０は、Vref+ 上のＶinのデータ
依存性負荷をＹ＝−１およびＹ＝１の間に下記のように
打ち消す機能を有する：
依存性負荷をＹ＝−１およびＹ＝１の間に下記のように
打ち消す機能を有する：
【００４４】
【数４】Ｙ＝−１の場合： ＱTOTAL(92/86)＝Ｃs （Vref+ − Ｖin+ ） ＋ Ｃsr（Vref+ − Ｖin- ） ＝２Ｃs Vref+ （式１３） Ｙ＝１の場合： ＱTOTAL(94/84)＝Ｃs （Vref+ − Ｖin- ） ＋ Ｃsr（Vref+ − Ｖin+ ） ＝２Ｃs Vref+ （式１４） 上記からわかるように、−Ｖin+ が−Ｖin- により取り
消されるためスイッチト・キャパシタ回路６２ａ内およ
び負荷回路８０内の共用キャパシタによる電荷ローディ
ングは、Ｖinには依存しない。Ｙ＝０の場合、スイッチ
ト・キャパシタ回路６２ａの共用キャパシタ９２および
９４は、クロックφ２の間にも基準電圧源Vref+ または
Vref- に接続されない。そのため、負荷のディジタル・
データ依存性が発生するが、この依存性も下記式１５の
ように除去される。
消されるためスイッチト・キャパシタ回路６２ａ内およ
び負荷回路８０内の共用キャパシタによる電荷ローディ
ングは、Ｖinには依存しない。Ｙ＝０の場合、スイッチ
ト・キャパシタ回路６２ａの共用キャパシタ９２および
９４は、クロックφ２の間にも基準電圧源Vref+ または
Vref- に接続されない。そのため、負荷のディジタル・
データ依存性が発生するが、この依存性も下記式１５の
ように除去される。
【００４５】
【数５】Ｙ＝０の間： ＱTOTAL(92/88)＝Ｃs （０） ＋ ２Ｃsr（Vref+ − Ｖｃｍ） ＝２ＣsrVref+ （式１５） Ｙ＝０の場合、負荷回路８０によるVrefの電圧ローディ
ングはゼロとなる。負荷回路８２では、Vrefの電荷ロー
ディングは、２Ｃsr（Vref+ − Ｖｃｍ）となる。グ
ランド電圧ＶｃｍはゼロなのでVrefによる負荷はＹ＝±
１と同じとなりデータ依存性はなくなる。
ングはゼロとなる。負荷回路８２では、Vrefの電荷ロー
ディングは、２Ｃsr（Vref+ − Ｖｃｍ）となる。グ
ランド電圧ＶｃｍはゼロなのでVrefによる負荷はＹ＝±
１と同じとなりデータ依存性はなくなる。
【００４６】各々の負荷回路７０、８０および８２に
は、それぞれスイッチ７６、７６ａおよび７６ｂが設け
られる。スイッチ７６は、位相φ２でのキャパシタの放
電パスとなる。これとは別に、両方のパスのキャパシタ
の右側を互いに接続する代わりに、２個の別々のスイッ
チを各々のパスに用いることもできる。これらの別々の
スイッチは、関連する電荷をグランドにφ２の間に放電
する。さらにまた、別の実施の形態では、全く同じ差動
増幅器を用いる全差動積分器を、スイッチ７６を横切っ
て接続することができる。
は、それぞれスイッチ７６、７６ａおよび７６ｂが設け
られる。スイッチ７６は、位相φ２でのキャパシタの放
電パスとなる。これとは別に、両方のパスのキャパシタ
の右側を互いに接続する代わりに、２個の別々のスイッ
チを各々のパスに用いることもできる。これらの別々の
スイッチは、関連する電荷をグランドにφ２の間に放電
する。さらにまた、別の実施の形態では、全く同じ差動
増幅器を用いる全差動積分器を、スイッチ７６を横切っ
て接続することができる。
【００４７】
【発明の効果】以上説明したように、本発明のデルタ・
シグマ変調器は、変調器内の共用キャパシタへアナログ
入力電圧と基準電圧を第１クロック・サイクルφ１中に
受けることができる。負荷回路も、入力電圧および基準
電圧を受ける。負荷回路は、スイッチト・キャパシタ回
路が基準電圧に与える負荷とは反対の負荷を基準電圧に
付加して、アナログ入力電圧が基準電圧に対して付加す
るデータ依存性を実質的に打ち消す。この負荷は、変調
器の共用キャパシタにより受けられるアナログ入力電圧
と同じ大きさのかつ逆極性のものである。すなわち、負
荷回路は、オフセット電圧を変調器の共用キャパシタで
受けられるアナログ入力電圧に追随させる。いかなる場
合も、負荷回路は、こうすることでアナログ入力電圧の
変化によって引き起こされる一切のデータ依存性負荷を
実質的に打ち消すことができる。
シグマ変調器は、変調器内の共用キャパシタへアナログ
入力電圧と基準電圧を第１クロック・サイクルφ１中に
受けることができる。負荷回路も、入力電圧および基準
電圧を受ける。負荷回路は、スイッチト・キャパシタ回
路が基準電圧に与える負荷とは反対の負荷を基準電圧に
付加して、アナログ入力電圧が基準電圧に対して付加す
るデータ依存性を実質的に打ち消す。この負荷は、変調
器の共用キャパシタにより受けられるアナログ入力電圧
と同じ大きさのかつ逆極性のものである。すなわち、負
荷回路は、オフセット電圧を変調器の共用キャパシタで
受けられるアナログ入力電圧に追随させる。いかなる場
合も、負荷回路は、こうすることでアナログ入力電圧の
変化によって引き起こされる一切のデータ依存性負荷を
実質的に打ち消すことができる。
【００４８】この負荷回路の結果として、基準電圧ロー
ディングは、アナログ入力信号およびその変化に全く独
立することができる。さらに、負荷回路は、共用キャパ
シタ上の電荷をＹ電圧データ値から独立させることがで
きる。
ディングは、アナログ入力信号およびその変化に全く独
立することができる。さらに、負荷回路は、共用キャパ
シタ上の電荷をＹ電圧データ値から独立させることがで
きる。
【図１】従来のスイッチト・キャパシタを有するデルタ
−シグマ変調器の略図である。
−シグマ変調器の略図である。
【図２】基準電圧源の負荷として、スイッチト・キャパ
シタ回路をモデル化した図である。
シタ回路をモデル化した図である。
【図３】従来の放電スイッチを備えたスイッチト・キャ
パシタ回路を有する変調器の略図である。
パシタ回路を有する変調器の略図である。
【図４】従来の共用キャパシタの構成を有するデルタ−
シグマ変調器の略図である。
シグマ変調器の略図である。
【図５】従来の全差動積分器に共用キャパシタを適用し
た変調器の略図である。
た変調器の略図である。
【図６】基準電圧およびアナログ入力電圧とを受けて、
基準電圧源上のアナログ入力電圧のデータ依存ローディ
ングを打ち消すように結合された本発明のスイッチト・
キャパシタ積分器および負荷回路の略図である。
基準電圧源上のアナログ入力電圧のデータ依存ローディ
ングを打ち消すように結合された本発明のスイッチト・
キャパシタ積分器および負荷回路の略図である。
【図７】３つの論理値を受け入れるようにした本発明の
他の実施の形態のデルタ−シグマ変調器の図である。
他の実施の形態のデルタ−シグマ変調器の図である。
【図８】図７の変調器で用いられる負荷回路の略図であ
る。
る。
１０，４０，６０ デルタ−シグマ変調器 １２，６２ スイッチト・キャパシタ回路 １４，４２，６４ 積分器 １６ 量子化器 ２０ ディジタル・データ ２２，２４ キャパシタ ２６，２８ 負荷 ３０ 電流源 ３２ 抵抗成分 ４４，４６，６６，６８，９２，９４ 共用キャパシタ
Ｃs ７０，８０，８２ 負荷回路 ７２，７４，８４，８６ 共用キャパシタＣsr ７６ 短絡スイッチ ８８，９０ 共用キャパシタ２Ｃｓｒ
Ｃs ７０，８０，８２ 負荷回路 ７２，７４，８４，８６ 共用キャパシタＣsr ７６ 短絡スイッチ ８８，９０ 共用キャパシタ２Ｃｓｒ
Claims (4)
- 【請求項１】 第１のアナログ入力電圧を第１のクロッ
ク・サイクルで第１のキャパシタにサンプルし、続く第
２のクロック・サイクルで基準電圧を基準にして前記サ
ンプルされた電荷を放電することにより、前記第１のア
ナログ入力電圧と前記基準電圧との差分に相当する電荷
を加算ノードを介して積分するスイッチト・キャパシタ
回路および演算増幅器を有するスイッチト・キャパシタ
積分器と、 前記第１のアナログ入力電圧と相補的な第２のアナログ
入力電圧を前記第１のクロック・サイクルで第２のキャ
パシタにサンプルし、前記第１および第２のアナログ入
力電圧に依存した電荷ローディングを打ち消すように構
成された負荷回路とを備えたことを特徴とする共用キャ
パシタを用いたデルタ−シグマ変調器。 - 【請求項２】 請求項１に記載の共用キャパシタを用い
たデルタ−シグマ変調器において、 前記負荷回路は、前記第２のクロック・サイクルで前記
第２のアナログ入力電圧と前記基準電圧との差分に相当
する電荷を放電することを特徴とする共用キャパシタを
用いたデルタ−シグマ変調器。 - 【請求項３】 請求項２に記載の共用キャパシタを用い
たデルタ−シグマ変調器において、 前記基準電圧が２値以上の電圧レベルの複数の基準電圧
源から供給され、量子化器からのディジタル・データに
基づいて、前記スイッチト・キャパシタ積分器のキャパ
シタと前記負荷回路のキャパシタのそれぞれに前記基準
電圧がサンプルされることを特徴とする共用キャパシタ
を用いたデルタ−シグマ変調器。 - 【請求項４】 請求項１に記載の共用キャパシタを用い
たデルタ−シグマ変調器において、 量子化器からのディジタル・データが＋１、−１、０に
相当する３値であり、前記基準電圧が相補的な２値の電
圧レベルと該２値の中間レベルとの３値からなり、前記
スイッチト・キャパシタ積分器のキャパシタは、前記量
子化器のディジタル・データに対応する基準電圧に接続
されるとともに、前記負荷回路が、前記第１のアナログ
入力電圧と相補的な第２のアナログ入力電圧を前記第１
のクロック・サイクルで第２のキャパシタにサンプル
し、ディジタル・データが＋１、−１の場合に、前記第
２のクロック・サイクルで前記相補的な２値の電圧レベ
ルを有する基準電圧を基準にして前記第２のキャパシタ
にサンプルされた電荷を放電する第１の負荷回路と、前
記中間レベルを前記第１のクロック・サイクルで第３の
キャパシタにサンプルし、ディジタル・データが０の場
合に前記第２のクロック・サイクルで前記相補的な２値
の電圧レベルの一方の基準電圧を基準にして前記サンプ
ルされた電荷を放電する第２の負荷回路を備えたことを
特徴とする共用キャパシタを用いたデルタ−シグマ変調
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/630,436 US5729232A (en) | 1996-04-10 | 1996-04-10 | Combination shared capacitor integrator and digital-to-analog converter circuit with data dependency cancellation |
| US08/630,436 | 1996-04-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1070465A true JPH1070465A (ja) | 1998-03-10 |
| JP3683671B2 JP3683671B2 (ja) | 2005-08-17 |
Family
ID=24527155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09207697A Expired - Fee Related JP3683671B2 (ja) | 1996-04-10 | 1997-04-10 | 共用キャパシタを用いたデルタ−シグマ変調器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5729232A (ja) |
| JP (1) | JP3683671B2 (ja) |
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| JP2007129719A (ja) * | 2005-11-02 | 2007-05-24 | Marvell World Trade Ltd | 補償付き増幅器 |
| JP2013055450A (ja) * | 2011-09-02 | 2013-03-21 | Fujitsu Semiconductor Ltd | Ａ／ｄ変換器 |
| WO2024116781A1 (ja) * | 2022-11-30 | 2024-06-06 | 株式会社デンソー | 全差動スイッチトキャパシタアンプ |
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-
1996
- 1996-04-10 US US08/630,436 patent/US5729232A/en not_active Expired - Lifetime
-
1997
- 1997-04-10 JP JP09207697A patent/JP3683671B2/ja not_active Expired - Fee Related
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