JP2003264464A

JP2003264464A - Ｄ／ａ変換器

Info

Publication number: JP2003264464A
Application number: JP2002062070A
Authority: JP
Inventors: Takeshi Yamamura; 健山村
Original assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Current assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Priority date: 2002-03-07
Filing date: 2002-03-07
Publication date: 2003-09-19
Anticipated expiration: 2022-03-07
Also published as: JP3965475B2

Abstract

(57)【要約】【課題】低消費電力で高いＳ／Ｎ比を有するスイッチ
ト・キャパシタ型のＤ／Ａ変換器を実現する。【解決手段】クロックφ１がハイレベルである期間
に、デジタル信号に基づいて、容量素子Ｃ１〜Ｃｅ及び
Ｃｆ〜Ｃｉに、基準電圧Ｖｒ＋、Ｖｒ−に対応する電荷
を保持させ、クロックφ２がハイレベルである期間に、
容量素子Ｃ１〜Ｃｅを演算増幅器１００の入力端子と出
力端子との間に接続すると共に、容量素子Ｃｆ〜Ｃｉを
演算増幅器１００の入力端子と接地電位との間に接続す
る。容量素子Ｃ１〜Ｃｉが保持する電荷を、容量素子Ｃ
１〜Ｃｅで分配することと同等の動作となるから、容量
素子Ｃ１〜Ｃｅのみを有する場合に比較して、演算増幅
器１００の出力電圧の最大振幅値がより増大することに
なり、Ｓ／Ｎ比が向上することになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、オーディオ機器
等の分野での信号処理に用いられる、デジタル信号をア
ナログ信号に変換するＤ／Ａ変換器に関し、特に、低消
費電力で高いＳＮ比を有するスイッチト・キャパシタ型
のＤ／Ａ変換器に関する。

【０００２】

【従来の技術】従来、スイッチト・キャパシタ型のＤ／
Ａ変換器として数々のものが提案されている。例えば、
本出願人が先に出願した特開平１１−０５５１２１号公
報に記載のスイッチト・キャパシタ型のＤ／Ａ変換器４
０においては、図６に示すように、出力端子と反転入力
端子とが容量素子Ｃfbで接続されると共に、非反転入力
端子が接地されている演算増幅器１００と、容量素子Ｃ
１〜Ｃｉと、容量素子Ｃ1 〜Ｃi と演算増幅器１００の
反転入力端子との間に接続されたスイッチＳＢと、各容
量素子Ｃ1 〜Ｃi の右側の端子、つまり、前記スイッチ
ＳＢと接続される側の端子に接続されるスイッチＳＵ１
〜ＳＵi と、容量素子Ｃ1 〜Ｃi の左側の端子を２種類
の基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイ
ッチＳＵＧ１〜ＳＵＧｉと、各容量素子Ｃ１〜Ｃｉの左
側の端子と演算増幅器１００の出力端子との間に接続さ
れたスイッチＳＹ１〜ＳＹｉと、２種類のクロックφ
１、φ２を供給するためのクロック供給部２００とを備
えている。

【０００３】そして、クロックφ１がハイレベルのとき
デジタルデータＳｘ（ｘ＝１〜ｉ）の極性に応じて容量
素子Ｃ1 〜Ｃi の左側の端子を基準電圧Ｖｒ＋及びＶｒ
−の何れかに接続して、容量素子Ｃ1 〜Ｃi に、基準電
圧Ｖｒ＋又はＶｒ−に応じた電荷を保持させ、クロック
φ２がハイレベルのときに容量素子Ｃ1 〜Ｃi を演算増
幅器１００の出力端子と反転入力端子との間に並列に接
続するようにしている。

【０００４】

【発明が解決しようとする課題】一般に、この種のスイ
ッチト・キャパシタ型Ｄ／Ａ変換器は、図７に示すよう
に、例えば、オーディオ分野のコンパクトディスク（Ｃ
Ｄ）で用いられる１６ビットデジタル信号等の高ビット
デジタル入力信号を、アナログ出力信号に変換するよう
にした信号変換装置１０において用いられる。この信号
変換装置１０は、例えば図７に示すように、高ビットデ
ジタル入力信号を、デジタルフィルタ１１で６４倍から
１２８倍程度に補間し、さらに、補間処理されたデジタ
ル信号をデジタルデルタシグマ変調器１２でビット数の
少ない（低分解能）デジタル信号に変換し、さらに、信
号制御回路１３で、次段のスイッチト・キャパシタ型Ｄ
／Ａ変換器１５を制御できる適切な形態のデジタルデー
タに変換し、Ｄ／Ａ変換器１５でアナログ出力信号を得
るようにしている。

【０００５】前記デジタルフィルタ１１からのデジタル
信号を、デジタルデルタシグマ変調器１２でビット数の
少ないデジタル信号に変換する場合には、必要周波数帯
域のシェーピングノイズを排除し、高いＳ／Ｎ比を達成
するため、一般に、二次以上の高次のデルタシグマ変調
器が用いられる。このような、高次のデルタシグマ変調
器においては、フィードバックループゲインＧを大きく
設定しないと、内部演算情報が膨れ上がり、有限ビット
幅のデジタル演算回路あるいは有限ビット幅の演算情報
保持レジスタでは、スケールオーバーして対応ができな
くなる。

【０００６】したがって、デルタシグマ変調器では、入
力信号に対して、“１”より大きな倍率の値、例えば、
１．５倍〜３倍程度の値を、フィードバックループゲイ
ンＧとして設定し、内部演算情報が膨れ上がることを防
止している。このため、デルタシグマ変調器から出力さ
れる信号成分は、出力のフルスケールに対して、１／Ｇ
の信号となっている。

【０００７】このようなデジタルシグマ変調器から出力
される信号を、上述の図６に示すＤ／Ａ変換器４０でア
ナログ信号に変換する場合、基準電位が例えばＶref で
あり、これをデジタルデータにしたがって、プラス極性
あるいはマイナス極性で各容量素子Ｃ１〜Ｃｉにおいて
電荷保持し、次の期間にこれら容量素子Ｃ１〜Ｃｉを演
算増幅器１００の入出力間に接続する動作を行うと、演
算増幅器１００の出力信号の最大振幅は２・Ｖref ／Ｇ
となる。

【０００８】前記Ｄ／Ａ変換器１５では、例えば回路の
制約等によって前記基準電位Ｖrefの最大値が決定され
てしまうため、前記デジタルシグマ変調器１２の制約等
によってフィードバックループゲインＧの最小値が決ま
ってしまうと、出力信号の振幅が決まる。前記出力信号
の最大振幅をより大きくできれば、演算増幅器１００の
ノイズも出力信号に対して小さくなるので、Ｓ／Ｎ比を
向上させるためにも、出力信号の最大振幅をより大きく
することの可能なＤ／Ａ変換器が望まれていた。

【０００９】そこで、この発明は、上記従来の未解決の
問題に着目してなされたものであり、出力信号の最大振
幅がより大きなＤ／Ａ変換器を提供することを目的とし
ている。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係るＤ／Ａ変換器は、与えられ
たデジタル信号をアナログ信号に変換するＤ／Ａ変換器
であって、第１の期間に、前記デジタル信号に基づい
て、電荷保持用電源電圧に対応する電荷を保持する第１
の容量素子及び第２の容量素子と、第２の期間に、前記
第１の容量素子を演算増幅器の入力端子と出力端子との
間に接続する第１のスイッチ部と、前記第２の期間に、
前記第２の容量素子を前記演算増幅器の入力端子と保持
電荷転送用電源との間に接続する第２のスイッチ部と、
を備えることを特徴としている。

【００１１】また、請求項２に係るＤ／Ａ変換器は、前
記第１の容量素子及び／又は第２の容量素子は、複数の
容量素子からなることを特徴としている。また、請求項
３に係るＤ／Ａ変換器は、前記第１及び第２の容量素子
は、全て同一の容量値であることを特徴としている。ま
た、請求項４に係るＤ／Ａ変換器は、前記第２の容量素
子の容量値は、前記第１の容量素子の容量値の２倍であ
ることを特徴としている。

【００１２】さらに、請求項５に係るＤ／Ａ変換器は、
前記演算増幅器の出力端子と入力端子との間に、ローパ
ス特性を有するように容量素子を設けたことを特徴とし
ている。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。まず、第１の実施の形態を説明す
る。図１は、本発明におけるスイッチト・キャパシタ型
のＤ／Ａ変換器５０の回路構成図である。なお、前記図
６に示す従来のＤ／Ａ変換器４０と同一部には同一符号
を付与している。

【００１４】このＤ／Ａ変換器５０は、出力端子と反転
入力端子とが容量素子Ｃfbで接続されると共に、非反転
入力端子が接地されている演算増幅器１００と、容量素
子Ｃ１〜Ｃｅ（第１の容量素子群Ｇｒ１という。）及び
容量素子Ｃｆ〜Ｃｉ（第２の容量素子群Ｇｒ２とい
う。）と、容量素子Ｃ１〜Ｃｅ及びＣｆ〜Ｃｉと演算増
幅器１００の反転入力端子との間に接続されたスイッチ
ＳＢと、各容量素子Ｃ１〜Ｃｅ及びＣｆ〜Ｃｉの右側の
端子、つまり、前記スイッチＳＢと接続される側の端子
に接続されたスイッチＳＵ１〜ＳＵｅ及びＳＵｆ〜ＳＵ
ｉと、前記容量素子Ｃ１〜Ｃｅの左側の端子を、２種類
の基準電位である基準電圧（Ｖｒ＋、Ｖｒ−）の何れか
に接続するスイッチＳＵＧ１〜ＳＵＧｅと、同じく容量
素子Ｃ１〜Ｃｅの左側の端子と前記演算増幅器１００の
出力端子との間に接続されたスイッチＳＹ１〜ＳＹｅ
と、前記容量素子Ｃｆ〜Ｃｉの他方の端子を、３種類の
基準電圧である、基準電位（Ｖｒ＋、Ｖｒ−）及び接地
電位の何れかに接続するスイッチＳＵＧｆ〜ＳＵＧｉ
と、２種類のクロックφ１及びφ２を供給するクロック
供給部２００とを備えている。

【００１５】前記クロック供給部２００から供給される
２種類のクロックφ１及びφ２は、図２に示すように、
それぞれ、ローレベルとハイレベルとを所定間隔で繰り
返すようなクロックであって、一方がハイレベルのとき
他方はローレベルとなって、互いのクロックのハイレベ
ル部分は重複しないようになっている。前記スイッチＳ
Ｕ１〜ＳＵｅ及びＳＵｆ〜ＳＵｉはクロックφ１がハイ
レベルであるとき閉状態となり、これ以外のときには開
状態となる。これを図１においては、“φ１”で表して
いる。

【００１６】前記スイッチＳＵＧ１〜ＳＵＧｅは、入力
される、１ビットのデータからなるデジタルデータＳ１
〜Ｓｅの極性（＋１又は−１）に応じて、前記容量素子
Ｃ１〜Ｃｅの左側の端子を基準電圧（Ｖｒ＋、Ｖｒ−）
の何れかに接続する。具体的には、ｘ番目のデジタルデ
ータをＳｘで表すものとすると、クロックφ１がハイレ
ベルであり且つデジタルデータＳｘの極性が“＋１”で
あるときには、基準電圧Ｖｒ＋に接続し、クロックφ１
がローレベルであり且つデジタルデータＳｘの極性が
“−１”であるときには、基準電圧Ｖｒ−に接続する。
そして、これを、前記図１中では、“Ｓｘ・φ１”及び
“Ｓｘｂ・φ１”で表している。なお、前記“ｂ”は、
論理反転を表している。

【００１７】ここで、前記デジタルデータＳｘの極性
は、そのデータ値が“１”であるとき“＋１”、データ
値が“０”であるとき“−１”とする。前記スイッチＳ
ＵＧｆ〜ＳＵＧｉは、入力される、２ビットの信号から
なるデジタルデータＳｆ〜Ｓｉの極性に応じて、基準電
圧Ｖｒ＋、Ｖｒ−及び接地電位の何れかに接続する。な
お、前記デジタルデータＳｆ〜Ｓｉの極性は、そのデー
タ値が“１１”であるとき“＋１”、データ値が“０
１”であるとき“−１”、データ値が“００”であると
き“０”とする。

【００１８】そして、前記スイッチＳＵＧｆ〜ＳＵＧｉ
は、クロックφ１がハイレベルであり且つデジタルデー
タＳｘの極性が“＋１”であるときには、基準電圧Ｖｒ
＋に接続し（図１においては、これを“Ｓｘ・φ１”で
表す。）、クロックφ１がハイレベルであり且つデジタ
ルデータＳｘが“−１”であるときには、基準電圧Ｖｒ
−に接続する（図１においては、これを“Ｓｘｂ・φ
１”で表す。）。さらに、クロックφ１又はクロックφ
２がハイレベルであり且つデジタルデータＳｘが“０”
であるとき、接地電位に接続する（図１においては、こ
れを“Ｓｘｃ・φ１＋φ２”で表す。）。

【００１９】前記スイッチＳＢ及びスイッチＳＹ１〜Ｓ
Ｙｅは、クロックφ２がハイレベルのとき閉状態とな
り、これ以外のときには開状態となるスイッチである。
なお、図１においてこれを“φ２”で表している。次
に、上記第１の実施の形態の動作を説明する。まず、ク
ロックφ１がハイレベルの時には、スイッチＳＵ１〜Ｓ
Ｕｅ及びＳＵｆ〜ＳＵｉが閉状態となり、容量素子Ｃ１
〜Ｃｅ及びＣｆ〜Ｃｉの右側、つまり、前記演算増幅器
１００の反転入力端子と接続される側の端子が接地され
る。さらに、スイッチＳＵＧ１〜ＳＵＧｅの動作によっ
て、デジタルデータＳ１〜Ｓｅの極性（＋１又は−１）
に応じて、容量素子Ｃ１〜Ｃｅの左側の端子が基準電圧
Ｖｒ＋又はＶｒ−に接続され、容量素子Ｃ１〜Ｃｅはそ
れぞれ基準電圧に対応する電荷を保持する。

【００２０】また、スイッチＳＵＧｆ〜ＳＵＧｉの動作
によって、デジタルデータＳｆ〜Ｓｉの極性（＋１、−
１、０）に応じて、容量素子Ｃｆ〜Ｃｉの左側の端子が
基準電位Ｖｒ＋、Ｖｒ−、又は接地電位に接続され、容
量素子Ｃｆ〜Ｃｉは、それぞれ基準電圧に応じた電荷を
保持する。なお、接地電位に接続した場合には電荷量は
零となる。

【００２１】この状態からクロックφ２がハイレベルに
なると、スイッチＳＵ１〜ＳＵｅが開状態となると共
に、スイッチＳＹ１〜ＳＹｅが閉状態となって、容量素
子Ｃ１〜Ｃｅが、演算増幅器１００の出力端子（出力電
位ＯＵＴ）と反転入力端子との間に並列に接続される。
また、クロックφ２がハイレベルになると、スイッチＳ
ＵＧｆ〜ＳＵＧｉのうち、基準電位Ｖｒ＋又はＶｒ−に
接続されるスイッチは開状態となり、接地電位に接続さ
れるスイッチは閉状態となる。これによって、容量素子
Ｃｆ〜Ｃｉに、クロックφ１がハイレベルである期間に
保持された電荷が、演算増幅器１００の帰還容量素子Ｃ
fbに転送つまり、積分される。

【００２２】すると、容量素子Ｃ１〜Ｃｅ及びＣfbの間
で、電荷の分配が起こり、電荷保存則より、次式（１）
が成立することになる。なお、ここでは、説明を容易に
するため、Cfb の値を零として説明する。また、容量素
子の総数はｉとし、第１の容量素子群Ｇｒ１に属する素
子数はｅ個、第２の容量素子群Ｇｒ２に属する素子数は
（ｉ−ｅ）個とする。

【００２３】Ｖｒ・（Ｓ１・Ｃ１＋Ｓ２・Ｃ２＋……＋Ｓｅ・Ｃｅ＋Ｓｆ・Ｃｆ＋……＋Ｓｉ・Ｃｉ）＝ＯＵＴ・（Ｃ１＋Ｃ２＋……＋Ｃｅ） ……（１）前記（１）式において、Ｃ１〜Ｃｅ及びＣｆ〜Ｃｉが同
一の容量値であるとすると、前記（１）式は、次式
（２）で表すことができる。

【００２４】ＯＵＴ＝Ｖｒ・（Ｓ１＋Ｓ２＋……＋Ｓｅ＋Ｓｆ＋……＋Ｓｉ）／ｅ ……（２）したがって、（２）式によれば、図１に示したスイッチ
ト・キャパシタ型Ｄ／Ａ変換器５０はｉビットのリニア
レベル型のＤ／Ａ変換器となる。この実施の形態によれ
ば、以下に示すような効果を得ることができる。

【００２５】前記図６に示す、従来のｉビットのリニア
レベル型のＤ／Ａ変換器４０では、出力電位ＯＵＴは、
次式（３）で表される。ＯＵＴ＝Ｖｒ・（Ｓ１＋Ｓ２＋……＋Ｓｅ＋Ｓｆ＋……＋Ｓｉ）／ｉ ……（３）前記（２）及び（３）式から、（２）式における出力電
位ＯＵＴは（３）式における出力電位ＯＵＴのｉ／ｅ倍
であり、前記ｅ及びｉは、ｅ＜ｉであるので、これは１
倍よりも大きいことがわかる。つまり、基準電圧Ｖｒ
＋、Ｖｒ−及びデジタルデータＳ１〜Ｓｉに基づき得ら
れるアナログの出力電位ＯＵＴの最大振幅は（２）式、
すなわち図１に示すＤ／Ａ変換器５０の方が大きい。し
たがって、Ｄ／Ａ変換器５０は、その出力電位ＯＵＴの
最大振幅が、より大きいことがわかる。

【００２６】また、このように、出力電位ＯＵＴの最大
振幅をより大きくすることができるから、演算増幅器１
００のノイズを出力信号に対して小さくすることができ
る。よって、特に出力信号値が小さい場合には、演算増
幅器１００の出力信号に対してノイズを相対的に小さく
することができるから、効果的である。また、容量素子
Ｃ１〜Ｃｉの容量を十分に大きくし、サンプリングされ
る容量素子から発生されるいわゆるｋＴ／Ｃノイズが十
分に小さな場合には、出力信号（出力電位ＯＵＴ）の最
大振幅と演算増幅器１００で発生されるノイズとの比が
Ｓ／Ｎ比となるため、Ｓ／Ｎ比をより向上させることが
できることがわかる。

【００２７】また、演算増幅器１００の出力端子と反転
入力端子との間に接続されている容量素子Ｃfbは、クロ
ックφ１がハイレベルのときに、前回のタイミングでの
Ｄ／Ａ変換の結果を電圧として保持するようにしている
から、演算増幅器１００が常に正常な動作レンジ内で動
作することを維持し、演算増幅器１００の出力が予測で
きないような電圧値となり、演算増幅器１００の動作が
動作レンジ外となるのを防止することができる。

【００２８】また、このような容量素子Ｃfbは、前述の
本出願が先に出願した特開平１１−０５５１２１号公報
で説明されているようなローパス特性をスイッチトキャ
パシタ回路に与える。したがって、容量素子Ｃfbの容量
値が大きいほど高周波数領域での信号減衰特性を向上さ
せることができるが、通常出力したい低周波数領域につ
いてはフラットな特性とすることが可能であり、容量素
子Ｃfbは、この場合の低周波信号に対するＤ／Ａ変換精
度には何ら影響を及ぼさない。

【００２９】図３は、図１に示すＤ／Ａ変換器５０を、
前記図７に示すＤ／Ａ変換器１５に適用し、デジタルデ
ルタシグマ変調器１２からのデジタル信号として、
“０”から“１５”までの１６値をとる場合の各スイッ
チ動作を示したものである。図３において、容量値の等
しい１５個の容量素子Ｃ１〜Ｃ１５は、スイッチ制御を
行うための１５本のデジタルデータＳ１〜Ｓ１５によっ
て制御される。このデジタルデータＳ１〜Ｓ１５は、デ
ジタルデルタシグマ変調器１２からの１６値のデジタル
信号を、信号制御回路１３で、スイッチ制御を行うため
のデジタルデータＳ１〜Ｓ１５に変換したものである。

【００３０】なお、前記信号制御回路１３においては、
前記デジタルデータＳ１〜Ｓ１５を、例えば、予め用意
したＲＯＭを用いて発生させたり論理回路を用いて発生
させるようにすればよい。そして、各容量素子Ｃ１〜Ｃ
１５は、それぞれ対応する数字（サフィックス）のデジ
タルデータＳ１〜Ｓｉによって動作制御され、例えば、
容量素子Ｃ１はデジタルデータＳ１によって制御され、
容量素子Ｃ２はデジタルデータＳ２によって制御され、
容量素子Ｃ１５はデジタルデータＳ１５によって制御さ
れる。

【００３１】図３中、記号“＋”は、デジタルデータＳ
ｘは、クロックφ１がハイレベルである期間（以後、ク
ロックφ１期間という。）で、容量素子Ｃｘは“Ｖｒ
＋”に対応した電荷を保持し、クロックφ２がハイレベ
ルである期間（以後、クロックφ２期間という。）で、
容量素子Ｃｘが演算増幅器１００の入出力間に接続され
るように動作することを示す。また、記号“−”は、デ
ジタルデータＳｘは、クロックφ１がハイレベルである
期間（クロックφ１期間）で、容量素子Ｃｘは“Ｖｒ
−”に対応した電荷を保持し、クロックφ２がハイレベ
ルである期間（クロックφ２期間）で、容量素子Ｃｘが
演算増幅器１００の入出力間に接続されるように動作す
ることを示す。

【００３２】また、記号“１＋”は、デジタルデータＳ
ｘは、クロックφ１がハイレベルである期間（クロック
φ１期間）で、容量素子Ｃｘは“Ｖｒ＋”に対応した電
荷を保持し、クロックφ２がハイレベルである期間（ク
ロックφ２期間）で、反転入力端子を介して演算増幅器
１００に積分されるように動作することを示す。また、
記号“１−”は、デジタルデータＳｘは、クロックφ１
がハイレベルである期間（クロックφ１期間）で、容量
素子Ｃｘは“Ｖｒ−”に対応した電荷を保持し、クロッ
クφ２がハイレベルである期間（クロックφ２期間）
で、反転入力端子を介して演算増幅器１００に積分され
るように動作することを示す。さらに、“０”は、デジ
タルデータＳｘは、クロックφ１がハイレベルである期
間（クロックφ１期間）で、容量素子Ｃｘは零電荷を保
持し、クロックφ２がハイレベルである期間（クロック
φ２期間）で、反転入力端子を介して演算増幅器１００
に積分されるように動作することを示すが、実質的に
は、演算増幅器１００への入力はないことを表す。

【００３３】そして、図３において容量素子Ｃ４〜Ｃ１
２は、前記図１に示す第１の容量素子群Ｇｒ１に属し、
容量素子Ｃ１〜Ｃ３及びＣ１３〜Ｃ１５は、前記第２の
容量素子群Ｇｒ２に属している。そして、テジタル値
“１５”を表すデジタル信号の場合には、デジタルデー
タＳ１〜Ｓ３及びＳ１３〜Ｓ１５を全て“１１”、Ｓ４
〜Ｓ１２を全て“１”に設定し、“１４”の場合には、
そのうちデジタルデータＳ１及びＳ１５のみを“００”
に設定する。また、“１３”の場合には、デジタルデー
タＳ１、Ｓ２、Ｓ１４、Ｓ１５のみを“００”に設定す
るようになっている。

【００３４】また、デジタル値“１２”〜“３”の間
は、デジタルデータＳ１〜Ｓ３及びＳ１３〜Ｓ１５を全
て“００”に設定し、デジタルデータＳ４〜Ｓ１２は、
全て“１”の状態から、デジタル値が減少する毎に、デ
ジタルデータの昇順に順次“０”に設定し、デジタル値
が“１２”のときには全て“１”、“１１”のときには
Ｓ４のみ“０”、“１２”のときには、Ｓ４及びＳ５の
み“０”、“４”のときには、Ｓ４からＳ１１を
“０”、Ｓ１２を“１”、“３”のときにデジタルデー
タＳ４〜Ｓ１２を全て“０”に設定するようになってい
る。

【００３５】さらに、デジタル値“２”から“０”の間
は、デジタルデータＳ４からＳ１２を全て“０”とし、
デジタル値“２”の場合には、デジタルデータＳ３及び
Ｓ１３を“１０”、“１”の場合には、デジタルデータ
Ｓ２、Ｓ３、Ｓ１３，Ｓ１４を“１０”、そして、
“０”のときには、デジタルデータＳ１〜Ｓ３及びＳ１
３〜Ｓ１５を全て“１０”に設定するようになってい
る。

【００３６】したがって、例えば、デジタル値“９”の
場合には、デジタルデータＳ１〜Ｓ３及びＳ１３〜Ｓ１
５は“００”、Ｓ４〜Ｓ６は“０”、Ｓ７〜Ｓ１２は
“１”に設定されることになる。このように設定された
デジタルデータＳ１〜Ｓ１５が各スイッチＳＵＧ１〜Ｓ
ＵＧ１５に入力されると、クロックφ１期間に、デジタ
ルデータＳ４〜Ｓ６で制御される３個の容量素子Ｃ４〜
Ｃ６は基準電圧Ｖｒ−に対応する電荷を保持し、デジタ
ルデータＳ７〜Ｓ１２で制御される６個の容量素子Ｃ７
〜Ｃ１２は基準電圧Ｖｒ＋に対応する電荷を保持する。
そして、クロックφ２期間になると、これら９個の容量
素子が、演算増幅器１００の入出力間に接続される。

【００３７】このとき、デジタルデータＳ１〜Ｓ３及び
Ｓ１３〜Ｓ１５で制御される６個の容量素子Ｃ１〜Ｃ３
及びＣ１３〜Ｃ１５は、クロックφ１期間に零電荷を保
持し、クロックφ２期間にこれらは演算増幅器１００に
積分されるが、実質積分される電荷は零である。したが
って、図３の“「＋」個数”、“「−」個数”、“差し
引き”の各欄に示すように、クロックφ１期間に６個の
容量素子が基準電圧Ｖｒ＋に対応する電荷を保持し、３
個の容量素子が基準電圧Ｖｒ−に対応する電荷を保持す
るから、クロックφ１期間には差し引き３個の容量素子
がＶｒ＋に対応する電荷を保持し、クロックφ２期間に
９個の容量素子で電荷の分配が起こることと、等価な動
作となる。

【００３８】また、例えば、デジタル値“１５”の場合
には、デジタルデータＳ１〜Ｓ３及びＳ１３〜Ｓ１５は
“１０”、Ｓ４〜Ｓ１２は“０”と設定される。したが
って、クロックφ１期間に、１５個の容量素子Ｃ１〜Ｃ
１５は全て基準電圧Ｖｒ−に対応する電荷を保持し、ク
ロックφ２期間に、６個の容量素子Ｃ１〜Ｃ３及びＣ１
３〜Ｃ１５は、演算増幅器１００に積分され、また９個
の容量素子Ｃ４〜Ｃ１２は演算増幅器１００の入出力間
に並列に接続される。

【００３９】これはすなわち、クロックφ１がハイレベ
ルである期間に差し引き１５個の容量素子がＶｒ＋に対
応する電荷を保持し、クロックφ２がハイレベルである
期間に９個の容量素子Ｃ４〜Ｃ１２で電荷の分配が起こ
ることと、等価な動作となる。一方、図４は、前記図６
に示す従来のＤ／Ａ変換器４０において、同様にして、
“０”〜“１５”までのデジタル値をとる場合の動作を
示したものである。

【００４０】図６に示すＤ／Ａ変換器４０の場合、デジ
タル値“１５”を表すデジタル信号の場合には、図４に
示すように、デジタルデータＳ１〜Ｓ１５を全て“１”
に設定し、“１４”の場合には、デジタルデータＳ１を
“０”、“１３”の場合には、デジタルデータＳ１、Ｓ
２のみを“０”に設定し、以後、デジタル値が減少する
毎に、デジタルデータを、その昇順に順次“０”に設定
し、“１”のときＳ１からＳ１４を“０”、“０”のと
きにデジタルデータＳ１〜Ｓ１５を全て“０”に設定す
るようになっている。

【００４１】例えば、図４において、デジタル値“９”
の場合には、デジタルデータＳ１〜Ｓ６は“０”、Ｓ７
〜Ｓ１５は“１”と設定される。したがって、デジタル
値“９”の場合には、クロックφ１期間に、６個の容量
素子Ｃ１〜Ｃ６が基準電圧Ｖｒ−に対応する電荷を保持
し、９個の容量素子Ｃ７〜Ｃ１５が基準電圧Ｖｒ＋に対
応する電荷を保持し、クロックφ２期間に、１５個の容
量素子Ｃ１〜Ｃ１５が演算増幅器１００の入出力間に接
続される。

【００４２】これはすなわち、クロックφ１期間に、差
し引き３個の容量素子がＶｒ＋に対応する電荷を保持
し、クロックφ２期間に、１５個の容量素子で電荷の分
配が起こることと、等価な動作となる。同様に、デジタ
ル値“１５”の場合には、デジタルデータＳ１〜Ｓ１５
は“１”に設定されるから、クロックφ１期間に、１５
個の容量素子Ｃ１〜Ｃ１５は全て基準電圧Ｖｒ＋に対応
する電荷を保持し、クロックφ２期間に、１５個の容量
素子Ｃ１〜Ｃ１５が演算増幅器１００の入出力間に並列
に接続され、クロックφ１期間に、１５個の容量素子が
Ｖｒ＋に対応する電荷を保持し、クロックφ２期間に、
１５個の容量素子で電荷の分配が起こることと、等価な
動作となる。

【００４３】このように、図３の場合には差し引き後の
電荷を９個の容量素子で分配するのに対し、図４の場合
には差し引き後の電荷を１５個の容量素子で分配してい
るから、図３の方が、そのアナログ信号出力は、１．５
（９／６）倍大きくなることがわかる。次に、本発明の
第２の実施の形態を説明する。

【００４４】この第２の実施の形態におけるＤ／Ａ変換
器は、上記第１の実施の形態と同様の構成であるが、第
２の容量素子群Ｇｒ２に属する容量素子Ｃｆ〜Ｃｉは、
その容量値が第１の容量素子群Ｇｒ１に属する容量素子
Ｃ１〜Ｃｅの２倍となっている。つまり、第１の容量素
子群Ｇｒ１に属する容量素子の容量値をＣ^*とすると、
第２の容量素子群Ｇｒ２に属する容量素子の容量値は２
・Ｃ^*である。

【００４５】図５は、このように容量値が設定された第
１の容量素子群Ｇｒ１に属する容量素子Ｃ４〜Ｃ１２、
第２の容量素子群Ｇｒ２に属する容量素子Ｃ１〜Ｃ３を
用いて、上記第１の実施の形態と同様に、“０”〜“１
５”までの１６値をとる場合の動作を示したものであ
る。図５中、記号“＋”、“−”及び“０”は上記第１
の実施の形態と同様である。記号“２＋”は、デジタル
データＳｘは、クロックφ１がハイレベルである期間
（クロックφ１期間）で、容量素子は“Ｖｒ＋”に対応
した電荷を保持し、クロックφ２がハイレベルである期
間（クロックφ２期間）で、反転入力端子を介して演算
増幅器１００に積分されるように動作することを示す。
また、記号“２−”は、デジタルデータＳｘは、クロッ
クφ１がハイレベルである期間（クロックφ１期間）
で、容量素子は“Ｖｒ−”に対応した電荷を保持し、ク
ロックφ２がハイレベルである期間（クロックφ２期
間）で、反転入力端子を介して演算増幅器１００に積分
されるように動作することを示す。

【００４６】そして、図５において、容量素子Ｃ４〜Ｃ
１２が前記第１の容量素子群Ｇｒ１に属し、容量素子Ｃ
１〜Ｃ３が前記第２の容量素子群Ｇｒ２に属している。
図５の場合、デジタル値“１５”を表すデジタル信号の
場合には、デジタルデータＳ１〜Ｓ３を全て“１１”、
Ｓ４〜Ｓ１２を全て“１”に設定し、“１４”の場合に
は、デジタルデータＳ１のみを“００”に設定する。ま
た、“１３”の場合には、デジタルデータＳ１及びＳ２
のみを“００”に設定する。

【００４７】そして、デジタル値“１２”〜“３”の間
は、デジタルデータＳ１〜Ｓ３を全て“００”に設定
し、デジタルデータＳ４〜Ｓ１２を、全て“１”の状態
から、デジタル値が減少する毎に、デジタルデータを、
その昇順に順次“０”に設定し、デジタル値“１１”の
ときにデジタルデータＳ４のみ“０”、“１０”のとき
Ｓ４及びＳ５のみ“０”、“４”のときＳ４〜Ｓ１１を
“０”、“３”のときにデジタルデータＳ４〜Ｓ１２が
全て“０”となるように設定するようになっている。

【００４８】さらに、デジタル値“２”〜“０”の場合
には、デジタルデータＳ４〜Ｓ１２を全て“０”とし、
デジタル値“２”の場合にはデジタルデータＳ３を“１
０”、“１”の場合には、デジタルデータＳ２及びＳ３
を“１０”、そして、“０”のときには、デジタルデー
タＳ１〜Ｓ３を全て“１０”に設定するようになってい
る。

【００４９】図５において、例えば、デジタル値“９”
の場合、デジタルデータＳ１〜Ｓ３は“００”、Ｓ４〜
Ｓ６は“０”、Ｓ７〜Ｓ１２は“１”と設定される。し
たがって、図５の“「＋」個数”、“「−」個数”、
“差し引き”の各欄に示すように、クロックφ１期間に
おいて、デジタルデータＳ４〜Ｓ６で制御される３個の
容量素子Ｃ４〜Ｃ６は基準電圧Ｖｒ−に対応する電荷を
保持し、デジタルデータＳ７〜Ｓ１２で制御される６個
の容量素子Ｃ７〜Ｃ１２は基準電圧Ｖｒ＋に対応する電
荷を保持する。そして、クロックφ２期間になると、こ
れら９個の容量素子Ｃ４〜Ｃ１２が、演算増幅器１００
の入出力間に接続される。このとき、デジタルデータＳ
１〜Ｓ３で制御される３個の容量素子Ｃ１〜Ｃ３は、ク
ロックφ１期間に零電荷を保持し、クロックφ２期間に
これらは演算増幅器１００に積分されるが、実質積分さ
れる電荷は零である。

【００５０】これはすなわち、クロックφ１期間に差し
引き３個の容量素子がＶｒ＋に対応する電荷を保持し、
クロックφ２期間に９個の容量素子Ｃ４〜Ｃ１２で電荷
の分配が起こることと、等価な動作となる。また、例え
ば、デジタル値“１５”の場合には、デジタルデータＳ
１〜Ｓ３は“１０”、Ｓ４〜Ｓ１２は“０”と設定され
る。

【００５１】したがって、クロックφ１期間に、１２個
の容量素子Ｃ１〜Ｃ１２は全て基準電圧Ｖｒ＋に対応す
る電荷を保持し、クロックφ２期間に、３個の容量素子
Ｃ１〜Ｃ３の電荷は、演算増幅器１００に積分され、ま
た９個の容量素子Ｃ４〜Ｃ１２は演算増幅器１００の入
出力間に並列に接続される。よって、クロックφ１期間
に、１２個の容量素子Ｃ１〜Ｃ１２がＶｒ＋に対応する
電荷を保持し、そのうち、３つの容量素子Ｃ１〜Ｃ３
は、他の容量素子Ｃ４〜Ｃ１２の２倍の容量を有するか
ら、クロックφ２期間に、第１の容量素子群Ｇｒ１に属
する１５個の容量素子が保持するＶｒ＋に対応する電荷
を、９個の容量素子Ｃ４〜Ｃ１２で分配することと、等
価な動作となる。

【００５２】したがって、この第２の実施の形態の場合
も、上記第１の実施の形態と同等の作用効果を得ること
ができると共に、第２の実施の形態の場合、第２の容量
素子群Ｇｒ２に属する容量素子数を削減することができ
るという効果を得ることができる。また、上記第１及び
第２の実施の形態においては、図３及び図５に示すよう
に、出力電位ＯＵＴの信号レベルが小さくなるときのデ
ジタル信号値は、信号値“６”〜“９”付近の、Ｄ／Ａ
変換器５０の取り得る範囲の中央付近に分散している。
このように、第２の容量素子群Ｇｒ２に属するＣ１〜Ｃ
３、Ｃ１３〜Ｃ１５が零電荷を積分する領域では、前述
の特開平１１−０５５１２１号公報で説明されているよ
うに、電荷の分配は容量素子間で受動的に行われるた
め、演算増幅器１００が電荷供給を行ったりする必要は
なく、演算増幅器１００の消費電力を極めて低消費電力
に抑えることができる。特にオーディオ分野において
は、このように無信号出力時の消費電流を少なくするこ
とが望ましいことから、オーディオ分野において効果的
である。

【００５３】なお、上記各実施の形態においては、第２
の容量素子群Ｇｒ２の容量素子においては、その一端を
スイッチＳＵＧｘによって予め設定した電位、上記各実
施の形態においては、接地電位に接続して零電荷を積分
するようにした場合について説明したが、これに限ら
ず、例えば、予め設定した電位に接続するためのスイッ
チをオフ状態にし、実質電荷の積分を行わないようにす
ることも可能である。

【００５４】また、上記各実施の形態において、前記容
量素子のいくつかを、２の巾乗の重み付けした値とする
ことも可能である。また、上記各実施の形態において、
全差動型の演算増幅器を用いて、容量素子及びスイッチ
を設け、デジタルデータを反転させた相似な形で配置
し、Ｄ／Ａ変換器を実現することも可能である。

【００５５】また、上記各実施の形態において、容量素
子のいくつかを設定された時刻毎に位置シャッフルした
り、また、デジタルデータＳｘの出力先をシャッフルす
る等、いわゆる、ダイナミックエレメントマッチング
（ＤＥＭ）を信号制御回路１３に適用し、等値であるは
ずの複数個の容量素子の製造ばらつきなどによる誤差成
分を拡散するようにしてもよい。

【００５６】例えば、前記図３に示す動作を行う場合に
は、第２の容量素子群Ｇｒ２に属する６個の容量素子Ｃ
１〜Ｃ３及びＣ１３〜Ｃ１５と、第１の容量素子群Ｇｒ
１に属する９個の容量素子Ｃ４〜Ｃ１２とについて、そ
れぞれ同一の容量素子群の中で全体或いはその一部分を
シャッフルしながら、Ｄ／Ａ変換するようにすればよ
い。

【００５７】つまり、例えば前記容量素子Ｃ４〜Ｃ１２
をシャッフルする場合には、各容量素子Ｃ４〜Ｃ１２に
識別番号を付与しておく。そして、ある時点ｔ１で指定
されたテジタル信号値に応じて特定される、容量素子Ｃ
４〜Ｃ１２のうちの「＋」動作をすべき容量素子数を検
出し、識別番号の例えば昇順に、検出した容量素子数に
相当する容量素子を「＋」動作させ、残りの容量素子は
「−」動作させる。

【００５８】そして、次の時点ｔ２では、同様にして、
指定されたデジタル信号値に応じた「＋」動作をすべき
容量素子数を検出し、時点ｔ１で「＋」動作を行った容
量素子の次の識別番号に相当する容量素子から順に、検
出した容量素子数分の容量素子を「＋」動作させ、残り
を「−」動作させる。この処理を繰り返し行い、最終の
識別番号が付与された容量素子まで「＋」動作を行った
場合には、最初の識別番号が付与された容量素子に戻る
ようにする。このようにすることによって、容量素子Ｃ
４〜Ｃ１２内において、容量素子を容易にシャッフルす
ることができる。

【００５９】なお、上記第２の実施の形態においては、
第２の容量素子群Ｇｒ２の容量素子の容量値を、第１の
容量素子群Ｇｒ１の容量素子の容量値の２倍となるよう
に設定した場合について説明したが、これに限るもので
はなく、Ｄ／Ａ変換器５０の出力電圧として所望の値が
得られるように任意に設定するようにすればよい。な
お、上記各実施の形態において、第１の期間がクロック
φ１がハイレベルである期間に対応し、第２の期間がク
ロックφ２がハイレベルである期間に対応し、基準電圧
Ｖｒ＋、Ｖｒ−が電荷保持用電源電圧に対応し、スイッ
チＳＵＧｆ〜ＳＵＧｉにおける接地電位の供給元が保持
電荷転送用電源に対応し、容量素子Ｃ１〜Ｃｅが第１の
容量素子に対応し、容量素子Ｃｆ〜Ｃｉが第２の容量素
子に対応し、ＳＹ１〜ＳＹｅ及びＳＢが第１のスイッチ
部に対応し、スイッチＳＵＧｆ〜ＳＵＧｉ及びＳＢが第
２のスイッチ部に対応し、容量素子Ｃfbがローパス特性
を有するように設けた容量素子に対応している。

【００６０】

【発明の効果】本発明の請求項１に係るＤ／Ａ変換器に
よれば、第１の期間に、第１及び第２の容量素子がデジ
タル信号に基づいて電荷保持用電源電圧に対応する電荷
を保持し、第２の期間に第１の容量素子を演算増幅器の
入力端子と出力端子との間に接続し、且つ第２の容量素
子を演算増幅器の入力端子と保持電荷転送用電源との間
に接続するようにしたから、第１及び第２の容量素子で
保持した電荷を第１の容量素子のみにおいて分配したこ
とと同等の動作を行うことになる。よって、第１の容量
素子のみを有する場合に比較して、演算増幅器の出力電
圧すなわちＤ／Ａ変換器の出力電圧の最大振幅をより増
大させることができ、出力電圧に対する演算増幅器のノ
イズを小さくすることができるから、Ｓ／Ｎ比をより向
上させることができる。

【００６１】また、請求項２に係るＤ／Ａ変換器によれ
ば、第１の容量素子、第２の容量素子、或いは、第１及
び第２の容量素子を複数の容量素子で構成するようにし
たから、電荷を保持させる容量素子の組み合わせ数を代
えることによって、複数種の出力電圧を得ることができ
る。また、請求項３に係るＤ／Ａ変換器によれば、第１
及び第２の容量素子を全て同一の容量値にしたから、リ
ニアレベル型のＤ／Ａ変換機能を実現することができ
る。

【００６２】また、請求項４に係るＤ／Ａ変換器によれ
ば、第２の容量素子の容量値を、第１の容量素子の容量
値の２倍となるようにしたから、第２の容量素子の素子
数を低減させることができる。さらに、請求項５に係る
Ｄ／Ａ変換器によれば、演算増幅器の出力端子と入力端
子との間に、ローパス特性を有するように容量素子を設
けたから、ローパス特性を有するＤ／Ａ変換器を実現す
ることができる。

【図面の簡単な説明】

【図１】本発明におけるＤ／Ａ変換器の一例を示す回路
図である。

【図２】図１のＤ／Ａ変換器に供給するクロックのタイ
ミングチャートである。

【図３】第１の実施の形態の動作説明に供する説明図で
ある。

【図４】従来のＤ／Ａ変換器の動作説明に供する説明図
である。

【図５】第２の実施の形態の動作説明に供する説明図で
ある。

【図６】従来のＤ／Ａ変換器の一例を示す回路図であ
る。

【図７】Ｄ／Ａ変換器を備えた信号変換装置の一例を示
すブロック図である。

【符号の説明】

１０信号変換装置４０Ｄ／Ａ変換器５０Ｄ／Ａ変換器１００演算増幅器２００クロック供給部Ｃ１〜Ｃｉ容量素子Ｃfb 容量素子Ｇｒ１第１の容量素子群Ｇｒ２第２の容量素子群ＳＢスイッチＳＵ１〜ＳＵｉスイッチＳＵＧ１〜ＳＵＧｅスイッチＳＵＧｆ〜ＳＵＧｉスイッチＳＹ１〜ＳＹｉスイッチ

Claims

【特許請求の範囲】

【請求項１】与えられたデジタル信号をアナログ信号
に変換するＤ／Ａ変換器であって、第１の期間に、前記デジタル信号に基づいて、電荷保持
用電源電圧に対応する電荷を保持する第１の容量素子及
び第２の容量素子と、第２の期間に、前記第１の容量素子を演算増幅器の入力
端子と出力端子との間に接続する第１のスイッチ部と、前記第２の期間に、前記第２の容量素子を前記演算増幅
器の入力端子と保持電荷転送用電源との間に接続する第
２のスイッチ部と、を備えることを特徴とするＤ／Ａ変
換器。
【請求項２】前記第１の容量素子及び／又は第２の容
量素子は、複数の容量素子からなることを特徴とする請
求項１記載のＤ／Ａ変換器。
【請求項３】前記第１及び第２の容量素子は、全て同
一の容量値であることを特徴とする請求項１又は２記載
のＤ／Ａ変換器。
【請求項４】前記第２の容量素子の容量値は、前記第
１の容量素子の容量値の２倍であることを特徴とする請
求項１又は２記載のＤ／Ａ変換器。
【請求項５】前記演算増幅器の出力端子と入力端子と
の間に、ローパス特性を有するように容量素子を設けた
ことを特徴とする請求項１乃至４の何れかに記載のＤ／
Ａ変換器。