KR102224924B1 - 차동 출력을 갖는 델타-시그마 모듈레이터 - Google Patents

차동 출력을 갖는 델타-시그마 모듈레이터 Download PDF

Info

Publication number
KR102224924B1
KR102224924B1 KR1020140164693A KR20140164693A KR102224924B1 KR 102224924 B1 KR102224924 B1 KR 102224924B1 KR 1020140164693 A KR1020140164693 A KR 1020140164693A KR 20140164693 A KR20140164693 A KR 20140164693A KR 102224924 B1 KR102224924 B1 KR 102224924B1
Authority
KR
South Korea
Prior art keywords
signal
capacitor
feedback
switched
output
Prior art date
Application number
KR1020140164693A
Other languages
English (en)
Other versions
KR20160061808A (ko
Inventor
노정진
김종팔
취엔쩐 뚜안
이탁형
정영재
최단비
Original Assignee
삼성전자주식회사
한양대학교 에리카산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 한양대학교 에리카산학협력단 filed Critical 삼성전자주식회사
Priority to KR1020140164693A priority Critical patent/KR102224924B1/ko
Priority to US14/805,628 priority patent/US9444489B2/en
Publication of KR20160061808A publication Critical patent/KR20160061808A/ko
Application granted granted Critical
Publication of KR102224924B1 publication Critical patent/KR102224924B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/494—Sampling or signal conditioning arrangements specially adapted for delta-sigma type analogue/digital conversion systems
    • H03M3/496—Details of sampling arrangements or methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
    • G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
    • G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
    • G06G7/186—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

차동 출력을 갖는 델타-시그마 모듈레이터가 개시된다. 상기 델타-시그마 모듈레이터는, 비 반전 적분 신호와 반전 적분 신호를 생성하는 스위치드-커패시터 적분기를 포함한다. 상기 스위치드-커패시터 적분기는, 제어 신호에 응답하여 입력 신호를 샘플링하고, 상기 제어 신호에 응답하여 상기 입력 신호 및 피드백 신호를 적분 커패시터터를 통해 적분하는 스위치드-커패시터 회로와, 상기 피드백 신호를 생성하는 피드백 회로를 포함할 수 있다.

Description

차동 출력을 갖는 델타-시그마 모듈레이터{delta-sigma modulator having differential output}
본 명세서에 기재된 실시예들은 델타-시그마 모듈레이터에 관한 것이다.
아날로그 영역에서의 신호 처리가 디지털 영역에서의 신호 처리보다 어렵기 때문에, 이를 극복하기 위하여 아날로그 신호를 디지털 신호로 변환하기 위한 연구가 꾸준히 진행되어 왔다.
아날로그 신호를 디지털 신호로 변환하는 과정을 아날로그-디지털 변환(analog to digital conversion)이라 한다. 상기 아날로그 신호를 얼마만큼 정확하게 상기 디지털 신호로 변환할 수 있는지가 아날로그-디지털 변환의 가장 중요한 성능 중의 하나이다.
델타-시그마 아날로그 디지털 변환기는 아날로그 입력 신호를 오버샘플링하고, 델타-시그마 변조를 통하여 오버샘플된 아날로그 입력 신호를 1-비트 디지털 비트 스트림으로 변환하고, 상기 디지털 비트 스트림으로부터 멀티-비트 디지털 데이터를 생성한다.
일측에 따르면, 스위치드-커패시터 적분기는, 제1 입력 단자, 제2 입력 단자, 제1 출력 단자 및 제2 출력 단자를 포함하는 증폭기; 상기 제1 입력 단자와 상기 제1 출력 단자 사이에 접속되는 제1 적분 커패시터; 상기 제2 입력 단자와 상기 제2 출력 단자 사이에 접속되는 제2 적분 커패시터; 및 제어 신호에 응답하여 입력 신호를 샘플링하고, 상기 제어 신호에 응답하여 상기 입력 신호 및 피드백 신호를 상기 제1 적분 커패시터와 상기 제2 적분 커패시터를 통해 적분하는 스위치드-커패시터 회로를 포함한다.
상기 제1 출력 단자는, 비 반전 출력 신호를 출력할 수 있고, 상기 제2 출력 단자는, 반전 출력 신호를 출력할 수 있다.
상기 스위치드-커패시터 적분기는, 피드백 커패시터를 통해 레퍼런스 신호를 샘플링하여 상기 피드백 신호를 생성하고, 상기 피드백 신호를 상기 스위치드-커패시터 회로로 전달하는 피드백 회로를 더 포함할 수 있다.
상기 레퍼런스 신호는, 비 반전 레퍼런스 신호 및 반전 레퍼런스 신호를 포함할 수 있고, 상기 피드백 회로는, 상기 제어 신호에 응답하여 상기 비 반전 레퍼런스 신호 또는 상기 반전 레퍼런스 신호 중 적어도 하나를 샘플링하여 상기 피드백 신호를 생성할 수 있다.
상기 피드백 회로는, 상기 레퍼런스 신호에 기초하여 제1 피드백 신호를 생성하고, 상기 제1 피드백 신호를 상기 제1 적분 커패시터로 전달하는 제1 피드백 회로; 및 상기 레퍼런스 신호에 기초하여 제2 피드백 신호를 생성하고, 상기 제2 피드백 신호를 상기 제2 적분 커패시터로 전달하는 제2 피드백 회로를 포함할 수 있다.
상기 제어 신호는, 상기 스위치드-커패시터 회로를 제어하는 제1 제어 신호와 상기 피드백 회로를 제어하는 제2 제어 신호를 포함할 수 있고, 상기 제2 제어 신호는, 상기 제1 제어 신호에 기초하여 생성될 수 있다.
상기 제1 제어 신호는, 상기 제1 출력 단자로부터 출력된 출력 신호 및 상기 제2 출력 단자로부터 출력된 출력 신호에 기초하여 생성될 수 있다.
상기 스위치드-커패시터 회로는, 상기 입력 신호를 상기 제1 적분 커패시터를 통해 적분하는 제1 샘플링 커패시터; 상기 입력 신호를 상기 제2 적분 커패시터를 통해 적분하는 제2 샘플링 커패시터; 및 상기 제어 신호의 클락 페이즈에 따라 제어되는 스위치 배열을 포함할 수 있다.
상기 스위치 배열은, 상기 입력 신호가 상기 제1 샘플링 커패시터 또는 상기 제2 샘플링 커패시터 중 적어도 하나로 전송되고, 상기 제1 샘플링 커패시터의 출력 신호가 상기 제1 적분 커패시터에 의해 적분됨과 동시에, 상기 제1 샘플링 커패시터의 출력 신호가 상기 제2 적분 커패시터에 의해 적분되도록, 상기 클락 페이즈에 따라 제어될 수 있다.
상기 클락 페이즈는, 상기 입력 신호가 상기 제1 샘플링 커패시터에 의해 샘플링되는 제1 클락 페이즈; 및 상기 제1 샘플링 커패시터의 출력 신호 및 상기 제1 피드백 커패시터의 출력 신호가 상기 제1 적분 커패시터에 의해 적분되고, 상기 제2 샘플링 커패시터의 출력 신호 및 상기 제2 피드백 커패시터의 출력 신호가 상기 제2 적분 커패시터에 의해 적분되는 제2 클락 페이즈를 포함할 수 있다.
일측에 따르면, 델타-시그마 모듈레이터는, 레퍼런스 신호에 기초하여 피드백 신호를 생성하는 DAC(digital to analog converter); 및 제어 신호에 응답하여 입력 신호를 샘플링하고, 상기 제어 신호에 응답하여 상기 입력 신호 및 상기 피드백 신호를 적분하여, 비 반전 적분 신호 및 반전 적분 신호를 생성하는 스위치드-커패시터 적분기를 포함한다.
상기 델타-시그마 모듈레이터는, 상기 비 반전 적분 신호 및 상기 반전 적분 신호에 기초하여 L-비트 디지털 비트 스트림을 생성하는 비교기를 더 포함할 수 있고, 상기 L은 실수일 수 있다.
상기 스위치드-커패시터 적분기는, 제1 입력 단자, 제2 입력 단자, 제1 출력 단자 및 제2 출력 단자를 포함하는 증폭기; 상기 제1 입력 단자와 상기 제1 출력 단자 사이에 접속되는 제1 적분 커패시터; 상기 제2 입력 단자와 상기 제2 출력 단자 사이에 접속되는 제2 적분 커패시터; 및 상기 제어 신호에 응답하여 상기 입력 신호를 샘플링하고, 상기 제어 신호에 응답하여 상기 입력 신호 및 상기 피드백 신호를 상기 제1 적분 커패시터와 상기 제2 적분 커패시터를 통해 적분하는 스위치드-커패시터 회로; 및 피드백 커패시터를 통해 상기 레퍼런스 신호를 샘플링하여 상기 피드백 신호를 생성하고, 상기 피드백 신호를 상기 스위치드-커패시터 회로로 전달하는 피드백 회로를 포함할 수 있다.
상기 피드백 신호는, 비 반전 피드백 신호 및 반전 피드백 신호를 포함할 수 있고, 상기 피드백 회로는, 상기 제어 신호에 응답하여 상기 비 반전 피드백 신호 또는 상기 반전 피드백 신호 중 적어도 하나를 상기 스위치드-커패시터 회로로 전달할 수 있다.
상기 제어 신호는, 상기 스위치드-커패시터 회로를 제어하는 제1 제어 신호와 상기 피드백 회로를 제어하는 제2 제어 신호를 포함할 수 있고, 상기 제2 제어 신호는, 상기 제1 제어 신호에 기초하여 생성될 수 있다.
상기 제1 제어 신호는, 상기 제1 출력 단자로부터 출력된 출력 신호 및 상기 제2 출력 단자로부터 출력된 출력 신호에 기초하여 생성될 수 있다.
상기 스위치드-커패시터 회로는, 상기 입력 신호가 제1 샘플링 커패시터 또는 제2 샘플링 커패시터 중 적어도 하나로 전송되고, 상기 제1 샘플링 커패시터의 출력 신호가 상기 제1 적분 커패시터에 의해 적분됨과 동시에, 상기 제1 샘플링 커패시터의 출력 신호가 상기 제2 적분 커패시터에 의해 적분되도록, 상기 제어 신호의 클락 페이즈에 따라 제어되는, 스위치 배열을 포함할 수 있다.
일측에 따르면, 전자 시스템은 상기 델타-시그마 모듈레이터; 및 상기 델타-시그마 모듈레이터의 출력 신호를 필터링하는 디지털 필터를 포함할 수 있다.
상기 전자 시스템은 휴대용 전자 장치일 수 있다.
일측에 따르면, 스위치드-커패시터 적분기의 동작 방법은, 제어 신호의 클락 페이즈에 따라 입력 신호를 샘플링하는 단계; 및 상기 제어 신호의 클락 페이즈에 따라 상기 입력 신호 및 피드백 신호를 적분하여 비 반전 적분 신호 및 반전 적분 신호를 생성하는 단계를 포함한다.
도 1은 일 실시예에 따른 델타-시그마 아날로그 디지털 컨버터를 포함하는 전자 시스템의 개략적인 블록도이다.
도 2는 도 1에 도시된 델타-시그마 아날로그 디지털 컨버터의 개략적인 블록도이다.
도 3은 도 2에 도시된 델타-시그마 모듈레이터의 일 실시 예를 나타내는 개략적인 블록도이다.
도 4는 도 3에 도시된 스위치드-커패시터 적분기와 디지털-아날로그 컨버터의 일 실시 예를 나타내는 회로도이다.
도 5는 도 4에 도시된 스위치드-커패시터 적분기의 제어 신호를 설명하기 위한 블록도이다.
도 6은 도 4에 도시된 스위치드-커패시터 적분기의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 2에 도시된 델타-시그마 모듈레이터의 다른 실시 예를 나타내는 개략적인 블록도이다.
도 8은 도 2에 도시된 델타-시그마 모듈레이터의 또 다른 실시 예를 나타내는 개략적인 블록도이다.
도 9는 도 3에 도시된 스위치드-커패시터 적분기의 동작 방법을 설명하기 위한 플로우 차트이다.
도 10은 도 1에 도시된 델타-시그마 아날로그 디지털 컨버터를 포함하는 전자 시스템의 다른 실시 예를 나타낸다.
도 11은 도 1에 도시된 델타-시그마 아날로그 디지털 컨버터를 포함하는 전자 시스템의 또 다른 실시 예를 나타낸다.
도 12는 도 1에 도시된 델타-시그마 아날로그 디지털 컨버터를 포함하는 전자 시스템의 또 다른 실시 예를 나타낸다.
도 13은 도 1에 도시된 델타-시그마 아날로그 디지털 컨버터를 포함하는 전자 시스템의 또 다른 실시 예를 나타낸다.
이하에서, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
아래 설명하는 실시예들에는 다양한 변경이 가해질 수 있다. 아래 설명하는 실시예들은 실시 형태에 대해 한정하려는 것이 아니며, 이들에 대한 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 실시예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 일 실시예에 따른 델타-시그마 아날로그 디지털 컨버터를 포함하는 전자 시스템의 개략적인 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 델타-시그마 아날로그 디지털 컨버터(delta-sigma analog-to-digital converter; 30), 및 신호 생성 회로(signal generation circuit; 50)를 포함할 수 있다.
전자 시스템(10)은 PC(personal computer), 데이터 서버, 또는 휴대용 전자 장치로 구현될 수 있다. 상기 휴대용 전자 장치는 랩탑(laptop) 컴퓨터, 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, 모바일 인터넷 디바이스(mobile internet device(MID)), PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
델타-시그마 아날로그 디지털 컨버터(30)는 신호 생성 회로(50)로부터 출력된 제어 신호들(CTRL1 및 CTRL2)에 응답하여 입력 신호(input signal; INPUT)를 샘플링할 수 있다. 델타-시그마 아날로그 디지털 컨버터(30)는 제어 신호들(CTRL1 및 CTRL2)에 응답하여 입력 신호(INPUT) 및 피드백 신호를 적분할 수 있다. 델타-시그마 아날로그 디지털 컨버터(30)는 비 반전 적분 신호 및 반전 적분 신호를 생성할 수 있다. 델타-시그마 아날로그 디지털 컨버터(30)는 적분결과에 기초하여 입력 신호(INPUT)에 상응하는 디지털 신호(digital signal; OUTPUT)를 생성하여 출력할 수 있다. 예컨대, 델타-시그마 아날로그 디지털 컨버터(30)는 상기 적분결과에 기초하여 입력 신호(INPUT)에 상응하는 멀티-비트 디지털 데이터를 생성하고, 생성된 멀티-비트 디지털 데이터를 디지털 신호(OUTPUT)로서 출력할 수 있다. 일 실시 예에 따라, 입력 신호(INPUT)는 아날로그 신호일 수 있다.
신호 생성 회로(50)는 제어 신호들(CTRL1 및 CTRL2)을 생성할 수 있다. 신호 생성 회로(50)는 샘플링 클락 신호 생성기(sampling clock signal generator; 51), 및 제어 신호 생성기(control signal generator; 53)를 포함할 수 있다. 샘플링 클락 신호 생성기(51)는 샘플링 주파수를 갖는 샘플링 신호(fs)를 생성하고, 생성된 샘플링 신호(fs)를 제어 신호 생성기(53)로 출력할 수 있다. 제어 신호 생성기(53)는 샘플링 신호(fs)에 응답하여 제어 신호들(CTRL1 및 CTRL2)을 생성할 수 있다. 제어 신호 생성기(53)는 생성된 제어 신호들(CTRL1 및 CTRL2)을 델타-시그마 아날로그 디지털 컨버터(30)로 출력할 수 있다.
도 1에서는 신호 생성 회로(50)가 델타-시그마 아날로그 디지털 컨버터(30)의 외부에 구현되어있는 것으로 도시되어있지만, 일 실시 예에 따라, 신호 생성 회로(50)는 델타-시그마 아날로그 디지털 컨버터(30)의 내부에 구현될 수 있다.
도 2는 도 1에 도시된 델타-시그마 아날로그 디지털 컨버터의 개략적인 블록도이다.
도 2를 참조하면, 델타-시그마 아날로그 디지털 컨버터(30)는 델타-시그마 모듈레이터(delta-sigma modulator; 100), 및 데시메이션 필터(decimation fitler; 200)를 포함할 수 있다.
델타-시그마 모듈레이터(100)는 신호 생성 회로(50)의 제어 신호 생성기(53) 로부터 출력된 제어 신호들(CTRL1 및 CTRL2)에 응답하여 입력 신호(input signal; INPUT)를 샘플링할 수 있다. 델타-시그마 모듈레이터(100)는 제어 신호들(CTRL1 및 CTRL2)에 응답하여 입력 신호(INPUT) 및 피드백 신호를 적분할 수 있다. 델타-시그마 모듈레이터(100)는 적분결과에 기초하여 L(L은 실수)-비트 디지털 비트 스트림(BS)을 생성하고, 생성된 L-비트 디지털 비트 스트림(BS)을 데시메이션 필터(200)로 출력할 수 있다. 적분 결과는 비 반전 적분 신호 및 반전 적분 신호를 포함할 수 있다.
데시메이션 필터(200)는 L-비트 디지털 비트 스트림(BS)에 기초하여 입력 신호(INPUT)에 상응하는 디지털 신호(OUTPUT)를 생성할 수 있다. 예컨대, 데시메이션 필터(200)는 L-비트 디지털 비트 스트림(BS)에 기초하여 입력 신호(INPUT)에 상응하는 멀티-비트 디지털 데이터를 생성하고, 생성된 멀티-비트 디지털 데이터를 디지털 신호(OUTPUT)로서 출력할 수 있다. 데시메이션 필터(200)는 디지털 필터(digital filter; 210), 및 데시메이터(decimator; 230)를 포함할 수 있다.
디지털 필터(210)는 L-비트 디지털 비트 스트림(BS)을 수신하고, L-비트 디지털 비트 스트림(BS)을 처리할 수 있다. 예컨대, 디지털 필터(210)는 L-비트 디지털 비트 스트림(BS)에 포함된 고-주파수(high-frequency) 성분들(components, 또는 잡음(noise))을 감쇠시킬 수 있다. 일 실시 예에 따라, 디지털 필터(210)는 저역 통과 디지털 필터(low pass digital filter)를 이용하여 L-비트 디지털 비트 스트림(BS)에 포함된 저-주파수(low-frequency) 성분들만을 추출할 수 있다. 디지털 필터(210)는 L-비트 디지털 비트 스트림(BS)을 처리하고, 처리된 디지털 비트 스트림(P_BS)을 데시메이터(230)로 출력할 수 있다.
데시메이터(230)는 처리된 디지털 비트 스트림(P_BS)을 수신하고, 처리된 디지털 비트 스트림(P_BS)을 멀티-비트 디지털 데이터로 변환하고, 변환된 멀티-비트 디지털 데이터를 디지털 신호(OUTPUT)로서 출력할 수 있다. 일 실시 예에 따라, 데시메이터(230)는 데시메이터 필터(decimator filter)를 이용하여 멀티-비트 디지털 데이터, 예컨대 디지털 신호(OUTPUT)의 전송 속도를 낮출 수 있다.
도 3은 도 2에 도시된 델타-시그마 모듈레이터의 일 실시 예를 나타내는 개략적인 블록도이다.
도 3을 참조하면, 델타-시그마 모듈레이터(100-1)는 제1 스위치드-커패시터 적분기(switched-capacitor integrator; 110-1), 비교기(comparator; 130), 및 디지털-아날로그 컨버터(digital to analog converter; 150)를 포함할 수 있다. 도 3에 도시된 델타-시그마 모듈레이터(100-1)는 도 2에 도시된 델타-시그마 모듈레이터(100)의 일 실시 예를 나타낸다.
제1 스위치드-커패시터 적분기(110-1)는 제어 신호들(CTRL1 및 CTRL2)에 응답하여 입력 신호(INPUT)를 샘플링하고, 제어 신호들(CTRL1 및 CTRL2)에 응답하여 입력 신호 및 피드백 신호를 적분하여, 적분 신호를 생성한다. 적분 신호는 비 반전 적분 신호(non-inverted integral signal; PINT) 및 반전 적분 신호(inverted integral signal; NINT)를 포함할 수 있다.
예컨대, 제1 스위치드-커패시터 적분기(110-1)는 제어 신호들(CTRL1 및 CTRL2)의 클락 페이즈에 따라 입력 신호(INPUT)를 샘플링하고, 제어 신호들(CTRL1 및 CTRL2)에 응답하여 입력 신호 및 피드백 신호를 적분하여, 비 반전 적분 신호(non-inverted integral signal; PINT) 및 반전 적분 신호(inverted integral signal; NINT) 를 생성할 수 있다.
제1 스위치드-커패시터 적분기(110-1)는 생성된 비 반전 적분 신호(PINT) 및 반전 적분 신호(NINT)를 비교기(130)로 출력할 수 있다. 제 1 스위치드-커패시터 적분기(110-1)의 구조와 동작은 도 4 내지 도 6을 참조하여 상세하게 설명될 것이다.
비교기(130)는 제1 입력 단자(input terminal; 예컨대, (-))로 입력되는 비 반전 적분 신호(PINT)와 제2 입력 단자(예컨대, (+))로 입력되는 반전 적분 신호(NINT)를 비교하고, 비교결과에 따라 L-비트 디지털 비트 스트림(BS)을 생성할 수 있다. 비교기(130)는 L-비트 디지털 비트 스트림(BS)를 디지털 필터(210)와 디지털-아날로그 컨버터(150)로 출력할 수 있다. 비교기(130)는 SAR 타입 또는 Flash ADC 타입일 수 있다. 일 실시 예에 따라, 비교기(130)는 1-비트 아날로그 디지털 컨버터 또는 L-비트 아날로그 디지털 컨버터로 구현될 수 있다.
디지털-아날로그 컨버터(150)는 제1 제어신호(CTRL1) 및 제2 제어신호(CTRL2)에 응답하여 L-비트 디지털 비트 스트림(BS)을 피드백 신호(FB)로 변환하고, 변환된 피드백 신호(FB)를 스위치드-커패시터 적분기(110-1)로 출력할 수 있다. 예컨대, 피드백 신호(FB)는 아날로그 신호일 수 있다. 일 실시 예에 따라, 디지털-아날로그 컨버터(150)는 1-비트 디지털-아날로그 컨버터 또는 L-비트 아날로그 디지털 컨버터로 구현될 수 있다.
도 4는 도 3에 도시된 스위치드-커패시터 적분기와 디지털-아날로그 컨버터의 일 실시 예를 나타내는 회로도이다.
도 4를 참조하면, 스위치드-커패시터 적분기(110-1)는 스위치드-커패시터 회로(switched-capacitor circuit; 111), 증폭기(amplifier; 115), 제1 적분 커패시터(C1) 및 제2 적분 커패시터(C2)를 포함한다. 또한, 디지털-아날로그 컨버터(150)는 피드백 회로(151, 152)를 포함한다.
증폭기(115)는 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제1 출력 단자(OUT1) 및 제2 출력 단자(OUT2)를 포함할 수 있다. 일 실시 예에 따라, 제1 입력 단자(IN1)는 음의 입력 단자(예컨대, (-))이고, 제2 입력 단자(IN2)는 양의 입력 단자(예컨대, (+))일 수 있다. 또한, 제1 출력 단자(OUT1)는 양의 입력 단자(예컨대, (+))이고, 제2 출력 단자(OUT2)는 음의 입력 단자(예컨대, (-))일 수 있다. 제1 출력 단자(OUT1)는 비 반전 출력 신호(PINT)를 출력하고, 제2 출력 단자(OUT2)는 반전 출력 신호(NINT)를 출력할 수 있다.
제1 적분 커패시터(C1)는 제1 입력 단자(IN1)와 제1 출력 단자(OUT1) 사이에 접속된다. 제2 적분 커패시터(C2)는 제2 입력 단자(IN2)와 제2 출력 단자(OUT2) 사이에 접속된다.
피드백 회로(151, 152)는 레퍼런스 신호(REF)에 기초하여 피드백 신호(FB)를 생성할 수 있다. 피드백 회로(151, 152)는 피드백 커패시터(CF1, CF2를 포함할 수 있다. 피드백 회로(151, 152)는 피드백 커패시터(CF1, CF2)를 통해 레퍼런스 신호를 샘플링하여 피드백 신호(FB)를 생성할 수 있다.
일측에 따르면, 레퍼런스 신호(REF)는 비 반전 레퍼런스 신호(PREF) 및 반전 레퍼런스 신호(NREF)를 포함할 수 있다. 레퍼런스 신호는 스위치드-커패시터 적분기(110-1)의 동작에 있어서 기준이 되는 신호로, 레퍼런스 신호(REF)에 따라 입력 전압의 풀 레인지(full range)가 결정될 수 있다. 예컨대, 레퍼런스 신호(REF)는 입력 전압의 풀 레인지(full range)에 포함되는 적어도 하나의 신호일 수 있다. 피드백 회로(151, 152)는 제어 신호들(CTRL1 내지 CTRL6)에 응답하여 비 반전 레퍼런스 신호(PREF) 또는 반전 레퍼런스 신호(NREF) 중 적어도 하나를 샘플링하여 피드백 신호를(FB) 생성할 수 있다.
피드백 회로(151, 152)는 피드백 신호(FB)를 스위치드-커패시터 적분기(110-1)로 전달한다. 피드백 회로(151, 152)는 제1 피드백 회로(151) 및 제2 피드백 회로(152)를 포함할 수 있다. 피드백 회로(151, 152)는 제어 신호들(CTRL3 내지 CTRL6)에 응답하여 피드백 신호를 생성하고, 피드백 신호(FB)를 스위치드-커패시터 적분기(110-1)로 전달할 수 있다. 제어 신호들(CTRL3 내지 CTRL6)의 생성 과정은 도 5를 참조하여 추후 설명한다.
제1 피드백 회로(151)는 제1 피드백 커패시터(CF1) 및 스위치 배열(SW 11 내지 SW 14)을 포함할 수 있다. 제1 피드백 회로(151)는 제1 피드백 신호(FB)를 제1 피드백 커패시터(CF1)를 통해 생성하고, 제1 피드백 신호(FB1)를 제1 적분 커패시터(C1)로 전달할 수 있다.
제2 피드백 회로(152)는 제2 피드백 커패시터(CF2) 및 스위치 배열 (SW 21 내지 SW 24)을 포함할 수 있다. 제2 피드백 회로(112)는 제2 피드백 신호(FB2)를 제2 피드백 커패시터(CF2)를 통해 생성하고, 제2 피드백 신호(FB2)를 제2 적분 커패시터(C2)로 전달할 수 있다.
스위치드-커패시터 회로(111)는 증폭기(115)의 제1 입력 단자(IN1) 및 제2 입력 단자(IN2)에 접속된다. 스위치드-커패시터 회로(111)는 제어 신호들(CTRL1 및CTRL2)에 응답하여 입력 신호(INPUT)를 샘플링하고, 제어 신호들(CTRL1 및 CTRL2)에 응답하여 입력 신호(INPUT) 및 피드백 신호(FB)를 제1 적분 커패시터(C1)와 제2 적분 커패시터(C2)를 통해 적분한다.
스위치드-커패시터 회로(111)는 제1 샘플링 커패시터(CS1), 제2 샘플링 커패시터(CS2) 및 스위치 배열(an array of switches; SW1 내지 SW8)을 포함한다.
제1 샘플링 커패시터(CS1)는 입력 신호(INPUT)의 샘플링 신호를 제1 적분 커패시터(C1)로 전달할 수 있다. 입력 신호(INPUT)의 샘플링 신호는 제1 적분 커패시터(C1)에 의해 적분될 수 있다.
또한, 제2 샘플링 커패시터(CS2)는 입력 신호(INPUT)의 샘플링 신호를 제2 적분 커패시터(C2)로 전달할 수 있다. 입력 신호(INPUT)의 샘플링 신호는 제2 적분 커패시터(C2)에 의해 적분될 수 있다.
스위치 배열(SW1 내지 SW8)은 제어 신호들(CTRL1 및 CTRL2)의 클락 페이즈에 따라 제어될 수 있다. 스위치 배열(SW1 내지 SW8)은 입력 신호(INPUT)가 제1 샘플링 커패시터(CS1) 또는 제2 샘플링 커패시터(CS2) 중 적어도 하나로 전송되고, 제1 샘플링 커패시터(CS1)의 출력 신호가 제1 적분 커패시터(C1)에 의해 적분됨과 동시에, 제1 샘플링 커패시터(CS2)의 출력 신호가 제2 적분 커패시터(C2)에 의해 적분되도록, 상기 클락 페이즈에 따라 제어될 수 있다.
예컨대, 제어 신호들(CTRL1 및 CTRL2)의 제1 클락 페이즈에서, 입력 신호는 제1 샘플링 커패시터(CS1)에 의해 샘플링될 수 있다. 보다 구체적으로, 제어 신호들(CTRL1 및 CTRL2)의 제1 클락 페이즈에서, 스위치(SW1, SW3, SW6 및 SW7)가 턴-온(turn-on)되고, 스위치(SW2, SW4, SW5, 및 SW8)가 턴-오프(turn-off) 될 때, 입력 신호(INPUT)는 제1 샘플링 커패시터(CS1)에 의해서 샘플링될 수 있다.
또한, 제어 신호들(CTRL1 및 CTRL2)의 제1 클락 페이즈에서, 스위치(SW11 및 SW23)가 턴-온(turn-on)되고, 스위치(SW12, SW13, SW14, SW21, SW22 및 SW24)가 턴-오프(turn-off) 될 때, 제1 피드백 신호(FB1)는 제1 피드백 커패시터(CF1)에 의해서 생성되고, 제2 피드백 신호(FB2)는 제2 피드백 커패시터(CF2)에 의해서 생성될 수 있다.
제어 신호들(CTRL1 및 CTRL2)의 제2 클락 페이즈에서, 제1 샘플링 커패시터(CS1)의 출력 신호 및 제1 피드백 커패시터(CF1)의 출력 신호가 제1 적분 커패시터(C1)에 의해 적분되고, 제2 샘플링 커패시터(CS2)의 출력 신호 및 제2 피드백 커패시터의 출력 신호(CF2)가 제2 적분 커패시터(C2)에 의해 적분될 수 있다. 보다 구체적으로, 제어 신호들(CTRL1 및 CTRL2)의 제2 클락 페이즈에서, 스위치(SW2, SW4, SW5 및 SW8)가 턴-온(turn-on)되고, 스위치(SW1, SW3, SW6 및 SW7)가 턴-오프(turn-off) 될 때, 제1 샘플링 커패시터(C1)의 출력 신호가 제1 적분 커패시터(C1)에 의해 적분되고, 제2 샘플링 커패시터(CS2)의 출력 신호가 제2 적분 커패시터(C2)에 의해 적분될 수 있다.
또한, 제어 신호들(CTRL1 내지 CTRL7)의 제2 클락 페이즈에서, 스위치(SW14 및 SW22)가 턴-온(turn-on)되고, 스위치(SW11, SW12, SW13, SW21, SW23 및 SW24)가 턴-오프(turn-off) 될 때, 제1 피드백 커패시터(CF1)의 출력 신호가 제1 적분 커패시터(C1)에 의해 적분되고, 제2 피드백 커패시터(CF2)의 출력 신호가 제2 적분 커패시터(C2)에 의해 적분될 수 있다.
제1 샘플링 커패시터(CS1) 및 제2 샘플링 커패시터(CS2)는 입력 신호(INPUT)를 샘플링하기 위한 커패시터이고, 제1 피드백 커패시터(CF1) 및 제2 피드백 커패시터(CF2)는 레퍼런스 신호(PREF, NREF)를 샘플링하기 위한 커패시터일 수 있다.
증폭기(115)는 입력 신호(INPUT) 및 피드백 신호(FB)를 제1 적분 커패시터(C1) 및 제2 적분 커패시터(C2)를 통해 적분하고, 적분결과에 따른 적분 신호(PINT, NINT)를 생성한다. 일 실시 예에 따라, 증폭기(115)는 연산 증폭기(operational amplifier) 또는 OTA(Operational Transconductance Amplifier)로 구현될 수 있다.
스위치드-커패시터 적분기(110-1)는 비 반전 출력 신호(PINT) 및 반전 출력 신호(NINT)를 출력한다. 다시 말해, 스위치드-커패시터 적분기(110-1)는 차동 출력(differential output)을 갖는다. 차동 출력에 노이즈가 비례하여 발생하므로, 스위치드-커패시터 적분기(110-1)는 공통 값(common value)과 커패시터의 미스매치 현상에 영향을 받지 않는다. 증폭기(115)는 적분 신호(PINT, NINT)를 출력 단자(OUT1, OUT2)를 통해 비교기(130)로 출력할 수 있다.
도 5는 도 4에 도시된 스위치드-커패시터 적분기의 제어 신호를 설명하기 위한 블록도이다.
도 5를 참조하면, 스위치드-커패시터 적분기(110), 비교기(130), 스위치 제어 회로(153) 및 데시메이션 필터(200)가 도시되어 있다.
제어 신호들(CTRL1 내지 CTRL6)은 스위치드-커패시터 회로(111)를 제어하는 제어 신호들(CTRL1 및 CTRL2)과 피드백 회로(151, 152)를 제어하는 제어 신호들(CTRL3 내지 CTRL6)을 포함할 수 있다.
스위치 제어 회로(153)는 제어 신호들(CTRL3 내지 CTRL6)을 생성하고, 제어 신호들(CTRL3 내지 CTRL6)로 앞서 설명된 피드백 회로(151, 152)의 스위치 배열을 제어할 수 있다. 스위치 제어 회로(153)는 디지털-아날로그 컨버터(150)를 구성할 수 있다. 다시 말해, 디지털-아날로그 컨버터(150)는 스위치 제어 회로(153)와, 피드백 회로(151, 152)를 포함할 수 있다.
스위치 제어 회로(153)는 제어 신호들(CTRL1 및 CTRL2), 비교기(130)의 비 반전 출력(Y) 및 비교기(130)의 반전 출력(YB)에 기초하여 제어 신호들(CTRL3 내지 CTRL6)을 생성할 수 있다. 비교기(130)의 출력(YB, Y)는 스위치드-커패시터 적분기(110)의 출력(PINT, NINT)에 기초하여 생성된다. 다시 말해, 제어 신호들(CTRL3 내지 CTRL6)은 제어 신호들(CTRL1 및 CTRL2)에 기초하여 생성될 수 있고, 제어 신호들(CTRL1 및 CTRL2)은 스위치드-커패시터 적분기(110)의 출력(PINT, NINT)에 기초하여 생성될 수 있다.
도 6은 도 4에 도시된 스위치드-커패시터 적분기의 동작을 설명하기 위한 타이밍도이다.
도 6을 참조하면, 제어 신호들(CTRL1 내지 CTRL6)과 비교기(130)의 출력(YB, Y)의 타이밍도가 도시되어 있다.
생체 신호와 같은 대역폭이 좁은 고해상도 신호의 ADC(analog to digital converter)의 경우, 직류(direct current) 특성 및 저주파 노이즈의 제거가 중요하다. 또한, ADC의 입력 신호의 공통(common) 전압이 바뀌는 경우, 레퍼런스 전압의 공통 전압과 시스템의 공통 전압 간의 차이에 따른 문제 및 커패시터의 미스매치에 의해 저주파 노이즈가 발생되는 문제가 발생될 수 있다. 단일 엔드(single-ended)의 입력 신호를 변환 할 때, 단일 엔드의 입력 신호를 차동(differential) 형태로 구성하는 것이, 전원 전압 및 주변 노이즈에 강할 수 있다.
스위치드-커패시터 적분기(110-1)는 단일 엔드의 입력 신호(INPUT)를 차동 형태로 변환하고, 디지털-아날로그 컨버터(150)의 공통 전압과 시스템의 공통 전압 간의 차이에서 생기는 노이즈를 제거할 수 있다. 또한, 스위치드-커패시터 적분기(110-1)에서, 스위치(SW12, SW13, SW23 및 SW24)로 인해, 제어 신호(CTRL1)의 턴 온 사이클에서 레퍼런스 전압(PREF, NREF)이 인가될 수 있다. 스위치(SW12, SW13, SW23 및 SW24)로 인해, 노이즈가 감소될 수 있고, 피드백 커패시터(CF1, CF2)의 커패시턴스를 줄일 수 있다. 커페시턴스의 감소에 따라 적분기의 크기도 감소될 수 있다.
도 5의 구간(61)에서의 스위치드-커패시터 적분기(110-1)의 출력은 [수학식 1] 및 [수학식 2]와 같이 나타낼 수 있다.
[수학식 1]
Figure 112014113509020-pat00001
[수학식 2]
Figure 112014113509020-pat00002

[수학식 1] 및 [수학식 2]에서, n은 출력의 순서를, VCM은 공통 전압을 의미한다. 디지털-아날로그 컨버터(150)의 경로의 저주파 대역 노이즈를 분석하기 위해, 입력 신호(VINPUT)는 공통 전압인 VCM으로 설정될 수 있다. 이 때, 구간(61)에서 스위치드-커패시터 적분기(110-1)의 출력은 [수학식 3] 및 [수학식 4]와 같이 나타낼 수 있다.
[수학식 3]
Figure 112014113509020-pat00003
[수학식 4]
.
Figure 112014113509020-pat00004

또한, 구간(61)에서의 스위치드-커패시터 적분기(110-1)의 차동 출력은 [수학식 5]와 같이 나타낼 수 있다.
[수학식 5]
Figure 112014113509020-pat00005

도 5의 구간(62)에서의 스위치드-커패시터 적분기(110-1)의 출력은 [수학식 6] 및 [수학식 7]과 같이 나타낼 수 있다.
[수학식 6]
Figure 112014113509020-pat00006
[수학식 7]
Figure 112014113509020-pat00007

구간(62)에서 스위치드-커패시터 적분기(110-1)의 차동 출력은 [수학식 8]과 같이 나타낼 수 있다.
[수학식 8]
Figure 112014113509020-pat00008

[수학식 6] 및 [수학식 7]로부터, VCM에 의한 영향은 없는 것으로 가정할 수 있다. 또한, CF1/C1과 CF2/C2 사이에 X%의 미스매치가 발생한다고 가정할 수 있다. 구간(61) 및 구간(62)에서, 스위치드-커패시터 적분기(110-1)의 출력에 전달되는 값인, VDAC _1과 VDAC _ 2은 [수학식 9] 및 [수학식 10]과 같이 나타낼 수 있다.
[수학식 9]
Figure 112014113509020-pat00009
[수학식 10]
Figure 112014113509020-pat00010

[수학식 9] 및 [수학식 10]가 CF1/C1과 CF2/C2 사이의 미스매치를 파악하기 쉽도록, CF1/C1은 CF/CS로 CF2/C2 는 CF/CS(1-X/100)으로 나타낼 수 있다. N개의 출력 신호를 얻을 때, 디지털-아날로그 컨버터(150)에 의해 스위치드-커패시터 적분기(110-1)의 출력에 전달되는 값의 합인, VDAC _ OUT _N은 [수학식 11]과 같이 나타낼 수 있다.
[수학식 11]
Figure 112014113509020-pat00011

또한, 디지털-아날로그 컨버터(150) 에 의해 스위치드-커패시터 적분기(110-1)의 출력에 전달되는 값의 합에 대한 평균은 [수학식 12]와 같이 나타낼 수 있다.
[수학식 12]
Figure 112014113509020-pat00012

[수학식 12]에 [수학식 9]와 [수학식 10]을 대입하면 [수학식 13]과 같이 나타낼 수 있다.
[수학식 13]
Figure 112014113509020-pat00013

[수학식 13]에서, 디지털-아날로그 컨버터(150)로부터 스위치드-커패시터 적분기(110-1)의 출력에 전달되는 값의 평균값인 VDAC _ OUT은 0이다. 다시 말해, 디지털-아날로그 컨버터(150)의 공통 전압이 델타-시그마 아날로그 디지털 컨버터(30)의 입력 신호(INPUT)에 대한 공통 전압인 VCM과 상이해도, 디지털-아날로그 컨버터(150)로부터 스위치드-커패시터 적분기(110-1)의 출력에 전달되는 값의 평균은 0이 된다.
스위치드-커패시터 적분기(110-1)는, 제어 신호(CTRL1)의 클락 페이즈에서 레퍼런스 신호(REF)를 샘플링하기 때문에, 레퍼런스 신호(REF)의 전압의 차이가 전달될 수 있다.
스위치드-커패시터 적분기(110-1)는, 차동 출력에 노이즈가 비례하여 발생하므로, 스위치드-커패시터 적분기(110-1)는 공통 값(common value)과 커패시터의 미스매치 현상에 영향을 받지 않는다. 또한, 스위치드-커패시터 적분기(110-1)는, 비 반전 적분 신호(PINT)와 반전 적분 신호(NINT)를 차동으로 출력하므로, 노이즈에 강할 수 있다.
도 7은 도 2에 도시된 델타-시그마 모듈레이터의 다른 실시 예를 나타내는 개략적인 블록도이다.
도 7을 참조하면, 델타-시그마 모듈레이터(100-2)는 제1 스위치드-커패시터 적분기(110-1), 제2 스위치드-커패시터 적분기(110-2), 비교기(130), 및 디지털-아날로그 컨버터(150)를 포함할 수 있다. 도 7에 도시된 델타-시그마 모듈레이터(100-2)는 도 2에 도시된 델타-시그마 모듈레이터(100)의 다른 실시 예를 나타낸다. 제2 스위치드-커패시터 적분기(110-2)의 구조와 동작은 도 4의 제1 스위치드-커패시터 적분기(110-1)의 구조와 동작과 실질적으로 동일할 수 있다. 도 7의 델타-시그마 모듈레이터(100-2)의 제2 스위치드-커패시터 적분기(110-2)의 동작을 제외하면, 델타-시그마 모듈레이터(100-2)의 동작은 도 3의 델타-시그마 모듈레이터(100-1)의 동작과 실질적으로 동일할 수 있다.
도 8은 도 2에 도시된 델타-시그마 모듈레이터의 또 다른 실시 예를 나타내는 개략적인 블록도이다.
도 8을 참조하면, 델타-시그마 모듈레이터(100-3)는 복수의 스위치드-커패시터 적분기(110-1 내지 110-n, n은 2보다 큰 자연수), 비교기(130), 및 디지털-아날로그 컨버터(150)를 포함할 수 있다. 복수의 스위치드-커패시터 적분기(110-1 내지 110-n) 각각의 구조와 동작은 도 4의 제1 스위치드-커패시터 적분기(110-1)의 구조와 동작과 실질적으로 동일할 수 있다. 델타-시그마 모듈레이터(100-3)의 동작은 도 3의 델타-시그마 모듈레이터(100-1)의 동작과 실질적으로 동일할 수 있다.
도 9는 도 3에 도시된 스위치드-커패시터 적분기의 동작 방법을 설명하기 위한 플로우 차트이다.
도 1부터 도 6 및 도 9을 참조하면, 단계(310)에서, 스위치드-커패시터 적분기(110-1)는 제어 신호(CTRL1 내지 CTRL6)의 클락 페이즈에 따라 입력 신호(INPUT)를 샘플링한다.
또한, 단계(320)에서, 스위치드-커패시터 적분기(110-1)는 제어 신호들(CTRL1 내지 CTRL7)의 클락 페이즈에 따라 입력 신호(INPUT) 및 피드백 신호(FB)를 적분하여 비 반전 적분 신호(PINT) 및 반전 적분 신호(NINT)를 생성한다.
도 10은 도 1에 도시된 델타-시그마 아날로그 디지털 컨버터를 포함하는 전자 시스템의 다른 실시 예를 나타낸다.
도 10을 참조하면, 전자 시스템(400)은 프로세서(410), 송수신기(420), 디스플레이(430), 입력 장치(440), 및 메모리(450)를 포함할 수 있다. 전자 시스템(400)은 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC와 같은 휴대용 전자 장치일 수 있다.
프로세서(410)는 전자 시스템(400)의 전반적인 동작을 제어할 수 있다. 예컨대, 프로세서(410)는 각 구성요소(420, 430, 440, 및 450)의 동작을 제어할 수 있다.
송수신기(420)는 안테나(ANT)를 통하여 신호(또는 데이터)를 주거나 받을 수 있다. 예컨대, 송수신기(420)는 안테나(ANT)를 통하여 수신된 신호를 프로세서(410)가 처리할 수 있는 신호(예컨대, 디지털 신호)로 변환할 수 있다. 송수신기(420)는 델타-시그마 아날로그 디지털 컨버터(30)를 이용하여 수신된 신호를 프로세서(410)가 처리할 수 있는 신호로 변환할 수 있다.
프로세서(410)는 송수신기(420)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리(450)에 저장하거나 또는 디스플레이(430)를 통하여 디스플레이할 수 있다.
송수신기(420)는 프로세서(410)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다. 이때, 델타-시그마 아날로그 디지털 컨버터(30)는 델타-시그마 디지털 아날로그 컨버터로서 동작할 수 있다.
입력 장치(440)는 프로세서(410)의 동작을 제어하기 위한 제어 신호 또는 프로세서(410)에 의하여 처리될 신호(또는 데이터)를 입력할 수 있는 장치일 수 있다. 예컨대, 입력 장치(440)는 터치 패드(touch pad), 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(410)는 메모리(450)로부터 출력된 데이터, 송수신기(420)로부터 출력된 신호, 및/또는 입력 장치(440)로부터 출력된 데이터가 디스플레이(430)를 통하여 디스플레이될 수 있도록 디스플레이(430)를 제어할 수 있다.
도 11은 도 1에 도시된 델타-시그마 아날로그 디지털 컨버터를 포함하는 전자 시스템의 또 다른 실시 예를 나타낸다.
도 11을 참조하면, 전자 시스템(500)은 프로세서(510), 수신기(520), 디스플레이(530), 입력 장치(540), 및 메모리(550)를 포함할 수 있다.
전자 시스템(500)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있다.
수신기(520)는 송신기(미도시)가 출력하는 신호를 수신하고, 수신된 신호를 프로세서(510)가 처리할 수 있는 신호(예컨대, 디지털 신호)로 변환할 수 있다. 수신기(520)는 델타-시그마 아날로그 디지털 컨버터(30)를 이용하여 수신된 신호를 프로세서(510)가 처리할 수 있는 신호로 변환할 수 있다.
프로세서(510)는 수신기(520)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리(550)에 저장하거나 또는 디스플레이(530)를 통하여 디스플레이할 수 있다.
입력 장치(540)는 프로세서(510)의 동작을 제어하기 위한 제어 신호 또는 프로세서(510)에 의하여 처리될 신호(또는 데이터)를 입력할 수 있는 장치일 수 있다.
프로세서(510)는 메모리(540)로부터 출력된 데이터, 수신기(520)로부터 출력된 신호, 및/또는 입력 장치(540)로부터 출력된 데이터가 디스플레이(530)를 통하여 디스플레이될 수 있도록 디스플레이(530)를 제어할 수 있다.
도 12는 도 1에 도시된 델타-시그마 아날로그 디지털 컨버터를 포함하는 전자 시스템의 또 다른 실시 예를 나타낸다.
도 12를 참조하면, 전자 시스템(600)은 프로세서(610), 이미지 센서(620), 메모리 장치(630), 제1 인터페이스(640), 및 제2 인터페이스(650)를 포함할 수 있다.
전자 시스템(600)은 이미지 센서(620)에 의해 감지되어 출력된 물체(object)의 이미지 신호를 가공/처리하여 이미지를 생성하고, 생성된 이미지를 처리할 수 있는 이미지 처리 장치일 수 있다. 예컨대, 전자 시스템(600)은 의료 기기, 진단 기능을 내장한 전자 기기, 디지털 카메라, 디지털 카메라가 내장된 휴대용 통신 장치, 예컨대 이동 전화기, PDA(personal digital assistant), PMP(portable multimedia player), 위성 통신 장치 등의 이미지 처리 장치일 수 있다.
프로세서(610)는 버스(601)를 통하여 각 구성요소(620, 630, 640, 및 650)와 통신할 수 있다. 프로세서(610)는 이미지 센서(620)로부터 출력된 이미지 신호(또는 이미지 데이터)를 처리할 수 있다.
이미지 센서(620)는 복수의 픽셀들로부터 생성되는 아날로그 신호들로부터 디지털 신호인 이미지 신호들(또는 이미지 데이터)을 생성할 있다. 예컨대, 이미지 센서(620)는 델타-시그마 아날로그 디지털 컨버터(30)를 통하여 상기 아날로그 신호들로부터 상기 이미지 신호들을 생성할 수 있다.
메모리 장치(630)는 프로세서(610)에 의하여 처리된 신호(또는 데이터)를 저장할 수 있다. 일 실시 예에 따라, 메모리 장치(630)는 비휘발성 메모리, 예컨대 EEPROM, 플래쉬 메모리, PRAM, MRAM, 또는 ReRAM 등으로 구현될 수 있다. 다른 실시 예에 따라, 메모리 장치(630)는 휘발성 메모리, 예컨대 DRAM 또는 SRAM으로 구현될 수 있다.
제1 인터페이스(640)는 프로세서(610)에 의하여 처리된 신호(또는 데이터)를 외부로 출력하거나 외부로부터 입력된 신호(또는 데이터)를 프로세서(610)로 전송할 수 있다. 따라서, 프로세서(610)는 제1 인터페이스(640)를 통하여 메모리 장치(630)에 저장된 데이터를 외부로 전송하는 것을 제어하거나 제1 인터페이스(640)를 통하여 입력된 데이터를 메모리 장치(630)에 저장하는 것을 제어할 수 있다.
제2 인터페이스(650)는 프로세서(610)에 의하여 처리된 신호(또는 데이터)를 무선으로 외부로 출력하거나 외부로부터 무선으로 입력된 신호(또는 데이터)를 프로세서(610)로 전송할 수 있다.
도 13은 도 1에 도시된 델타-시그마 아날로그 디지털 컨버터를 포함하는 전자 시스템의 또 다른 실시 예를 나타낸다.
도 13을 참조하면, 전자 시스템(700)은 프로세서(710), 인터페이스(720), 델타-시그마 아날로그 디지털 컨버터(730), 송수신기(740), 메모리(750), 및 전원 장치(power device; 770)을 포함할 수 있다. 일 실시 예에 따라, 전자 시스템(700)은 요법 장치(treatment device; 760)를 더 포함할 수 있다.
전자 시스템(700)은 환자 감시 장치(patient monitor), ECG(electrocardiogram) 장치, IMD(Implantable Medical Device), 또는 메디컬 이미징 장치(medical imaging device) 등일 수 있다. 예컨대, 상기 IMD는 심박조율기(pacemaker) 및 ICD(Implantable Cardioverter-Defibrillator) 등을 포함할 수 있다.
전자 시스템(700)은 환자를 모니터링할 수 있다. 또한, 전자 시스템(700)은 상기 환자를 모니터링한 결과를 이용하여 상기 환자에게 직/간접적으로 치료 요법을 제공할 수 있다.
인터페이스(720)는 센서 인터페이스로서 외부 센서(미도시)로부터 출력된 감지 신호를 수신할 수 있다. 예컨대, 인터페이스(720)는 압력 센서(pressure sensor), 가속 센서(accelerometer), 활동성 센서(activity sensor), 임피던스 센서(impedimetric sensor), 온도 센서(temperature sensor), 및/또는 산도 센서(pH meter) 등으로부터 출력된 감지 신호를 수신할 수 있다. 상기 감지 신호는 아날로그 신호일 수 있다.
델타-시그마 아날로그 디지털 컨버터(730)는 인터페이스(720)로부터 전송된 감지 신호를 디지털 신호로 변환하고, 변환된 디지털 신호를 프로세서(710)로 출력할 수 있다. 델타-시그마 아날로그 디지털 컨버터(730)는 도 1에 도시된 델타-시그마 아날로그 디지털 컨버터(30)일 수 있다. 일 실시 예에 따라, 델타-시그마 아날로그 디지털 컨버터(730)는 복수의 델타-시그마 아날로그 디지털 컨버터(30)를 포함할 수 있다.
프로세서(710)는 델타-시그마 아날로그 디지털 컨버터(730)로부터 전송된 디지털 신호를 처리할 수 있다. 프로세서(710)는 처리된 신호(또는 데이터)를 메모리(750)에 저장하거나 또는 송수신기(740)를 통하여 호스트(미도시)로 전송할 수 있다. 예컨대, 상기 호스트는 전자 시스템(700)을 제어할 수 있다. 또한, 프로세서(710)는 처리된 신호(또는 데이터)에 기초하여 요법 장치(760)의 동작을 제어할 수 있다.
송수신기(740)는 프로세서(710)로부터 처리된 신호(또는 데이터)를 호스트로 전송할 수 있다. 송수신기(740)는 주기적으로 상기 호스트와 통신할 수 있다.
요법 장치(760)는 프로세서(710)의 제어에 따라 환자의 상태에 해당하는 요법을 상기 환자에게 제공할 수 있다.
전원 장치(770)는 전자 시스템(700)의 각 구성요소(710, 720, 730, 740, 750, 및 760)로 동작 전력을 제공할 수 있다. 예컨대, 전원 장치(770)는 충전식 전원 장치, 비충전식 전원 장치, 또는 유동성 전력 공급 장치일 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (20)

  1. 제1 입력 단자, 제2 입력 단자, 제1 출력 단자 및 제2 출력 단자를 포함하는 증폭기;
    상기 제1 입력 단자와 상기 제1 출력 단자 사이에 접속되는 제1 적분 커패시터;
    상기 제2 입력 단자와 상기 제2 출력 단자 사이에 접속되는 제2 적분 커패시터; 및
    제어 신호에 응답하여 입력 신호를 샘플링하고, 상기 제어 신호에 응답하여 상기 입력 신호 및 피드백 신호를 상기 제1 적분 커패시터와 상기 제2 적분 커패시터를 통해 적분하는 스위치드-커패시터 회로
    를 포함하는 스위치드-커패시터 적분기.
  2. 제1항에 있어서,
    상기 제1 출력 단자는,
    비 반전 출력 신호를 출력하고,
    상기 제2 출력 단자는,
    반전 출력 신호를 출력하는,
    스위치드-커패시터 적분기.
  3. 제1항에 있어서,
    피드백 커패시터를 통해 레퍼런스 신호를 샘플링하여 상기 피드백 신호를 생성하고, 상기 피드백 신호를 상기 스위치드-커패시터 회로로 전달하는 피드백 회로
    를 더 포함하는 스위치드-커패시터 적분기.
  4. 제3항에 있어서,
    상기 레퍼런스 신호는,
    비 반전 레퍼런스 신호 및 반전 레퍼런스 신호를 포함하고,
    상기 피드백 회로는,
    상기 제어 신호에 응답하여 상기 비 반전 레퍼런스 신호 또는 상기 반전 레퍼런스 신호 중 적어도 하나를 샘플링하여 상기 피드백 신호를 생성하는,
    스위치드-커패시터 적분기.
  5. 제3항에 있어서,
    상기 피드백 회로는,
    상기 레퍼런스 신호에 기초하여 제1 피드백 신호를 생성하고, 상기 제1 피드백 신호를 상기 제1 적분 커패시터로 전달하는 제1 피드백 회로; 및
    상기 레퍼런스 신호에 기초하여 제2 피드백 신호를 생성하고, 상기 제2 피드백 신호를 상기 제2 적분 커패시터로 전달하는 제2 피드백 회로를 포함하는,
    스위치드-커패시터 적분기.
  6. 제3항에 있어서,
    상기 제어 신호는,
    상기 스위치드-커패시터 회로를 제어하는 제1 제어 신호와 상기 피드백 회로를 제어하는 제2 제어 신호를 포함하고,
    상기 제2 제어 신호는,
    상기 제1 제어 신호에 기초하여 생성되는,
    스위치드-커패시터 적분기.
  7. 제6항에 있어서,
    상기 제1 제어 신호는,
    상기 제1 출력 단자로부터 출력된 출력 신호 및 상기 제2 출력 단자로부터 출력된 출력 신호에 기초하여 생성되는,
    스위치드-커패시터 적분기.
  8. 제1항에 있어서,
    상기 스위치드-커패시터 회로는,
    상기 입력 신호를 상기 제1 적분 커패시터를 통해 적분하는 제1 샘플링 커패시터;
    상기 입력 신호를 상기 제2 적분 커패시터를 통해 적분하는 제2 샘플링 커패시터; 및
    상기 제어 신호의 클락 페이즈에 따라 제어되는 스위치 배열을 포함하는,
    스위치드-커패시터 적분기.
  9. 제8항에 있어서,
    상기 스위치 배열은,
    상기 입력 신호가 상기 제1 샘플링 커패시터 또는 상기 제2 샘플링 커패시터 중 적어도 하나로 전송되고, 상기 제1 샘플링 커패시터의 출력 신호가 상기 제1 적분 커패시터에 의해 적분됨과 동시에, 상기 제1 샘플링 커패시터의 출력 신호가 상기 제2 적분 커패시터에 의해 적분되도록, 상기 클락 페이즈에 따라 제어되는,
    스위치드-커패시터 적분기.
  10. 제8항에 있어서,
    상기 클락 페이즈는,
    상기 입력 신호가 상기 제1 샘플링 커패시터에 의해 샘플링되는 제1 클락 페이즈; 및
    상기 제1 샘플링 커패시터의 출력 신호가 상기 제1 적분 커패시터에 의해 적분되고, 상기 제2 샘플링 커패시터의 출력 신호가 상기 제2 적분 커패시터에 의해 적분되는 제2 클락 페이즈를 포함하는,
    스위치드-커패시터 적분기.
  11. 레퍼런스 신호에 기초하여 피드백 신호를 생성하는 DAC(digital to analog converter); 및
    제어 신호에 응답하여 입력 신호를 샘플링하고, 상기 제어 신호에 응답하여 상기 입력 신호 및 상기 피드백 신호를 적분하여, 비 반전 적분 신호 및 반전 적분 신호를 생성하는 스위치드-커패시터 적분기
    를 포함하는 델타-시그마 모듈레이터.
  12. 제11항에 있어서,
    상기 비 반전 적분 신호 및 상기 반전 적분 신호에 기초하여 L-비트 디지털 비트 스트림을 생성하는 비교기
    를 더 포함하고,
    상기 L은 실수인,
    델타-시그마 모듈레이터.
  13. 제11항에 있어서,
    상기 스위치드-커패시터 적분기는,
    제1 입력 단자, 제2 입력 단자, 제1 출력 단자 및 제2 출력 단자를 포함하는 증폭기;
    상기 제1 입력 단자와 상기 제1 출력 단자 사이에 접속되는 제1 적분 커패시터;
    상기 제2 입력 단자와 상기 제2 출력 단자 사이에 접속되는 제2 적분 커패시터; 및
    상기 제어 신호에 응답하여 상기 입력 신호를 샘플링하고, 상기 제어 신호에 응답하여 상기 입력 신호 및 상기 피드백 신호를 상기 제1 적분 커패시터와 상기 제2 적분 커패시터를 통해 적분하는 스위치드-커패시터 회로; 및
    피드백 커패시터를 통해 상기 레퍼런스 신호를 샘플링하여 상기 피드백 신호를 생성하고, 상기 피드백 신호를 상기 스위치드-커패시터 회로로 전달하는 피드백 회로
    를 포함하는 델타-시그마 모듈레이터.
  14. 제13항에 있어서,
    상기 피드백 신호는,
    비 반전 피드백 신호 및 반전 피드백 신호를 포함하고,
    상기 피드백 회로는,
    상기 제어 신호에 응답하여 상기 비 반전 피드백 신호 또는 상기 반전 피드백 신호 중 적어도 하나를 상기 스위치드-커패시터 회로로 전달하는,
    델타-시그마 모듈레이터.
  15. 제13항에 있어서,
    상기 제어 신호는,
    상기 스위치드-커패시터 회로를 제어하는 제1 제어 신호와 상기 피드백 회로를 제어하는 제2 제어 신호를 포함하고,
    상기 제2 제어 신호는,
    상기 제1 제어 신호에 기초하여 생성되는,
    델타-시그마 모듈레이터.
  16. 제15항에 있어서,
    상기 제1 제어 신호는,
    상기 제1 출력 단자로부터 출력된 출력 신호 및 상기 제2 출력 단자로부터 출력된 출력 신호에 기초하여 생성되는,
    델타-시그마 모듈레이터.
  17. 제13항에 있어서,
    상기 스위치드-커패시터 회로는,
    상기 입력 신호를 상기 제1 적분 커패시터를 통해 적분하는 제1 샘플링 커패시터;
    상기 입력 신호를 상기 제2 적분 커패시터를 통해 적분하는 제2 샘플링 커패시터; 및
    상기 입력 신호가 상기 제1 샘플링 커패시터 또는 상기 제2 샘플링 커패시터 중 적어도 하나로 전송되고, 상기 제1 샘플링 커패시터의 출력 신호가 상기 제1 적분 커패시터에 의해 적분됨과 동시에, 상기 제1 샘플링 커패시터의 출력 신호가 상기 제2 적분 커패시터에 의해 적분되도록, 상기 제어 신호의 클락 페이즈에 따라 제어되는, 스위치 배열
    을 포함하는, 델타-시그마 모듈레이터.
  18. 제11항의 델타-시그마 모듈레이터; 및
    상기 델타-시그마 모듈레이터의 출력 신호를 필터링하는 디지털 필터를 포함하는 전자 시스템.
  19. 제18항에 있어서,
    상기 전자 시스템은 휴대용 전자 장치인 전자 시스템.
  20. 제어 신호의 클락 페이즈에 따라 입력 신호를 샘플링하는 단계; 및
    DAC(digital to analog converter)에 의해 레퍼런스 신호에 기초하여 피드백 신호가 생성되면, 상기 제어 신호의 클락 페이즈에 따라 상기 입력 신호 및 상기 피드백 신호를 적분하여 비 반전 적분 신호 및 반전 적분 신호를 생성하는 단계
    를 포함하는 스위치드-커패시터 적분기의 동작 방법.
KR1020140164693A 2014-11-24 2014-11-24 차동 출력을 갖는 델타-시그마 모듈레이터 KR102224924B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140164693A KR102224924B1 (ko) 2014-11-24 2014-11-24 차동 출력을 갖는 델타-시그마 모듈레이터
US14/805,628 US9444489B2 (en) 2014-11-24 2015-07-22 Delta-sigma modulator having differential output

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140164693A KR102224924B1 (ko) 2014-11-24 2014-11-24 차동 출력을 갖는 델타-시그마 모듈레이터

Publications (2)

Publication Number Publication Date
KR20160061808A KR20160061808A (ko) 2016-06-01
KR102224924B1 true KR102224924B1 (ko) 2021-03-08

Family

ID=56011245

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140164693A KR102224924B1 (ko) 2014-11-24 2014-11-24 차동 출력을 갖는 델타-시그마 모듈레이터

Country Status (2)

Country Link
US (1) US9444489B2 (ko)
KR (1) KR102224924B1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US10923204B2 (en) * 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US20150256151A1 (en) * 2014-03-06 2015-09-10 Texas Instruments Incorporated Method and apparatus to reduce noise in ct data acquisition systems
US9558845B2 (en) * 2015-03-25 2017-01-31 Qualcomm Incorporated Sampling network and clocking scheme for a switched-capacitor integrator
CN106209104A (zh) * 2015-05-27 2016-12-07 松下知识产权经营株式会社 模数转换器
US10530372B1 (en) 2016-03-25 2020-01-07 MY Tech, LLC Systems and methods for digital synthesis of output signals using resonators
US10020818B1 (en) 2016-03-25 2018-07-10 MY Tech, LLC Systems and methods for fast delta sigma modulation using parallel path feedback loops
US10340932B2 (en) * 2016-04-29 2019-07-02 Analog Devices, Inc. Techniques for power efficient oversampling successive approximation register
US10291249B2 (en) * 2016-07-18 2019-05-14 Analog Devices, Inc. Common mode rejection in a reservoir capacitor SAR converter
US10367522B2 (en) 2016-11-21 2019-07-30 MY Tech, LLC High efficiency power amplifier architectures for RF applications
US10212500B2 (en) * 2017-01-27 2019-02-19 Apple Inc. Digital transducer circuit
JP6753330B2 (ja) * 2017-02-15 2020-09-09 株式会社デンソー Δς変調器、δσａ／ｄ変換器およびインクリメンタルδσａ／ｄ変換器
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US10535413B2 (en) * 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
US11265008B2 (en) * 2018-05-30 2022-03-01 King Abdullah University Of Science And Technology Successive approximation register (SAR) analog to digital converter (ADC)
US10516411B1 (en) 2018-07-11 2019-12-24 Analog Devices Global Unlimited Company Common mode rejection in reservoir capacitor analog-to-digital converter
KR20200134091A (ko) * 2019-05-21 2020-12-01 삼성전자주식회사 아날로그-디지털 변환을 수행하는 전단 회로 및 이를 포함하는 터치 처리 회로
KR102081913B1 (ko) * 2019-07-03 2020-04-24 관악아날로그테크놀러지스 주식회사 델타 시그마 변조기 및 이를 포함하는 아날로그 디지털 변환기
TWI718948B (zh) 2020-05-13 2021-02-11 瑞昱半導體股份有限公司 三角積分調變器裝置與三角積分調變方法
US11095303B1 (en) * 2020-06-30 2021-08-17 Dialog Semiconductor B.V. Single-ended to differential circuit
US11933919B2 (en) 2022-02-24 2024-03-19 Mixed-Signal Devices Inc. Systems and methods for synthesis of modulated RF signals

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498573B2 (en) 1999-08-04 2002-12-24 Infineon Technologies Ag Sigma-delta A/D converter

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2533382B1 (fr) 1982-09-21 1988-01-22 Senn Patrice Codeur de type delta-sigma, a double integration et applications de ce codeur a une voie de transmission de type mic et a la mesure de tensions continues
US5729232A (en) 1996-04-10 1998-03-17 Asahi Kasei Microsystems Ltd. Combination shared capacitor integrator and digital-to-analog converter circuit with data dependency cancellation
KR19990071152A (ko) 1998-02-27 1999-09-15 윤종용 시그마-델타 모듈레이터
US6147522A (en) 1998-12-31 2000-11-14 Cirrus Logic, Inc. Reference voltage circuitry for use in switched-capacitor applications
US7193545B2 (en) 2004-09-17 2007-03-20 Analog Devices, Inc. Differential front-end continuous-time sigma-delta ADC using chopper stabilization
US7088280B2 (en) 2004-10-18 2006-08-08 Linear Technology Corp. Analog signal sampling system and method having reduced average input current
EP1727287B1 (en) * 2005-05-27 2015-07-15 STMicroelectronics Srl Method of adding a dither signal in output to the last integrator of a sigma-delta converter and relative sigma-delta converter
US7106241B1 (en) 2005-09-28 2006-09-12 Sigmatel, Inc. Controlled sampling module and method for use therewith
EP2074696B1 (en) 2006-10-13 2017-08-16 NXP USA, Inc. Analogue-to-digital converter apparatus and method of reusing an analogue-to-digital converter circuit
US7495589B1 (en) * 2007-09-17 2009-02-24 Texas Instruments Incorporated Circuit and method for gain error correction in ADC
US7994958B2 (en) 2008-10-23 2011-08-09 Microchip Technology Incorporated Multi-level feed-back digital-to-analog converter using a chopper voltage reference for a switched capacitor sigma-delta analog-to-digital converter
US8199038B2 (en) * 2009-07-28 2012-06-12 Electronics And Telecommunications Research Institute Active resistance-capacitor integrator and continuous-time sigma-delta modulator with gain control function
WO2012005777A1 (en) 2010-07-08 2012-01-12 Microchip Technology Incorporated 2-phase gain calibration and scaling scheme for switched capacitor sigma-delta modulator using a chopper voltage reference
CN103081363A (zh) * 2010-09-07 2013-05-01 松下电器产业株式会社 德尔塔西格玛调制器、积分器、及无线通信装置
JP5836020B2 (ja) 2011-09-02 2015-12-24 スパンション エルエルシー Ａ／ｄ変換器
JP2014060489A (ja) 2012-09-14 2014-04-03 Asahi Kasei Electronics Co Ltd Ｄ／ａ変換器及びそのｄ／ａ変換器を用いたａ／ｄ変換器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498573B2 (en) 1999-08-04 2002-12-24 Infineon Technologies Ag Sigma-delta A/D converter

Also Published As

Publication number Publication date
KR20160061808A (ko) 2016-06-01
US20160149586A1 (en) 2016-05-26
US9444489B2 (en) 2016-09-13

Similar Documents

Publication Publication Date Title
KR102224924B1 (ko) 차동 출력을 갖는 델타-시그마 모듈레이터
KR102092904B1 (ko) 스위치드-커패시터 적분기, 이의 동작 방법, 및 이를 포함하는 장치들
US11184017B2 (en) Method and circuit for noise shaping SAR analog-to-digital converter
US10340932B2 (en) Techniques for power efficient oversampling successive approximation register
JP5836020B2 (ja) Ａ／ｄ変換器
WO2006073463A2 (en) Amplifier with pulse coded output and remote signal reconstruction from the pulse output
US20180209858A1 (en) Apparatus for detecting capacitance, electronic device and apparatus for detecting force
US10171102B1 (en) Oversampled continuous-time pipeline ADC with voltage-mode summation
Huang et al. A 112-dB SFDR 89-dB SNDR VCO-based sensor front-end enabled by background-calibrated differential pulse code modulation
CN102545901B (zh) 基于逐次比较量化器的二阶前馈Sigma-Delta调制器
KR102075448B1 (ko) 델타-시그마 변조기
US9590590B2 (en) Delta-sigma modulator having transconductor network for dynamically tuning loop filter coefficients
CN108028662B (zh) 执行模数转换的方法
Jung et al. A wide-dynamic-range neural-recording ic with automatic-gain-controlled AFE and CT dynamic-zoom ΔΣ ADC for saturation-free closed-loop neural interfaces
CN111684724B (zh) 带有基于量化器输出代码的预充电的δς转换器
Jeong et al. A pvt-robust afe-embedded error-feedback noise-shaping sar adc with chopper-based passive high-pass iir filtering for direct neural recording
KR102384362B1 (ko) 노이즈를 성형하기 위한 델타 시그마 변조기 그리고 이를 포함하는 오디오 코덱
Jung et al. An Input-Feedforward Multibit Adder-Less $\Delta {-}\Sigma $ Modulator for Ultrasound Imaging Systems
US10574257B2 (en) Predictive digital autoranging analog-to-digital converter
CN113168267A (zh) 触控装置、电子设备和驱动方法
Tao et al. A comparative design study of continuous‐time incremental sigma‐delta ADC architectures
Polineni et al. A fully differential switched‐capacitor integrator based programmable resolution hybrid ADC architecture for biomedical applications
KR20180089245A (ko) 가변 피드백 이득을 갖는 델타 변조기, 이를 포함하는 아날로그-디지털 변환기 및 통신 장치
KR20150103952A (ko) 터치패널 구동장치에서 임펄스 잡음 및 전원 잡음 제거 장치
Chao et al. A 12-bit 4-kHz incremental ADC with loading-free extended counting technique

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant