KR20180089245A - 가변 피드백 이득을 갖는 델타 변조기, 이를 포함하는 아날로그-디지털 변환기 및 통신 장치 - Google Patents

가변 피드백 이득을 갖는 델타 변조기, 이를 포함하는 아날로그-디지털 변환기 및 통신 장치 Download PDF

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Abstract

가변 피드백 게인을 갖는 델타 변조기, 이러한 델타 변조기를 포함하는 아날로그-디지털 변환기 및 통신 장치가 개신된다. 본 개시의 기술적 사상에 델타 변조기는 제1 단자에 공통 연결된 커패시터들을 포함하고 커패시터들은 델타 변조기가 가변 피드백 게인을 갖도록 제1 및 제2 커패시터 그룹들로 구분되는 커패시터 그룹, 제1 단자의 전압으로부터 n 비트(n은 양의 정수)의 디지털 출력 신호를 순차적으로 생성하는 비교기, 그리고 커패시터들과 각각 연결되는 스위치들을 포함하고, 스위치들은 제1 및 제2 커패시터 그룹들에 각각 연결되는 제1 및 제2 스위치 그룹들로 구분되고, 제1 및 제2 스위치 그룹들은 디지털 출력 신호 및 가변 피드백 게인에 따라 결정되는 제1 및 제2 제어 신호들에 따라 각각 구동되는 스위치 그룹을 포함한다.

Description

가변 피드백 이득을 갖는 델타 변조기, 이를 포함하는 아날로그-디지털 변환기 및 통신 장치{Delta modulator with variable feedback gain, Analog-digital converter and Communicating device including the delta modulator}
본 개시의 기술적 사상은 통신 장치에 관한 것이며, 더욱 상세하게는, 가변 피드백 이득을 갖는 델타 변조기, 이를 포함하는 아날로그-디지털 변환기 및 통신 장치에 관한 것이다.
아날로그-디지털 변환기(Analog-Digital Converter)는 아날로그 입력 신호를 디지털 출력 신호로 변환시키는 장치를 의미한다. 무선 통신 시스템은 수신된 RF(Radio Frequency) 신호를 베이스밴드 신호로 변환하고, 아날로그 베이스밴드 신호로부터 디지털 출력 신호를 생성하기 위해 아날로그-디지털 변환기를 이용한다. 이러한 아날로그-디지털 변환기의 종류에는 플래시 타입 아날로그-디지털 변환기, SAR(Successive Approximation Register) 타입 아날로그-디지털 변환기, 시그마 델타(sigma delta) 아날로그-디지털 변환기 등이 있으며, 각각의 특성에 맞는 응용분야에 사용되고 있다. 플래시 타입 아날로그-디지털 변환기는 동작 속도가 빠른 반면, n 비트의 디지털 출력 신호를 제공하기 위해 2n개의 비교기들을 구비해야 하므로 소비 전력 및 구현 면적이 크다. SAR 타입 아날로그-디지털 변환기는 플래시 타입 아날로그-디지털 변환기에 비해 동작 속도가 느린 반면, 하나의 비교기만 요구되므로 소비 전력 및 구현 면적이 적다. 한편, 시그마 델타 아날로그-디지털 변환기는 SNR(Signal to Noise Ratio)가 높은 반면, 수동 소자로 구성된 델타 변조기의 피드백 게인이 1로 고정되는 단점이 있다.
본 개시의 기술적 사상은 낮은 소비 전력 및 구현 면적으로, 가변 피드백 게인을 갖는 델타 변조기 및 이를 포함하는 아날로그-디지털 변환기 및 통신 장치를 제공한다.
본 개시의 기술적 사상에 따른 델타 변조기는 제1 단자에 공통 연결된 커패시터들을 포함하고, 상기 커패시터들은 상기 델타 변조기가 가변 피드백 게인을 갖도록 제1 및 제2 커패시터 그룹들로 구분되는 커패시터 그룹, 상기 제1 단자의 전압으로부터 n 비트(n은 양의 정수)의 디지털 출력 신호를 순차적으로 생성하는 비교기, 및 상기 커패시터들과 각각 연결되는 스위치들을 포함하고, 상기 스위치들은 상기 제1 및 제2 커패시터 그룹들에 각각 연결되는 제1 및 제2 스위치 그룹들로 구분되고, 상기 제1 및 제2 스위치 그룹들은 상기 디지털 출력 신호 및 상기 가변 피드백 게인에 따라 결정되는 제1 및 제2 제어 신호들에 따라 각각 구동되는 스위치 그룹을 포함한다.
또한, 본 개시의 다른 기술적 사상에 따른 아날로그-디지털 변환기는 아날로그 입력 신호를 디지털 출력 신호로 변환하는 아날로그-디지털 변환기로서, 샘플링 구간에 상기 아날로그 입력 신호를 수신하고, 컨버젼 구간에 상기 디지털 출력 신호를 출력하며, 가변 피드백 게인을 갖는 델타 변조기를 포함하고, 상기 델타 변조기는, 제1 단자에 공통 연결된 커패시터들을 포함하고, 상기 커패시터들은 상기 델타 변조기가 상기 가변 피드백 게인을 갖도록 제1 및 제2 커패시터 그룹들로 구분되는 커패시터 그룹, 상기 제1 단자의 전압으로부터 n 비트(n은 양의 정수)의 상기 디지털 출력 신호를 순차적으로 생성하는 비교기, 및 상기 커패시터들과 각각 연결되는 스위치들을 포함하고, 상기 스위치들은 상기 제1 및 제2 커패시터 그룹들에 각각 연결되는 제1 및 제2 스위치 그룹들로 구분되며, 상기 제1 및 제2 스위치 그룹들은 상기 디지털 출력 신호 및 상기 가변 피드백 게인에 따라 결정되는 제1 및 제2 제어 신호들에 따라 각각 구동되는 스위치 그룹을 포함한다.
또한, 본 개시의 다른 기술적 사상에 따른 통신 장치는 기준 전압을 기초로 아날로그 입력 신호를 디지털 출력 신호로 변환하고, 가변 피드백 이득을 갖는 델타 변조기를 포함하는 아날로그-디지털 변환기, 및 상기 기준 전압을 상기 아날로그-디지털 변환기에 제공하고, 상기 기준 전압의 전압 레벨은 상기 가변 피드백 이득을 기초로 결정되며, 상기 기준 전압의 상기 전압 레벨은 샘플링 구간 및 컨버젼 구간에서 동일한 기준 전압 생성기를 포함한다.
본 개시의 기술적 사상에 따른 델타 변조기는, 가변 피드백 게인을 기초로 커패시터 그룹을 제1 및 제2 커패시터 그룹들로 구분하고, 제1 및 제2 커패시터 그룹들을 선택적으로 제어하여 샘플링 동작 또는 컨버젼 동작을 수행할 수 있다. 이에 따라, 하나의 기준 전압 생성기에서 생성된 기준 전압으로 샘플링 동작 및 컨버젼 동작을 수행할 수 있으므로, 복수의 기준 전압 생성기를 구비하지 않더라도 가변 피드백 게인을 갖는 델타 변조기를 구현할 수 있다. 따라서, 델타 변조기 및 이를 포함하는 아날로그-디지털 변환기에 대한 소비 전력 및 구현 면적을 감소시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 통신 장치를 나타내는 블록도이다.
도 2는 도 1의 아날로그-디지털 변환기를 상세하게 나타내는 블록도이다.
도 3은 도 2의 아날로그-디지털 변환기의 일 예를 나타내는 블록도이다.
도 4는 본 개시의 일 실시예에 따른 델타 변조기를 나타낸다.
도 5는 본 개시의 일 실시예에 따른 델타 변조기에 이용되는 클럭 신호 및 SAR 클럭 신호를 예시적으로 나타낸다.
도 6a는 본 개시의 일 실시예에 따른 델타 변조기의 일 예를 나타낸다.
도 6b는 본 개시의 일 실시예에 따른 델타 변조기의 다른 예를 나타낸다.
도 7a 및 도 7b는 본 개시의 일 실시예에 따라, 도 4의 델타 변조기의 피드백 게인이 1인 경우의 샘플링 동작 및 컨버젼 동작을 각각 나타낸다.
도 8a 및 도 8b는 본 개시의 일 실시예에 따라, 도 4의 델타 변조기의 피드백 게인이 1보다 작은 경우의 샘플링 동작 및 컨버젼 동작을 각각 나타낸다.
도 9a 및 도 9b는 본 개시의 일 실시예에 따라, 도 4의 델타 변조기의 피드백 게인이 1보다 큰 경우의 샘플링 동작 및 컨버젼 동작을 각각 나타낸다.
도 10은 본 개시의 일 실시예에 따른 델타 변조 방법을 나타낸다.
도 11은 본 개시의 일 실시예에 따른 델타 변조 방법을 나타낸다.
도 12는 본 개시의 일 실시예에 따른 아날로그-디지털 변환 방법을 나타낸다.
도 13a 및 도 13b는 본 개시의 일 실시예에 따른 통신 장치를 나타내는 블록도들이다.
도 14는 본 개시의 일 실시예에 따른 IoT(Internet of Things) 기기를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 통신 장치(CD)를 나타내는 블록도이다.
도 1을 참조하면, 통신 장치(Communication Device)(CD)는 아날로그-디지털 변환기(ADC)(10), 안테나(20), RF 회로(30) 및 기준 전압 생성기(40)를 포함할 수 있다. 일 실시예에서, 통신 장치(CD)는 각종 정보를 수신하는 수신 단말을 지칭할 수 있다. 그러나, 본 개시는 이에 한정되지 않으며, 일부 실시예에서, 통신 장치(CD)는 각종 정보를 송신하는 송신 단말 또는 송신 및 수신 기능을 함께 수행하는 트랜시버(transceiver)를 지칭할 수도 있다. 통신 장치(CD)에 포함된 구성 요소들 각각은, 아날로그 회로 및/또는 디지털 회로를 포함하는 하드웨어 블록일 수 있고, 프로세서 등에 의해 실행되는 복수의 명령어들을 포함하는 소프트웨어 블록일 수도 있다.
RF 회로(30)는 안테나(20)를 통해 RF 신호(IN)를 수신할 수 있고, 수신된 RF 신호(IN)에 대해 하향 변환(down-conversion)을 수행하여 베이스밴드 신호를 생성할 수 있다. 여기서, 베이스밴드 신호는 아날로그 입력 신호(Ain)라고 지칭하기로 한다. 일 실시예에서, RF 회로(30)는 RF 신호(IN)를 직접 베이스밴드로 변환하는 직접 변환 기법을 통해 아날로그 입력 신호(Ain)를 생성할 수 있다. 일 실시예에서, FR 회로(30)는 RF 신호(IN)를 IF(Intermediated Frequency) 신호로 변환하고, IF 신호를 베이스밴드로 변환하는 2단계 하향 변환 기법을 통해 아날로그 입력 신호(Ain)를 생성할 수 있다.
아날로그-디지털 변환기(10)는 아날로그 입력 신호(Ain)를 수신할 수 있고, 수신된 아날로그 입력 신호(Ain)를 디지털 출력 신호(Dout)로 변환할 수 있다. 본 실시예에서, 아날로그-디지털 변환기(10)는 델타 변조기(100)를 포함할 수 있고, 델타 변조기(100)는 가변 피드백 게인을 가질 수 있다. 예를 들어, 피드백 게인은 클럭 신호(CLK)의 주파수에 적응적으로 조절될 수 있다. 클럭 신호(CLK)의 주파수가 높으면 피드백 게인이 감소되고, 클럭 신호(CLK)의 주파수가 낮으면 피드백 게인이 증가됨으로써 최적(optimum) 게인을 결정할 수 있다. 클럭 신호(CKL)는 샘플링 구간 및 컨버젼 구간을 포함할 수 있다. 이에 대해, 도 5를 참조하여 상세하게 설명하기로 한다.
기준 전압 생성부(40)는 기준 전압(REF)을 생성할 수 있고, 생성된 기준 전압(REF)을 아날로그-디지털 변환기(10)에 제공할 수 있다. 기준 전압(REF)의 전압 레벨은 델타 변조기(100)의 피드백 게인에 따라 변경될 수 있다. 예를 들어, 피드백 게인이 1보다 작거나 같으면 기준 전압(REF)은 제1 전압 레벨을 갖고, 피드백 게인이 1보다 크면 기준 전압(REF)은 제2 전압 레벨을 가질 수 있다. 이때, 제2 전압 레벨은 제1 전압 레벨과 피드백 게인의 곱에 대응할 수 있다. 또한, 기준 전압(REF)의 전압 레벨은 델타 변조기(100)의 샘플링 구간 및 컨버젼 구간에서 동일할 수 있다. 이에 따라, 통신 장치(100)는 가변 피드백 게인을 갖는 델타 변조기(100)를 구현하기 위해 복수의 기준 전압 생성부들을 구비하지 않아도 되며, 이에 따라, 소비 전력 및 구현 면적을 줄일 수 있다.
도 2는 도 1의 아날로그-디지털 변환기(10)를 상세하게 나타내는 블록도이다.
도 2를 참조하면, 아날로그-디지털 변환기(10)는 델타 변조기(100) 및 적분기(200)를 포함할 수 있는 시그마 델타 아날로그-디지털 변환기일 수 있다. 적분기(200)는 아날로그 입력 신호(Ain)를 수신할 수 있고, 아날로그 입력 신호(Ain)를 적분하여 입력 전압(Vin)을 생성할 수 있다. 이때, 입력 전압(Vin)은 아날로그 입력 전압일 수 있다. 델타 변조기(100)는 입력 전압(Vin)으로부터 디지털 출력 신호(Dout)를 생성할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 본 발명은 델타 변조기(100)를 포함하는 임의의 아날로그-디지털 변환기에 적용될 수 있다.
델타 변조기(100)는 감산기(110), 양자화기(120) 및 증폭기(130)를 포함할 수 있다. 감산기(110)는 클럭 신호(CLK)의 샘플링 구간에서, 입력 전압(Vin)에서 증폭기(130)의 출력을 감산할 수 있다. 양자화기(120)는 클럭 신호(CLK)의 컨버젼 구간에서, 감산기(110)의 출력을 양자화하여 디지털 출력 신호(Dout)를 출력할 수 있고, 이때, 디지털 출력 신호(Dout)는 n 비트 신호(n은 양의 정수)일 수 있다. 양자화기(120)는 멀티 비트 양자화기일 수 있고, 하나의 피드백 패쓰(path)를 통해 증폭기(130)와 연결될 수 있다. 증폭기(130)는 기준 전압(REF)을 이용하여, 양자화기(120)의 출력을 피드백 게인(G)만큼 증폭할 수 있다. 피드백 게인(G)이 결정되면, 클럭 신호(CLK)의 샘플링 구간 및 컨버젼 구간에서 기준 전압(REF)의 전압 레벨은 일정할 수 있다.
일 실시예에서, 피드백 게인(G)이 1보다 큰 경우 인가되는 기준 전압(REF)의 전압 레벨은, 피드백 게인(G)이 1보다 작거나 같은 경우 인가되는 기준 전압(REF)의 전압 레벨보다 높을 수 있다. 이에 따라, 피드백 게인(G)이 1보다 큰 경우 감산기(110)에서 감산되는 양을 증가시킬 수 있다. 일 실시예에서, 피드백 게인(G)이 1보다 작은 경우 인가되는 기준 전압(REF)의 전압 레벨은, 피드백 게인(G)이 1인 경우 인가되는 기준 전압(REF)의 전압 레벨과 같을 수 있다. 피드백 게인(G)이 1보다 작은 경우, 감산기(110)를 구성하는 커패시터들 중 일부 커패시터만을 이용하여 감산기(110)에서 감산되는 양을 감소시킬 수 있다. 이에 대해, 도 4를 참조하여 상술하기로 한다.
도 3은 도 2의 아날로그-디지털 변환기의 일 예(10a)를 나타내는 블록도이다.
도 3을 참조하면, 아날로그-디지털 변환기(10a)는 델타 변조기(100) 및 적분 블록(200a)을 포함할 수 있다. 델타 변조기(100)는 감산기(110), 양자화기(120) 및 증폭기(130)를 포함할 수 있다. 적분 블록(200a)은 복수의 증폭기들(210 내지 250), 제1 및 제2 감산기들(260, 270) 및 제1 및 제2 적분기들(280, 290)을 포함하는 2차(second order) 적분기로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 적분 블록(200a)의 구성은 다양하게 변경될 수 있다.
도 4는 본 개시의 일 실시예에 따른 델타 변조기(100)를 나타낸다. 도 5는 본 개시의 일 실시예에 따른 델타 변조기(100)에 이용되는 클럭 신호(CLK) 및 SAR 클럭 신호(SAR CLK)를 예시적으로 나타낸다. 이하에서는, 도 4 및 도 5를 함께 참조하여 설명하기로 한다.
도 4를 참조하면, 델타 변조기(100)는 커패시터 그룹(Capacitor Group)(CG), 비교기(comparator)(CP) 및 스위치 그룹(Switch Group)(SWG)을 포함할 수 있다. 또한, 델타 변조기(100)는 디지털 로직(Digital Logic)(DL) 및 입력 스위치(SWin)를 더 포함할 수 있다. 예를 들어, 입력 스위치(SWin) 및 커패시터 그룹(CG)은 도 2의 감산기(110)를 구성할 수 있고, 비교기(CP)는 도 2의 양자화기(120)를 구성할 수 있고, 스위치 그룹(SWG) 및 디지털 로직(DL)은 도 2의 증폭기(130)를 구성할 수 있다.
커패시터 그룹(CG)은 제1 단자(terminal)(T1)에 공통으로 연결되는 커패시터들(C11 내지 C14, C21 내지 C24)을 포함할 수 있다. 디지털 출력 신호(Dout)가 n 비트 신호인 경우, 커패시터들(C11 내지 C14, C21 내지 C24)의 개수는 2n개일 수 있다. 이때, 각 커패시터(C11 내지 C14, C21 내지 C24)는 직렬, 병렬 또는 직병렬로 연결된 복수의 커패시터들을 포함할 수 있다.
커패시터들(C11 내지 C14, C21 내지 C24)은 가변 피드백 게인에 따라 제1 및 제2 커패시터 그룹들(CG1, CG2)로 구분될 수 있다. 제1 커패시터 그룹(CG1)의 제1 커패시턴스와 제2 커패시터 그룹(CG2)의 제2 커패시턴스의 비율은 가변 피드백 게인에 따라 결정될 수 있다. 일 실시예에서, 제1 커패시턴스와 제2 커패시턴스의 비율은 x:1-x이고, x는 가변 피드백 게인에 따라 결정되는 임의의 수(0<x<1)일 수 있다.
제1 커패시터 그룹(CG1)은 n개의 커패시터들(C11 내지 C14)를 포함하고, 커패시터(C11)의 커패시턴스는 2n-1*x이고, 커패시터(C12)의 커패시턴스는 22*x이고, 커패시터(C13)의 커패시턴스는 21*x이고, 커패시터(C14)의 커패시턴스는 20*x이다. 제2 커패시터 그룹(CG2)은 n개의 커패시터들(C21 내지 C24)를 포함하고, 커패시터(C21)의 커패시턴스는 2n-1*(1-x)이고, 커패시터(C22)의 커패시턴스는 22*(1-x)이고, 커패시터(C23)의 커패시턴스는 21*(1-x)이고, 커패시터(C24)의 커패시턴스는 20*(1-x)이다. 여기서, n은 비트 넘버이다. 예를 들어, n이 4인 경우, 디지털 출력 신호(Dout)는 4 비트 신호일 수 있고, 커패시터들(C11 내지 C14)의 커패시턴스들은 각각 23*x, 22*x, 21*x, 20*x일 수 있고, 커패시터들(C11 내지 C14)의 커패시턴스들은 각각 23*(1-x), 22*(1-x), 21*(1-x), 20*(1-x)일 수 있다.
입력 스위치(SWin)는 입력 전압(Vin)이 인가되는 입력 전압 단자와 제1 단자(T1) 사이에 연결될 수 있다. 입력 스위치(SWin)는 샘플/홀드 회로에 대응할 수 있다. 일 실시예에서, 입력 스위치(SWin)는 클럭 신호(CLK)에 응답하여 온/오프될 수 있다. 구체적으로, 입력 스위치(SWin)는 샘플링 구간(Samp)에 온되고, 컨버젼 구간(Conv)에 오프될 수 있다.
비교기(CP)는 제1 단자(T1)의 전압(Vtop)으로부터 n 비트의 디지털 출력 신호(Dout)를 순차적으로 생성할 수 있다. 일 실시예에서, 비교기(CP)는 클럭 신호(CLK)에 응답하여 인에이블될 수 있다. 구체적으로, 비교기(CP)는 샘플링 구간(Samp)에 오프되고, 컨버젼 구간(Conv)에서 온될 수 있다. 일 실시예에서, 비교기(CP)는 도 6a에 예시된 바와 같이, 싱글 엔디드(single-ended) 방식으로 구현될 수 있다. 일 실시예에서, 비교기(CP)는 도 6b에 예시된 바와 같이, 차동(differential) 방식으로 구현될 수 있다. 이에 대해, 도 6a 및 도 6b를 참조하여 후술하기로 한다.
디지털 로직(DL)은 비교기(CP)로부터 디지털 출력 신호(Dout)를 수신할 수 있고, 디지털 출력 신호(Dout)를 기초로 제1 및 제2 제어 신호들(Control Signals)(CS1, CS2)를 생성할 수 있으며, 생성된 제1 및 제2 제어 신호들(CS1, CS2)을 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 각각 제공할 수 있다. 이때, 제1 및 제2 제어 신호들(CS1, CS2)은 각각 n 비트 신호로 구현될 수 있다. 예를 들어, 디지털 로직(DL)는 D-플립플롭을 포함할 수 있다.
일 실시예에서, 디지털 로직(DL)은 샘플링 구간(Samp)에 이전 데이터(D[t-1])를 기초로 제1 및 제2 제어 신호들(CS1, CS2)를 생성할 수 있다(여기서, t는 시간을 나타냄). 일 실시예에서, 디지털 로직(DL)은 컨버젼 구간(Conv)에 현재 데이터(D[t])를 기초로 제1 및 제2 제어 신호들(CS1, CS2)를 생성할 수 있다. 예를 들어, 컨버젼 구간(Conv)에서, 디지털 로직(DL)은 SAR 클럭 신호(SAR CLK)에 따라 n 비트의 현재 데이터(D[t])를 순차적으로 출력할 수 있다.
스위치 그룹(SWG)은 커패시터들(C11 내지 C14, C21 내지 C24)에 각각 연결되는 스위치들(SW11 내지 SW14, SW21 내지 SW24)을 포함할 수 있다. 스위치들(SW11 내지 SW14, SW21 내지 SW24)의 개수는 커패시터들(C11 내지 C14, C21 내지 C24)의 개수에 대응할 수 있고, 예를 들어, 2n개일 수 있다. 스위치 그룹(SWG)의 스위치들(SW11 내지 SW14, SW21 내지 SW24)은 제1 및 제2 스위치 그룹들(SWG1, SWG2)로 구분될 수 있다. 제1 스위치 그룹(SWG1)은 제1 커패시터 그룹(CG1)에 연결되고, 제2 스위치 그룹(SWG2)은 제2 커패시터 그룹(CG2)에 연결될 수 있다.
스위치들(SW11 내지 SW14)은 제1 제어 신호(CS1)에 응답하여, 양의 기준 전압이 인가되는 양의 기준 전압 단자(Vrefp) 또는 음의 기준 전압이 인가되는 음의 기준 전압 단자(Vrefn)에 연결될 수 있다. 마찬가지로, 스위치들(SW21 내지 SW24)은 제2 제어 신호(CS2)에 응답하여, 양의 기준 전압이 인가되는 양의 기준 전압 단자(Vrefp) 또는 음의 기준 전압이 인가되는 음의 기준 전압 단자(Vrefn)에 연결될 수 있다. 일 실시예에서, 양의 기준 전압 단자(Vrefp)에는 도 1의 기준 전압(REF)이 인가되고, 음의 기준 전압 단자(Vrefn)에는 접지 전압이 인가될 수 있다. 이하에서는, 양의 기준 전압 단자(Vrefp)를 "기준 전압 단자"라고 지칭하고, 음의 기준 전압 단자(Vrefn)를 "접지 전압 단자"라고 지칭하기로 한다.
도 5를 참조하면, 클럭 신호(CLK)는 샘플링 구간(Samp)과 컨버젼 구간(Conv)을 포함할 수 있다. 클럭 신호(CLK)는 아날로그-디지털 변환기(예를 들어, 도 2의 10)에 인가되는 외부 클럭 신호일 수 있다. 일 실시예에서, 샘플링 구간(Samp)에 클럭 신호(CLK)는 하이 레벨을 갖고, 컨버젼 구간(Conv)에 클럭 신호(CLK)는 로우 레벨을 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않으며 그 반대로도 구현될 수 있다. 일 실시예에서, 샘플링 구간(Samp)의 길이와 컨버젼 구간(Conv)의 길이는 서로 다를 수 있다. 예를 들어, 컨버젼 구간(Conv)의 길이는 샘플링 구간(Samp)의 길이보다 길 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 샘플링 구간(Samp)의 길이와 컨버젼 구간(Conv)의 길이는 서로 동일할 수 있다.
SAR 클럭 신호(SAR CLK)는 클럭 신호(CLK)를 기초로 아날로그-디지털 변환기 내부에서 생성되는 내부 클럭 신호일 수 있다. 예를 들어, SAR 클럭 신호(SAR CLK)는 비교기(CP)에서 생성될 수 있으나, 이에 한정되지 않는다. 일 실시예에서, SAR 클럭 신호(SAR CLK)는 컨버젼 구간(Conv)에서 n개의 사이클들을 포함할 수 있고, 예를 들어, n은 4일 수 있다. 샘플링 구간(Samp)과 컨버젼 구간(Conv)으로 구성된 한 클럭 사이클은 제1 내지 제4 구간들(51 내지 54)로 구분될 수 있다. 구체적으로, 샘플링 구간(Samp)은 제1 구간(51)에 대응하고, 컨버젼 구간(Conv)은 제2 내지 제4 구간들(52 내지 54)에 대응할 수 있다. 이하에서는, 제1 내지 제4 구간들(51 내지 54)에서 델타 변조기(100)의 동작에 대해 상술하기로 한다.
제1 구간(51)에서, 입력 스위치(SWin)는 턴온되고, 스위치 그룹(SWG)의 스위치들(SW11 내지 SW14, SW21 내지 SW24)은 이전 데이터(D[t-1])에 따라 온/오프되며, 이에 따라, 제1 단자(T1)의 전압(Vtop)은 입력 전압(Vin)에 대응하게 된다. 제2 구간(52)에서, 입력 스위치(SWin)는 턴오프되고, 스위치 그룹(SWG)의 스위치들(SW11 내지 SW14, SW21 내지 SW24)은 제1 구간(51)의 상태를 유지하며, 이에 따라, 제1 단자(T1)의 전압(Vtop)은 입력 전압(Vin)와 이전 데이터(D[t-1])에 따른 전압의 차이에 대응하게 된다.
제3 구간(53)에서, SAR 클럭 신호(SAR CLK)의 온 구간에서 현재 데이터(D[t])의 각 비트에 따라 스위치들(SW11 내지 SW14, SW21 내지 SW24)이 순차적으로 온/오프될 수 있고, 스위치들(SW11 내지 SW14, SW21 내지 SW24)에 인가될 수 있는 기준 전압의 전압 레벨은 피드백 게인에 따라 결정될 수 있다. 이에 따라, 제1 단자(T1)의 전압(Vtop)은 현재 데이터(D[t])에 따라 순차적으로 변경된다. 제4 구간(54)에서, 스위치 그룹(SWG)의 스위치들(SW11 내지 SW14, SW21 내지 SW24)의 온/오프 상태는 변경되지 않고, 이에 따라, 제1 단자(T1)의 전압(Vtop)은 입력 전압(Vin)와 이전 데이터(D[t-1])에 따른 전압의 차이와, 현재 데이터([t])에 따른 전압의 합에 대응하게 된다.
델타 변조기는 수동 소자들로 구성되므로, 피드백 게인이 1로 고정된다. 델타 변조기의 피드백 게인을 조절하기 위해서는, 샘플링 구간에 이용되는 제1 기준 전압과 컨버전 구간에 이용되는 제2 기준 전압을 각각 제공하기 위한 적어도 두 개의 기준 전압 발생기들을 구비해야 한다. 그러나, 기준 전압 발생기의 소비 전력 및 구현 면적은 델타 변조기의 소비 전력 및 구현 면적보다 크기 때문에, 복수의 기준 전압 발생기들을 구비할 경우 전체 소비 전력 및 구현 면적이 크게 증가하게 된다.
그러나, 본 실시예에 따르면, 커패시터 그룹(CG)을 제1 및 제2 커패시터 그룹들(CG1, CG2)로 구분하고, 제1 및 제2 커패시터 그룹들(CG1, CG2)의 커패시턴스 비율을 피드백 게인에 따라 결정하며, 피드백 게인에 따라 제1 및 제2 커패시터 그룹들(CG1, CG2)을 선택적으로 제어하여 샘플링 동작 및 컨버젼 동작을 수행할 수 있다. 따라서, 샘플링 구간 및 컨버젼 구간에 동일한 기준 전압을 제공하더라도 피드백 게인을 1보다 크거나 작게 구현할 수 있다. 그러므로, 본 실시예에 따르면, 낮은 소비 전력 및 구현 면적으로 가변 피드백 게인을 갖는 델타 변조기(100)를 구현할 수 있다.
도 6a는 본 개시의 일 실시예에 따른 델타 변조기의 일 예(100a)를 나타낸다.
도 6a를 참조하면, 델타 변조기(100a)는 싱글 엔디드 방식으로 구현될 수 있다. 델타 변조기(100a)는 도 4의 델타 변조기(100)와 실질적으로 유사하게 구현될 수 있는바, 이하에서는, 차이점을 중심으로 설명하기로 한다. 비교기(CP')는 제1 입력 단자에서 제1 단자(T1)의 전압(Vtop)을 수신하고, 제2 입력 단자에서 공통 전압(Vcm)을 수신할 수 있다. 비교기(CP')는 제1 단자(T1)의 전압(Vtop)와 공통 전압(Vcm)을 비교함으로써 디지털 출력 신호(Dout)를 생성할 수 있다. 예를 들어, 공통 전압(Vcm)은 아래의 수학식 1과 같이 표시할 수 있다.
[수학식 1]
Figure pat00001
도 6b는 본 개시의 일 실시예에 따른 델타 변조기의 다른 예를 나타낸다.
도 6b를 참조하면, 델타 변조기(100b)는 차동 방식으로 구현될 수 있다. 델타 변조기(100b)는 도 4의 델타 변조기(100)와 달리, 양의 입력 전압(Vinp) 및 음의 입력 전압(Vinn)을 수신하고, 양의 디지털 출력 신호(Doutp) 및 음의 디지털 출력 신호(Doutn)를 생성할 수 있다. 구체적으로, 델타 변조기(100b)는 한 쌍의 커패시터 그룹들(CG, CG'), 한 쌍의 스위치 그룹들(SWG, SWG'), 한 쌍의 디지털 로직들(DL, DL'), 한 쌍의 입력 스위치들(SWinp, SWinn), 및 비교기(CP")를 포함할 수 있다.
커패시터 그룹(CG)은 제1 및 제2 커패시터 그룹들(CG1, CG2)을 포함하고, 커패시터 그룹(CG')은 제1 및 제2 커패시터 그룹들(CG1', CG2')을 포함하며, 한 쌍의 커패시터 그룹들(CG, CG')은 실질적으로 동일하게 구현될 수 있다. 스위치 그룹(SWG)은 스위치들(SW11 내지 SW14, SW21 내지 SW24)을 포함하고, 스위치 그룹(SWG')은 스위치들(SW11' 내지 SW14', SW21' 내지 SW24')을 포함하며, 한 쌍의 스위치 그룹들(SWG, SWG')은 실질적으로 동일하게 구현될 수 있다.
입력 스위치(SWinn)는 음의 입력 전압(Vinn)을 제1 단자(T1)에 제공할 수 있고, 입력 스위치(SWinp)는 양의 입력 전압(Vinp)을 제2 단자(T2)에 제공할 수 있다. 비교기(CP")는 제1 단자(T1)의 전압(Vtopn)과 제2 단자(T2)의 전압(Vtopp)을 비교함으로써 음의 디지털 출력 신호(Doutn) 및 양의 디지털 출력 신호(Doutp)를 생성할 수 있다. 디지털 로직(DL)은 음의 디지털 출력 신호(Doutn)를 기초로 제1 및 제2 제어 신호들(CS1, CS2)를 생성할 수 있고, 디지털 로직(DL')은 양의 디지털 출력 신호(Doutp)를 기초로 제1 및 제2 제어 신호들(CS1', CS2')를 생성할 수 있다.
도 7a 및 도 7b는 본 개시의 일 실시예에 따라, 도 4의 델타 변조기(100)의 피드백 게인(G)이 1인 경우의 샘플링 동작 및 컨버젼 동작을 각각 나타낸다. 이하에서는 도 4, 도 5, 도 7a 및 도 7b를 함께 참조하여 설명하기로 한다.
도 7a를 참조하면, 피드백 게인(G)이 1이면, 기준 전압 단자(Vrefp)에 인가되는 기준 전압(Vref)의 전압 레벨은 제1 전압 레벨을 가질 수 있고, x는 0과 1 사이의 임의의 실수일 수 있다(0 < x < 1). 이때, 커패시터 그룹(CG)을 제1 및 제2 커패시터 그룹들(CG1, CG2)로 나누지 않은 것과 동일한 결과를 가져올 수 있다.
샘플링 구간(Samp)에, 입력 스위치(SWin)는 클럭 신호(CLK)에 응답하여 턴온되고, 이에 따라, 제1 단자(T1)에 입력 전압(Vin)이 인가될 수 있다. 또한, 샘플링 구간(Samp)에, 디지털 로직(DL)은 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 제1 및 제2 제어 신호들(CS1, CS2)을 각각 제공할 수 있다. 이때, 제1 및 제2 제어 신호들(CS1, CS2)은 n 비트 신호일 수 있고, 서로 동일할 수 있다. 구체적으로, 제1 및 제2 제어 신호들(CS1, CS2)은 n 비트의 이전 데이터(D[t-1])로서 서로 동일할 수 있다. 제1 스위치 그룹(SWG1)의 스위치들(SW11 내지 SW14)은 제1 제어 신호(CS1)에 응답하여, 기준 전압 단자(Vrefp) 또는 접지 전압 단자(Vrefm)에 연결될 수 있다. 마찬가지로, 제2 스위치 그룹(SWG2)의 스위치들(SW21 내지 SW24)은 제2 제어 신호(CS2)에 응답하여, 기준 전압 단자(Vrefp) 또는 접지 전압 단자(Vrefm)에 연결될 수 있다.
샘플링 구간(Samp)에 대응하는 제1 구간(51)에서, 제1 단자(T1)의 전압(Vtop)은 입력 전압(VIN)에 대응하고, 샘플링 구간(Samp)이 종료된 이후의 제2 구간(52)에서, 제1 단자(T1)의 전압(Vtop)은 아래의 수학식 2와 같이 나타낼 수 있다.
[수학식 2]
Vtop = Vin - Dout[t-1]·Vref/2n
여기서, Dout[t-1]은 이전 데이터에 대응하고, Vref는 기준 전압 단자(Vrefp)에 인가되는 기준 전압을 나타내며, n은 비트 넘버를 나타낸다.
도 7b를 참조하면, 컨버젼 구간(Conv)에, 입력 스위치(SWin)는 클럭 신호(CLK)에 응답하여 턴오프되고, 이에 따라, 제1 단자(T1)에 입력 전압(Vin)이 인가되지 않을 수 있다. 또한, 컨버젼 구간(Conv)에, 디지털 로직(DL)은 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 제1 및 제2 제어 신호들(CS1, CS2)을 각각 제공할 수 있다. 이때, 제1 및 제2 제어 신호들(CS1, CS2)은 순차적으로 제공되는 n 비트 신호일 수 있고, 서로 동일할 수 있다. 구체적으로, 제1 및 제2 제어 신호들(CS1, CS2)은 n 비트의 현재 데이터(D[t])로서 서로 동일할 수 있다.
컨버젼 구간(Conv)에 대응하는 제3 구간(53)에, 디지털 로직(DL)은 SAR 클럭 신호(SAR CLK)에 따라 현재 데이터(D[t])의 각 비트를 순차적으로 제1 및 제2 제어 신호들(CS1, CS2)로서 출력할 수 있다. 제1 스위치 그룹(SWG1)의 스위치들(SW11 내지 SW14)은 제1 제어 신호(CS1)에 응답하여, 기준 전압 단자(Vrefp) 또는 접지 전압 단자(Vrefm)에 순차적으로 연결될 수 있다. 마찬가지로, 제2 스위치 그룹(SWG2)의 스위치들(SW21 내지 SW24)은 제2 제어 신호(CS2)에 응답하여, 기준 전압 단자(Vrefp) 또는 접지 전압 단자(Vrefm)에 순차적으로 연결될 수 있다. 제4 구간(54)에서, 제1 단자(T1)의 전압(Vtop)은 아래의 수학식 3과 같이 나타낼 수 있다.
[수학식 3]
Vtop = Vin - Dout[t-1]·Vref/2n + Dout[t]·Vref/2n
여기서, Dout[t]는 현재 데이터에 대응하고, Vref는 기준 전압 단자(Vrefp)에 인가되는 기준 전압을 나타내며, n은 비트 넘버를 나타낸다. Dout[t]는 아래의 수학식 4와 같이 나타낼 수 있다.
[수학식 4]
Figure pat00002
여기서, Data[t][n-1]은 Dout[t]의 MSB에 대응하고, Data[t][0]은 Dout[t]의 LSB에 대응한다.
도 8a 및 도 8b는 본 개시의 일 실시예에 따라, 도 4의 델타 변조기의 피드백 게인이 1보다 작은 경우의 샘플링 동작 및 컨버젼 동작을 각각 나타낸다. 이하에서는 도 4, 도 5, 도 8a 및 도 8b를 함께 참조하여 설명하기로 한다.
도 8a를 참조하면, 피드백 게인(G)이 1보다 작으면, 기준 전압 단자(Vrefp)에 인가되는 기준 전압(Vref)의 전압 레벨은 제1 전압 레벨을 가질 수 있고, x는 피드백 게인(G)과 동일한 값을 가지며, 0과 1 사이의 임의의 실수일 수 있다(즉, x = G, 0 < x < 1).
샘플링 구간(Samp)에, 입력 스위치(SWin)는 클럭 신호(CLK)에 응답하여 턴온되고, 이에 따라, 제1 단자(T1)에 입력 전압(Vin)이 인가될 수 있다. 또한, 샘플링 구간(Samp)에, 디지털 로직(DL)은 제1 스위치 그룹(SWG1)에 제1 제어 신호(CS1)를 제공할 수 있고, 제1 제어 신호(CS1)는 n 비트의 이전 데이터(D[t-1])일 수 있다. 제1 스위치 그룹(SWG1)의 스위치들(SW11 내지 SW14)은 제1 제어 신호(CS1)에 응답하여, 기준 전압 단자(Vrefp) 또는 접지 전압 단자(Vrefm)에 연결될 수 있다. 기준 전압 단자(Vrefp)에는 기준 전압(Vref)이 인가되고, 접지 전압 단자(Vrefm)에는 접지 전압이 인가될 수 있다.
한편, 샘플링 구간(Samp)에, 디지털 로직(DL)은 제2 스위치 그룹(SWG2)에 제2 제어 신호(CS2)를 제공할 수 있고, 제2 제어 신호(CS2)는 n 비트의 리셋 데이터일 수 있다. 예를 들어, 리셋 데이터는 [1, …, 0, 0, 0]일 수 있고, 이때, 스위치(SW21)는 기준 전압 단자(Vrefp)에 연결되고, 스위치들(SW22 내지 SW24)은 접지 전압 단자(Vrefm)에 연결될 수 있다. 이로써, 제2 커패시터 그룹(CG2)은 공통 전압(Vcm)이 인가되는 것으로 볼 수 있다. 그러나, 제2 제어 신호(CS2)는 [1, …, 0, 0, 0]에 한정되지 않으며, 제2 스위치 그룹(SWG)의 스위치들(SW21 내지 SW24)이 이전 데이터(D[t-1])에 관계 없이 고정될 수 있는 임의의 리셋 데이터로 생성될 수 있다.
샘플링 구간(Samp)에 대응하는 제1 구간(51)에서, 제1 단자(T1)의 전압(Vtop)은 입력 전압(Vin)에 대응하고, 샘플링 구간(Samp)이 종료된 이후의 제2 구간(52)에서, 제1 단자(T1)의 전압(Vtop)은 아래의 수학식 5와 같이 나타낼 수 있다.
[수학식 5]
Vtop = Vin - x·Dout[t-1]·Vref/2n
여기서, Dout[t-1]은 이전 데이터에 대응하고, Vref는 기준 전압 단자(Vrefp)에 인가되는 기준 전압을 나타내며, n은 비트 넘버를 나타낸다. 본 실시예에서, 제2 제어 신호(CS2)를 리셋 데이터로 설정함으로써, 수학식 5는 수학식 2와 달리, 입력 전압(Vin)에서 Dout[t-1]·Vref/2n와 x의 곱에 해당하는 전압이 감산된다. 따라서, 피드백 게인이 1인 경우에 비해 감산되는 전압의 양이 줄어들게 된다.
도 8b를 참조하면, 컨버젼 구간(Conv)에, 입력 스위치(SWin)는 클럭 신호(CLK)에 응답하여 턴오프되고, 이에 따라, 제1 단자(T1)에 입력 전압(Vin)이 인가되지 않을 수 있다. 또한, 컨버젼 구간(Conv)에, 디지털 로직(DL)은 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 제1 및 제2 제어 신호들(CS1, CS2)을 각각 제공할 수 있다. 이때, 제1 및 제2 제어 신호들(CS1, CS2)은 순차적으로 제공되는 n 비트 신호일 수 있고, 서로 동일할 수 있다. 구체적으로, 제1 및 제2 제어 신호들(CS1, CS2)은 n 비트의 현재 데이터(D[t])로서 서로 동일할 수 있다.
컨버젼 구간(Conv)에 대응하는 제3 구간(53)에, 디지털 로직(DL)은 SAR 클럭 신호(SAR CLK)에 따라 현재 데이터(D[t])의 각 비트를 순차적으로 제1 및 제2 제어 신호들(CS1, CS2)로서 출력할 수 있다. 제1 스위치 그룹(SWG1)의 스위치들(SW11 내지 SW14)은 제1 제어 신호(CS1)에 응답하여, 기준 전압 단자(Vrefp) 또는 접지 전압 단자(Vrefm)에 순차적으로 연결될 수 있다. 마찬가지로, 제2 스위치 그룹(SWG2)의 스위치들(SW21 내지 SW24)은 제2 제어 신호(CS2)에 응답하여, 기준 전압 단자(Vrefp) 또는 접지 전압 단자(Vrefm)에 순차적으로 연결될 수 있다. 제4 구간(54)에서, 제1 단자(T1)의 전압(Vtop)은 아래의 수학식 6과 같이 나타낼 수 있다.
[수학식 6]
Vtop = Vin - x·Dout[t-1]·Vref/2n+ Dout[t]·Vref/2n
여기서, Dout[t]는 현재 데이터에 대응하고, Vref는 기준 전압 단자(Vrefp)에 인가되는 기준 전압을 나타내며, n은 비트 넘버를 나타낸다. 본 실시예에서, 피드백 게인이 1보다 작더라도 컨버젼 구간에서 제1 및 제2 제어 신호들(CS1, CS2)을 n 비트의 현재 데이터(D[t])로 설정하여 컨버젼 동작을 수행하므로, 1보다 작은 피드백 게인이 컨버젼 동작에는 영향을 미치지 않게 된다.
도 9a 및 도 9b는 본 개시의 일 실시예에 따라, 도 4의 델타 변조기의 피드백 게인이 1보다 큰 경우의 샘플링 동작 및 컨버젼 동작을 각각 나타낸다. 이하에서는 도 4, 도 5, 도 9a 및 도 9b를 함께 참조하여 설명하기로 한다.
도 9a를 참조하면, 피드백 게인(G)이 1보다 크면, 기준 전압 단자(Vrefp)에 인가되는 기준 전압(AVref)의 전압 레벨은 제2 전압 레벨을 가질 수 있고, 제2 전압 레벨은 도 7a 및 도 7b의 제1 전압 레벨의 A배에 대응할 수 있다. 이때, A는 피드백 게인(G)에 대응하는 값을 가질 수 있다(즉, A = G). 또한, x와 피드백 게인(G)의 곱은 1이고, x는 0과 1 사이의 임의의 실수일 수 있다(즉, xG = 1, 0 < x < 1).
샘플링 구간(Samp)에, 입력 스위치(SWin)는 클럭 신호(CLK)에 응답하여 턴온되고, 이에 따라, 제1 단자(T1)에 입력 전압(Vin)이 인가될 수 있다. 또한, 샘플링 구간(Samp)에, 디지털 로직(DL)은 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 제1 및 제2 제어 신호들(CS1, CS2)을 각각 제공할 수 있다. 이때, 제1 및 제2 제어 신호들(CS1, CS2)은 n 비트 신호일 수 있고, 서로 동일할 수 있다. 구체적으로, 제1 및 제2 제어 신호들(CS1, CS2)은 n 비트의 이전 데이터(D[t-1])로서 서로 동일할 수 있다. 제1 스위치 그룹(SWG1)의 스위치들(SW11 내지 SW14)은 제1 제어 신호(CS1)에 응답하여, 기준 전압 단자(Vrefp) 또는 접지 전압 단자(Vrefm)에 연결될 수 있다. 마찬가지로, 제2 스위치 그룹(SWG2)의 스위치들(SW21 내지 SW24)은 제2 제어 신호(CS2)에 응답하여, 기준 전압 단자(Vrefp) 또는 접지 전압 단자(Vrefm)에 연결될 수 있다.
샘플링 구간(Samp)에 대응하는 제1 구간(51)에서, 제1 단자(T1)의 전압(Vtop)은 입력 전압(Vin)에 대응하고, 샘플링 구간(Samp)이 종료된 이후의 제2 구간(52)에서, 제1 단자(T1)의 전압(Vtop)은 아래의 수학식 7과 같이 나타낼 수 있다.
[수학식 7]
Vtop = Vin - A·Dout[t-1]·Vref/2n
여기서, Dout[t-1]은 이전 데이터에 대응하고, A·Vref는 기준 전압 단자(Vrefp)에 인가되는 기준 전압을 나타내며, n은 비트 넘버를 나타낸다. 본 실시예에서, 피드백 게인(G)이 1보다 크므로, 기준 전압 단자(Vrefp)에 인가되는 기준 전압(A·Vref)의 전압 레벨은 도 7a 및 도 8a의 기준 전압(Vref)의 전압 레벨보다 높다. 이에 따라, 수학식 7는 수학식 2와 달리, 입력 전압(Vin)에서 Dout[t-1]·Vref/2n와 A의 곱에 해당하는 전압이 감산된다. 따라서, 피드백 게인이 1인 경우에 비해 감산되는 전압의 양이 증가하게 된다.
도 9b를 참조하면, 컨버젼 구간(Conv)에, 입력 스위치(SWin)는 클럭 신호(CLK)에 응답하여 턴오프되고, 이에 따라, 제1 단자(T1)에 입력 전압(Vin)이 인가되지 않을 수 있다. 또한, 컨버젼 구간(Conv)에서, 디지털 로직(DL)은 제1 스위치 그룹(SWG1)에 제1 제어 신호(CS1)를 제공할 수 있다. 제1 제어 신호(CS1)는 순차적으로 출력되는 n 비트의 현재 데이터(D[t])일 수 있다.
한편, 샘플링 구간(Samp)에, 디지털 로직(DL)은 제2 스위치 그룹(SWG2)에 제2 제어 신호(CS2)를 제공할 수 있고, 제2 제어 신호(CS2)는 n 비트의 리셋 데이터일 수 있다. 예를 들어, 리셋 데이터는 [1, …, 0, 0, 0]일 수 있고, 이때, 스위치(SW21)는 기준 전압 단자(Vrefp)에 연결되고, 스위치들(SW22 내지 SW24)은 접지 전압 단자(Vrefm)에 연결될 수 있다. 이로써, 제2 커패시터 그룹(CG2)은 공통 전압(Vcm)이 인가되는 것으로 볼 수 있다. 그러나, 제2 제어 신호(CS2)는 [1, …, 0, 0, 0]에 한정되지 않으며, 제2 스위치 그룹(SWG)의 스위치들(SW21 내지 SW24)이 이전 데이터(D[t-1])에 관계 없이 고정될 수 있는 임의의 리셋 데이터로 생성될 수 있다.
컨버젼 구간(Conv)에 대응하는 제3 구간(53)에, 디지털 로직(DL)은 SAR 클럭 신호(SAR CLK)에 따라 현재 데이터(D[t])의 각 비트를 순차적으로 제1 제어 신호(CS1)로서 출력할 수 있다. 제1 스위치 그룹(SWG1)의 스위치들(SW11 내지 SW14)은 제1 제어 신호(CS1)에 응답하여, 기준 전압 단자(Vrefp) 또는 접지 전압 단자(Vrefm)에 순차적으로 연결될 수 있다. 제4 구간(54)에서, 제1 단자(T1)의 전압(Vtop)은 아래의 수학식 8과 같이 나타낼 수 있다.
[수학식 8]
Vtop = Vin - A·Dout[t-1]·Vref/2n+ A·x·Dout[t]·Vref/2n
여기서, Dout[t]는 현재 데이터에 대응하고, A·Vref는 기준 전압 단자(Vrefp)에 인가되는 기준 전압을 나타내며, n은 비트 넘버를 나타낸다. 본 실시예에서, 피드백 게인이 1보다 크고, 이에 따라, 높은 기준 전압(A·Vref)이 인가되더라도 컨버젼 구간에서 제1 제어 신호(CS1)를 n 비트의 현재 데이터(D[t])로 설정하고, 제2 제어 신호(CS2)를 n 비트의 리셋 데이터로 설정하여 컨버젼 동작을 수행할 수 있다. 이때, A·x가 1이므로 1보다 큰 피드백 게인이 컨버젼 동작에는 영향을 미치지 않게 된다.
도 10은 본 개시의 일 실시예에 따른 델타 변조 방법을 나타낸다.
도 10을 참조하면, 본 실시예에 따른 델타 변조 방법은 가변 피드백 게인에 따라 샘플링 구간 및 컨버젼 구간에서 제1 및 제2 커패시터 그룹들 중 적어도 하나를 제어하여 샘플링 동작 및 컨버젼 동작을 수행하는 방법을 나타낸다. 도 1 내지 도 9b를 참조하여 상술된 내용은 본 실시예에 적용될 수 있고, 중복된 설명은 생략하기로 한다. 본 실시예에 따른 델타 변조 방법은 예를 들어, 도 4의 델타 변조기(100)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 이하에서는 도 4 및 도 10을 함께 참조하여 설명하기로 한다.
단계 S110에서, 델타 변조기의 피드백 게인(G)을 결정한다. 예를 들어, 클럭 신호의 주파수의 높으면 피드백 게인(G)을 감소시키고, 클럭 신호의 주파수가 낮으면 피드백 게인(G)을 증가시킬 수 있다. 단계 S120에서, 피드백 게인(G)이 1인지 판단한다. 판단 결과, 피드백 게인(G)이 1이면 단계 S130을 수행하고, 그렇지 않으면 단계 S150을 수행한다. 단계 S150에서, 피드백 게인(G)이 1보다 작은지 판단한다. 판단 결과, 피드백 게인(G)이 1보다 작으면 단계 S160을 수행하고, 그렇지 않으면 단계 S180을 수행한다.
단계 S130에서, 샘플링 구간에서, 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 이전 데이터(D[t-1])를 각각 인가한다. 예를 들어, 디지털 로직(DL)은 이전 데이터(D[t-1])에 따라 n 비트의 제1 및 제2 제어 신호들(CS1, CS2)을 각각 생성하고, 생성된 제1 및 제2 제어 신호들(CS1, CS2)을 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 각각 제공할 수 있다. 이때, 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 포함된 스위치들(SW11 내지 SW14, SW21 내지 SW24)은 이전 데이터(D[t-1])에 따라 제1 전압 레벨을 갖는 기준 전압(Vref) 또는 접지 전압을 커패시터들(C11 내지 C14, C21 내지 C24)에 제공할 수 있다.
단계 S140에서, 컨버젼 구간에서, 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 현재 데이터(D[t])를 순차적으로 각각 인가한다. 예를 들어, 디지털 로직(DL)은 현재 데이터(D[t])에 따라 n 비트의 제1 및 제2 제어 신호들(CS1, CS2)을 각각 생성하고, 생성된 제1 및 제2 제어 신호들(CS1, CS2)을 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 각각 순차적으로 제공할 수 있다.
단계 S160에서, 샘플링 구간에서, 제1 스위치 그룹(SWG1)에만 이전 데이터(D[t-1])를 인가한다. 예를 들어, 디지털 로직(DL)은 이전 데이터(D[t-1])에 따라 n 비트의 제1 제어 신호(CS1)를 생성하고, 생성된 제1 제어 신호(CS1)를 제1 스위치 그룹(SWG1)에 제공할 수 있다. 이때, 디지털 로직(DL)은 이전 데이터(D[t-1])와 무관한 리셋 데이터를 제2 스위치 그룹(SWG2)에 제공할 수 있다. 이때, 제1 스위치 그룹(SWG1)에 포함된 스위치들(SW11 내지 SW14)은 이전 데이터(D[t-1])에 따라 제1 전압 레벨을 갖는 기준 전압(Vref) 또는 접지 전압을 커패시터들(C11 내지 C14, C21 내지 C24)에 제공할 수 있다.
단계 S170에서, 컨버젼 구간에서, 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 현재 데이터(D[t])를 순차적으로 각각 인가한다. 예를 들어, 디지털 로직(DL)은 현재 데이터(D[t])에 따라 n 비트의 제1 및 제2 제어 신호들(CS1, CS2)을 각각 생성하고, 생성된 제1 및 제2 제어 신호들(CS1, CS2)을 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 각각 순차적으로 제공할 수 있다.
단계 S180에서, 샘플링 구간에서, 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 이전 데이터(D[t-1])를 각각 인가한다. 예를 들어, 디지털 로직(DL)은 이전 데이터(D[t-1])에 따라 n 비트의 제1 및 제2 제어 신호들(CS1, CS2)을 각각 생성하고, 생성된 제1 및 제2 제어 신호들(CS1, CS2)을 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 각각 제공할 수 있다. 이때, 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 포함된 스위치들(SW11 내지 SW14, SW21 내지 SW24)은 이전 데이터(D[t-1])에 따라 제2 전압 레벨을 갖는 기준 전압(AVref) 또는 접지 전압을 커패시터들(C11 내지 C14, C21 내지 C24)에 제공할 수 있다.
단계 S190에서, 컨버젼 구간에서, 제1 스위치 그룹(SWG1)에만 현재 데이터(D[t])를 순차적으로 인가한다. 예를 들어, 디지털 로직(DL)은 현재 데이터(D[t])에 따라 n 비트의 제1 제어 신호(CS1)를 생성하고, 생성된 제1 제어 신호(CS1)를 제1 스위치 그룹(SWG1)에 순차적으로 제공할 수 있다. 이때, 디지털 로직(DL)은 현재 데이터(D[t])와 무관한 리셋 데이터를 제2 스위치 그룹(SWG2)에 제공할 수 있다.
도 11은 본 개시의 일 실시예에 따른 델타 변조 방법을 나타낸다.
도 11을 참조하면, 본 실시예에 따른 델타 변조 방법은 가변 피드백 게인에 따라 샘플링 구간 및 컨버젼 구간에서 제1 및 제2 커패시터 그룹들 중 적어도 하나를 제어하여 샘플링 동작 및 컨버젼 동작을 수행하는 방법을 나타낸다. 도 1 내지 도 9b를 참조하여 상술된 내용은 본 실시예에 적용될 수 있고, 중복된 설명은 생략하기로 한다. 본 실시예에 따른 델타 변조 방법은 예를 들어, 도 4의 델타 변조기(100)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 이하에서는 도 4 및 도 11을 함께 참조하여 설명하기로 한다.
단계 S210에서, 델타 변조기의 피드백 게인(G)을 결정한다. 단계 S230에서, 피드백 게인(G)에 따라 기준 전압을 결정한다. 결정된 기준 전압은 샘플링 구간 및 컨버젼 구간에 동일하게 적용될 수 있고, 이에 따라, 가변 피드백 게인(G)을 갖는 델타 변조기를 구현하기 위해 복수의 기준 전압 생성기들을 구비하지 않아도 된다. 예를 들어, 피드백 게인(G)이 1보다 작거나 같으면, 기준 전압 단자(Vrefp)에 제1 전압 레벨을 갖는 기준 전압(Vref)을 인가할 수 있고, 피드백 게인(G)이 1보다 크면, 기준 전압 단자(Vrefp)에 제2 전압 레벨을 갖는 기준 전압(AVref)을 인가할 수 있다.
단계 S250에서, 피드백 게인(G)에 따라 제1 및 제2 커패시터 그룹들(CG1, CG1)의 커패시턴스 비율을 결정한다. 제1 커패시터 그룹(CG1)의 제1 커패시턴스와 제2 커패시터 그룹(CG2)의 제2 커패시턴스의 비율은 x:1-x로 결정할 수 있고, x는 피드백 게인(G)에 따라 결정될 수 있으며, 0과 1 사이의 임의의 실수일 수 있다(즉, 0 < x <1). 예를 들어, 피드백 게인(G)이 1보다 작으면 x는 피드백 게인(G)과 동일한 값으로 결정될 수 있으며, 피드백 게인(G)이 1보다 크면 x는 x과 피드백 게인(G)의 곱이 1이 되는 값으로 결정될 수 있다.
단계 S270에서, 피드백 게인(G) 및 기준 전압에 기초하여, 제1 및 제2 커패시터 그룹들(CG1, CG2)을 선택적으로 제어하여 델타 변조를 수행한다. 예를 들어, 피드백 게인(G)이 1이면 제1 전압 레벨을 갖는 기준 전압(Vref)을 기준 전압 단자(Vrefp)에 인가하고, 이전 데이터(D[t-1])를 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 인가함으로써 샘플링 동작을 수행하고, 현재 데이터(D[t])를 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 인가함으로써 컨버젼 동작을 수행할 수 있다. 예를 들어, 피드백 게인(G)이 1보다 작으면 제1 전압 레벨을 갖는 기준 전압(Vref)을 기준 전압 단자(Vrefp)에 인가하고, 이전 데이터(D[t-1])를 제1 스위치 그룹(SWG1)에만 인가함으로써 샘플링 동작을 수행하고, 현재 데이터(D[t])를 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 인가함으로써 컨버젼 동작을 수행할 수 있다. 예를 들어, 피드백 게인(G)이 1보다 크면 제2 전압 레벨을 갖는 기준 전압(AVref)을 기준 전압 단자(Vrefp)에 인가하고, 이전 데이터(D[t-1])를 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 인가함으로써 샘플링 동작을 수행하고 현재 데이터(D[t])를 제1 스위치 그룹(SWG1)에만 인가함으로써 컨버젼 동작을 수행할 수 있다.
도 12는 본 개시의 일 실시예에 따른 아날로그-디지털 변환 방법을 나타낸다.
도 12를 참조하면, 본 실시예에 따른 아날로그-디지털 변환 방법은 가변 피드백 게인을 갖는 델타 변조기를 이용하여 아날로그-디지털 변환 동작을 수행하는 방법을 나타낸다. 도 1 내지 도 11을 참조하여 상술된 내용은 본 실시예에 적용될 수 있고, 중복된 설명은 생략하기로 한다. 본 실시예에 따른 델타 변조 방법은 예를 들어, 도 2의 아날로그-디지털 변환기(10)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 이하에서는 도 2, 도 4 및 도 12를 함께 참조하여 설명하기로 한다.
단계 S310에서, 아날로그 입력 신호(Ain)를 수신한다. 단계 S330에서, 가변 피드백 게인(G)에 따라 기준 전압(REF) 및 제1 및 제2 커패시터 그룹들(CG1, CG2)의 커패시턴스 비율을 결정한다. 피드백 게인(G)이 1보다 작거나 같으면 기준 전압(REF)은 제1 전압 레벨을 갖는 Vref로 결정하고, 피드백 게인(G)이 1보다 크면 기준 전압(REF)은 제2 전압 레벨을 갖는 AVref로 결정할 수 있고, A는 피드백 게인(G)에 대응한다.
단계 S350에서, 결정된 피드백 게인(G) 및 기준 전압(REF)에 기초하여, 제1 및 제2 커패시터 그룹들(CG1, CG2)을 선택적으로 제어하여 아날로그 입력 신호(Ain)에 대해 델타 변조를 수행한다. 예를 들어, 피드백 게인(G)이 1이면 제1 전압 레벨을 갖는 기준 전압(Vref)을 기준 전압 단자(Vrefp)에 인가하고, 이전 데이터(D[t-1])를 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 인가함으로써 샘플링 동작을 수행하고, 현재 데이터(D[t])를 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 인가함으로써 컨버젼 동작을 수행할 수 있다. 예를 들어, 피드백 게인(G)이 1보다 작으면 제1 전압 레벨을 갖는 기준 전압(Vref)을 기준 전압 단자(Vrefp)에 인가하고, 이전 데이터(D[t-1])를 제1 스위치 그룹(SWG1)에만 인가함으로써 샘플링 동작을 수행하고, 현재 데이터(D[t])를 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 인가함으로써 컨버젼 동작을 수행할 수 있다. 예를 들어, 피드백 게인(G)이 1보다 크면 제2 전압 레벨을 갖는 기준 전압(AVref)을 기준 전압 단자(Vrefp)에 인가하고, 이전 데이터(D[t-1])를 제1 및 제2 스위치 그룹들(SWG1, SWG2)에 인가함으로써 샘플링 동작을 수행하고 현재 데이터(D[t])를 제1 스위치 그룹(SWG1)에만 인가함으로써 컨버젼 동작을 수행할 수 있다.
도 13a 및 도 13b는 본 개시의 일 실시예에 따른 통신 장치(1000a, 1000b)를 나타내는 블록도들이다.
도 13a를 참조하면, 통신 장치(1000a)는 안테나(1100a), RFIC(1200a), 아날로그-디지털 변환기(1300a) 및 모뎀(1400a)을 포함할 수 있다. 본 개시에 따른 RFIC(1200a)는 안테나(1100a)를 통해 무선 신호를 수신하여, 무선 신호의 주파수를 기저대역으로 낮춘 후에 아날로그 형태의 데이터 신호(DATA signal_a)를 아날로그-디지털 변환기(1300a)에 제공할 수 있다. 아날로그-디지털 변환기(1300a)는 아날로그 형태의 데이터 신호(DATA signal_a)를 디지털 형태의 데이터 신호로 변환하고, 모뎀(1400a)은 디지털 형태의 데이터 신호를 AP(application Processor)가 처리할 수 있는 데이터 신호로 변환할 수 있다. 일 실시예에 따라, 아날로그-디지털 변환기(1300a) 및 모뎀(1400a)은 단일 칩으로 구현될 수 있다. 아날로그-디지털 변환기(1300a) 및 모뎀(1400a)을 포함하는 단일 칩은 RFIC(1200a)와 복수의 아날로그 신호라인을 통하여 연결될 수 있다. 따라서, 본 개시의 실시예는 모뎀 칩일 수 있다.
도 13b를 참조하면, 도 13a와 달리, RFIC(1200b) 및 아날로그-디지털 변환기(1300b)는 단일 칩으로 구현될 수 있다. RFIC(1200b) 및 아날로그-디지털 변환기(1300b)를 포함하는 단일 칩은 모뎀(1400b)에 디지털 형태의 입력 신호(DATA signal_b)를 송신할 수 있다. 모뎀(1400b)은 디지털 형태의 입력 신호(DATA signal_b)를 AP 가 처리할 수 있는 데이터 신호로 변환할 수 있다. RFIC(1200b) 및 아날로그-디지털 변환기(1300b)를 포함하는 단일 칩은 모뎀(1400b)와 복수의 디지털 신호라인을 통하여 연결될 수 있다. 따라서, 본 개시의 실시예는 RF 칩일 수 있다.
도 13b의 RFIC(1200b) 및 아날로그-디지털 변환기(1300b)가 단일 칩으로 구현되는 때에, 모뎀(1400b)에 디지털 형태의 입력 신호(DATA signal_b)를 송신하기 위한 신호라인 개수는 도 13a에 도시된 아날로그 형태의 입력 신호(DATA signal_a)를 송신하기 위한 신호라인 개수보다 적어지는 특징이 있다. 다만, 본 개시는 이에 국한되지 않으며, RFIC(1200b), 아날로그-디지털 변환기(1300b) 및 모뎀(1400b)는 단일 칩으로 구현될 수 있으며, 더 나아가, RFIC(1200b), 아날로그-디지털 변환기(1300b), 모뎀(1400b) 및 AP가 단일 칩으로 구현될 수 있다.
도 14는 본 개시의 일 실시예에 따른 IoT 기기(2000)를 나타내는 블록도이다.
도 14를 참조하면, 본 개시의 실시예들에 따른 아날로그-디지털 변환기는 IoT 기기(2000)에 포함될 수 있다. IoT는 유/무선 통신을 이용하는 사물 상호 간의 네트워크를 의미할 수 있다. IoT 기기는 접근 가능한 유선 또는 무선 인터페이스를 가지며, 유선 또는 무선 인터페이스를 통하여 적어도 하나 이상의 다른 기기와 통신하여, 데이터를 송신 또는 수신하는 기기들을 포함할 수 있다. 상기 접근 가능한 인터페이스는 유선 근거리통신망(Local Area Network; LAN), Wi-fi와 같은 무선 근거리 통신망(Wireless Local Area Network; WLAN), 블루투스와 같은 무선 개인 통신망(Wireless Personal Area Network; WPAN), 무선 USB(Wireless Universal Serial Bus), Zigbee, NFC, RFID (Radio-frequency identification), PLC(Power Line communication), 또는 3G, 4G, LTE 등 이동 통신망(mobile cellular network)에 접속 가능한 모뎀 통신 인터페이스 등을 포함할 수 있다. 상기 블루투스 인터페이스는 BLE(Bluetooth Low Energy)를 지원할 수 있다.
구체적으로, IoT 기기(2000)는 외부와 통신하기 위한 통신 인터페이스(2200)를 포함할 수 있다. 통신 인터페이스(2200)는 예를 들어, 유선 근거리통신망(LAN), 블루투스, Wi-fi, Zigbee와 같은 무선 근거리 통신인터페이스, PLC 또는 3G, LTE 등 이동 통신망에 접속 가능한 모뎀 통신 인터페이스일 수 있다. 통신 인터페이스(2200)는 송신부(Transceiver) 및/또는 수신부(Receiver)를 포함할 수 있다. IoT 기기(2000)는 상기 송신부 및/또는 수신부를 통하여, 엑세스포인트 또는 게이트웨이로부터 정보를 송신 및/또는 수신할 수 있다. 또한, IoT 기기(2000)는 사용자 기기 또는 다른 IoT 기기와 통신하여 IoT 기기(2000)의 제어 정보 또는 데이터를 송신 및/또는 수신 할 수 있다.
본 실시예에서, 통신 인터페이스(2200)에 포함된 수신부는 아날로그-디지털 변환기를 포함할 수 있고, 아날로그-디지털 변환기는 도 1 내지 도 13b를 참조하여 상술된 내용에 따라 구현될 수 있다. 구체적으로, 통신 인터페이스(2200)에 포함된 수신부는 아날로그-디지털 변환기를 포함할 수 있으며, 아날로그-디지털 변환기는 가변 피드백 게인을 갖는 델타 변조기를 포함할 수 있다. 가변 피드백 게인에 따라 델타 변조기에 인가되는 기준 전압 레벨이 결정될 수 있고, 델타 변조기에 포함된 제1 및 제2 커패시터 그룹들의 커패시턴스 비율이 결정될 수 있다.
IoT 기기(2000)는 연산을 수행하는 프로세서(processor) 또는 AP(2100)를 더 포함할 수 있다. IoT 기기(2000)는 내부 전력 공급을 위하여 배터리를 내장하거나 외부에서 전력을 공급받는 전원 공급부를 더 포함할 수 있다. 또한, IoT 기기(2000)는 내부 상태 또는 데이터를 표시하기 위한 디스플레이(2400)를 포함할 수 있다. 사용자는 IoT 기기(2000)의 디스플레이(2400)의 UI(User Interface)를 통하여 IoT 기기(2000)를 제어할 수 있다. IoT 기기(2000)는 상기 송신부를 통하여 내부 상태 및/또는 데이터를 외부로 전송하며 상기 수신부를 통하여 외부로부터 제어 명령 및/또는 데이터를 수신할 수 있다.
메모리(2300)는 IoT 기기(2000)를 제어하는 제어 명령어 코드, 제어 데이터 또는 사용자 데이터를 저장할 수 있다. 메모리(2300)는 휘발성 메모리 또는 불휘발성 메모리 중 적어도 하나를 포함할 수 있다. 불휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등과 같은 다양한 메모리들 중 적어도 하나를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic RAM), SRAM(Static RAM), SDRAM(Synchronous DRAM) 등과 같은 다양한 메모리들 중 적어도 하나를 포함할 수 있다.
IoT 기기(2000)는 저장 장치를 더 포함할 수 있다. 저장 장치는 하드디스크(HDD), 솔리드 스테이트 디스크(SSD, Solid State Disk), eMMC(embedded Multi Media Card), UFS(Universal Flash Storage)와 같은 불휘발성 매체일 수 있다. 저장 장치는 입출력부(2500)를 통해 제공된 사용자의 정보 및 센서(2600)를 통해 수집된 센싱 정보들을 저장할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 아날로그-디지털 변환기
100, 100a, 100b: 델타 변조기

Claims (20)

  1. 델타 변조기(delta modulator)로서,
    제1 단자에 공통 연결된 커패시터들을 포함하고, 상기 델타 변조기가 가변 피드백 게인을 갖도록 상기 커패시터들은 제1 및 제2 커패시터 그룹들로 구분되는, 커패시터 그룹;
    상기 제1 단자의 전압으로부터 n 비트(n은 양의 정수)의 디지털 출력 신호를 순차적으로 생성하는 비교기; 및
    상기 커패시터들과 각각 연결되는 스위치들을 포함하고, 상기 스위치들은 상기 제1 및 제2 커패시터 그룹들에 각각 연결되는 제1 및 제2 스위치 그룹들로 구분되고, 상기 제1 및 제2 스위치 그룹들은 상기 디지털 출력 신호 및 상기 가변 피드백 게인에 따라 결정되는 제1 및 제2 제어 신호들에 따라 각각 구동되는, 스위치 그룹을 포함하는 델타 변조기.
  2. 제1항에 있어서,
    상기 스위치들은 상기 제1 및 제2 제어 신호들에 따라 상기 커패시터들을 기준 전압 단자 또는 접지 전압 단자에 연결시키고,
    상기 기준 전압 단자에 인가되는 기준 전압의 전압 레벨은 샘플링 구간(sampling phase) 및 컨버젼 구간(conversion phase)에서 동일한 것을 특징으로 하는 델타 변조기.
  3. 제2항에 있어서,
    상기 가변 피드백 게인이 1보다 작거나 같은 경우 상기 기준 전압은 제1 전압 레벨을 갖고,
    상기 가변 피드백 게인이 1보다 큰 경우 상기 기준 전압은 상기 제1 전압 레벨과 상기 가변 피드백 게인의 곱에 대응하는 제2 전압 레벨을 갖는 것을 특징으로 하는 델타 변조기.
  4. 제1항에 있어서,
    상기 제1 커패시터 그룹의 제1 커패시턴스와 상기 제2 커패시터 그룹의 제2 커패시턴스 사이의 비율은 x: 1-x이고, x는 상기 가변 피드백 게인에 따라 결정되는 것을 특징으로 하는 델타 변조기.
  5. 제4항에 있어서,
    상기 가변 피드백 게인이 1보다 큰 경우 상기 가변 피드백 게인과 x의 곱은 1에 대응하고,
    상기 가변 피드백 게인이 1보다 작은 경우 x는 상기 가변 피드백 게인에 대응하는 것을 특징으로 하는 델타 변조기.
  6. 제1항에 있어서,
    상기 가변 피드백 게인이 1보다 큰 경우,
    샘플링 구간에서, 상기 제1 및 제2 제어 신호들은 n 비트의 이전 데이터로서 서로 동일하고,
    컨버젼 구간에서, 상기 제1 제어 신호는 순차적으로 출력되는 n 비트의 현재 데이터이고, 상기 제2 제어 신호는 상기 현재 데이터와 무관한 리셋 데이터인 것을 특징으로 하는 델타 변조기.
  7. 제1항에 있어서,
    상기 가변 피드백 게인이 1보다 작은 경우,
    샘플링 구간에서, 상기 제1 제어 신호는 n 비트의 이전 데이터이고, 상기 제2 제어 신호는 상기 이전 데이터와 무관한 리셋 데이터이며,
    컨버젼 구간에서, 상기 제1 및 제2 제어 신호들은 순차적으로 출력되는 n 비트의 현재 데이터로서 서로 동일한 것을 특징으로 하는 델타 변조기.
  8. 제1항에 있어서,
    상기 가변 피드백 게인이 1인 경우,
    샘플링 구간에서, 상기 제1 및 제2 제어 신호들는 n 비트의 이전 데이터로서 서로 동일하고,
    컨버젼 구간에서, 상기 제1 및 제2 제어 신호들은 순차적으로 출력되는 n 비트의 현재 데이터로서 서로 동일한 것을 특징으로 하는 델타 변조기.
  9. 제1항에 있어서,
    아날로그 입력 전압이 수신되는 입력 단자와 상기 제1 단자 사이의 입력 스위치를 더 포함하고,
    상기 입력 스위치는 샘플링 구간에서 턴온되고, 컨버젼 구간에서 턴오프되는 것을 특징으로 하는 델타 변조기.
  10. 제1항에 있어서,
    상기 비교기로부터 상기 디지털 출력 신호를 순차적으로 수신하고, 상기 제1 및 제2 제어 신호들을 생성하며, 생성된 상기 제1 및 제2 제어 신호들을 상기 제1 및 제2 스위치 그룹들에 각각 제공하는 디지털 로직을 더 포함하는 것을 특징으로 하는 델타 변조기.
  11. 아날로그 입력 신호를 디지털 출력 신호로 변환하는 아날로그-디지털 변환기로서,
    샘플링 구간에 상기 아날로그 입력 신호를 수신하고, 컨버젼 구간에 상기 디지털 출력 신호를 출력하며, 가변 피드백 게인을 갖는 델타 변조기를 포함하고, 상기 델타 변조기는,
    제1 단자에 공통 연결된 커패시터들을 포함하고, 상기 커패시터들은 상기 델타 변조기가 상기 가변 피드백 게인을 갖도록 제1 및 제2 커패시터 그룹들로 구분되는, 커패시터 그룹;
    상기 제1 단자의 전압으로부터 n 비트(n은 양의 정수)의 상기 디지털 출력 신호를 순차적으로 생성하는 비교기; 및
    상기 커패시터들과 각각 연결되는 스위치들을 포함하고, 상기 스위치들은 상기 제1 및 제2 커패시터 그룹들에 각각 연결되는 제1 및 제2 스위치 그룹들로 구분되며, 상기 제1 및 제2 스위치 그룹들은 상기 디지털 출력 신호 및 상기 가변 피드백 게인에 따라 결정되는 제1 및 제2 제어 신호들에 따라 각각 구동되는, 스위치 그룹을 포함하는 아날로그-디지털 변환기.
  12. 제11항에 있어서,
    상기 델타 변조기는, 상기 아날로그 입력 신호를 수신하고, 상기 샘플링 구간에서 상기 아날로그 입력 신호를 제1 단자에 제공하는 입력 스위치를 더 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  13. 제11항에 있어서,
    상기 델타 변조기는, 상기 비교기로부터 상기 디지털 출력 신호를 순차적으로 수신하고, 상기 제1 및 제2 제어 신호들을 생성하며, 생성된 상기 제1 및 제2 제어 신호들을 상기 제1 및 제2 스위치 그룹들에 각각 제공하는 디지털 로직을 더 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  14. 제11항에 있어서,
    상기 스위치들은 상기 제1 및 제2 제어 신호들에 따라 상기 커패시터들을 기준 전압 단자 또는 접지 전압 단자에 연결시키고,
    상기 기준 전압 단자에 인가되는 기준 전압의 전압 레벨은 상기 샘플링 구간 및 상기 컨버젼 구간에서 동일한 것을 특징으로 하는 아날로그-디지털 변환기.
  15. 제14항에 있어서,
    상기 가변 피드백 게인이 1보다 작거나 같은 경우 상기 기준 전압은 제1 전압 레벨을 갖고,
    상기 가변 피드백 게인이 1보다 큰 경우 상기 기준 전압은 상기 제1 전압 레벨과 상기 가변 피드백 게인의 곱에 대응하는 제2 전압 레벨을 갖는 것을 특징으로 하는 아날로그-디지털 변환기.
  16. 제11항에 있어서,
    상기 제1 커패시터 그룹의 제1 커패시턴스와 상기 제2 커패시터 그룹의 제2 커패시턴스 사이의 비율은 x: 1-x이고, x는 상기 가변 피드백 게인에 따라 결정되는 것을 특징으로 하는 아날로그-디지털 변환기.
  17. 제16항에 있어서,
    상기 가변 피드백 게인이 1보다 큰 경우 상기 가변 피드백 게인과 x의 곱은 1에 대응하고,
    상기 가변 피드백 게인이 1보다 작은 경우 x는 상기 가변 피드백 게인에 대응하는 것을 특징으로 하는 아날로그-디지털 변환기.
  18. 기준 전압을 기초로 아날로그 입력 신호를 디지털 출력 신호로 변환하고, 가변 피드백 이득을 갖는 델타 변조기를 포함하는 아날로그-디지털 변환기; 및
    상기 기준 전압을 상기 아날로그-디지털 변환기에 제공하고, 상기 기준 전압의 전압 레벨은 상기 가변 피드백 이득을 기초로 결정되며, 상기 기준 전압의 상기 전압 레벨은 샘플링 구간 및 컨버젼 구간에서 동일한, 기준 전압 생성기를 포함하는 통신 장치.
  19. 제18항에 있어서,
    상기 델타 변조기는,
    제1 단자에 공통 연결된 커패시터들을 포함하고, 상기 커패시터들은 상기 델타 변조기가 상기 가변 피드백 게인을 갖도록 제1 및 제2 커패시터 그룹들로 구분되는, 커패시터 그룹;
    상기 제1 단자의 전압으로부터 n 비트(n은 양의 정수)의 상기 디지털 출력 신호를 순차적으로 생성하는 비교기; 및
    상기 커패시터들과 각각 연결되는 스위치들을 포함하고, 상기 스위치들은 상기 제1 및 제2 커패시터 그룹들에 각각 연결되는 제1 및 제2 스위치 그룹들로 구분되며, 상기 제1 및 제2 스위치 그룹들은 상기 디지털 출력 신호 및 상기 가변 피드백 게인에 따라 결정되는 제1 및 제2 제어 신호들에 따라 각각 구동되는, 스위치 그룹을 포함하는 통신 장치.
  20. 제19항에 있어서,
    상기 델타 변조기는, 상기 아날로그 입력 신호를 수신하고, 상기 샘플링 구간에서 상기 아날로그 입력 신호를 제1 단자에 제공하는 입력 스위치를 더 포함하는 것을 특징으로 하는 통신 장치.
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