JP4270342B2 - ビット変換回路またはシフト回路を内蔵した半導体集積回路およびａ／ｄ変換回路を内蔵した半導体集積回路並びに通信用半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数の信号線により並列に伝送される信号を他の信号線へシフトするビットシフト回路およびアナログ信号をディジタル信号に変換するためのアナログ−ディジタル（Ａ／Ｄ）変換回路さらには半導体集積回路で実現するのに好適なΣΔ（シグマ・デルタ）型Ａ／Ｄ変換回路およびそれを内蔵した通信用半導体集積回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
現在、携帯電話器のような無線通信システムは、一般に、送信信号の変調機能および受信信号の復調機能を有する半導体集積回路（ＲＦ−ＩＣ）や送信データを基本波に対し同相成分のＩ信号および直交成分のＱ信号に変換したり受信信号から復調されたＩ，Ｑ信号を処理してデータを復元したりするベースバンド回路などの半導体集積回路と、送信信号を電力増幅してアンテナより出力させるパワーアンプやインピーダンス整合回路、フィルタなどからなるパワーモジュールなどにより構成されている。従来、上記ＲＦ−ＩＣとベースバンドＬＳＩとの間で伝達されるＩ，Ｑ信号はアナログ信号であることが多かった。
【０００３】
本発明者等は、上記ＲＦ−ＩＣとベースバンドＬＳＩとの間で、Ｉ，Ｑ信号をディジタル信号で伝達することを検討した。Ｉ，Ｑ信号をディジタル化することにより、Ｓ／Ｎを向上させることができるとともに、ＲＦ−ＩＣの受信系回路においては復調回路の後段に設けられる高利得増幅回路やフィルタを簡略化してチップサイズの低減が可能になるためである。
【０００４】
従来より、Ａ／Ｄ変換器には、逐次比較型やオーバーサンプル型など種々の形式のものが開発されている。一般に、Ａ／Ｄ変換器でアナログ入力信号をディジタル信号に変換する場合、サンプリング周波数を高くすれば、信号周波数近傍のＳ／Ｎ（Signal to Noise Ratio）特性を向上させることができる。オーバーサンプル型Ａ／Ｄ変換器は、オーバーサンプル比（信号帯域の周波数に対するナイキスト（サンプリング周波数の１／２）周波数の比を高くすることによりＳ／Ｎ特性を向上させた方式である。
【０００５】
オーバーサンプル型Ａ／Ｄ変換器は、△（デルタ）変調方式、Σ△変調方式、それらの混合方式に大別できる。このうち、Σ△変調方式は、出力信号と入力信号との差を積分器で積分し、この積分器の出力が最小となるようにフィードバック制御するものである。このΣ△変調方式においては、アナログ積分の次数すなわち積分器の数を増やすことにより、Ｓ／Ｎ特性をさらに改善することができる。つまり、アナログ積分の次数を１次増やす毎に、ほぼオーバーサンプリング比の２乗に逆比例したノイズシェイピング特性（雑音整形）が期待できる。
【０００６】
本発明者等は、上記ＲＦ−ＩＣに内蔵されて、復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器としては、変調精度および変換速度の点からオーバーサンプリング型Ａ／Ｄ変換器、その中でも特にΣ△変調方式のＡ／Ｄ変換器（以下、ΣΔ型Ａ／Ｄ変換器と称する）が適していると考えた。なお、ΣΔ型Ａ／Ｄ変換器に関する発明としては例えば特許文献１に記載の発明が、またＲＦ−ＩＣに内蔵されて復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換してベースバンド回路へ伝達するようにした発明としては例えば特許文献２に記載の発明がある。
【０００７】
【特許文献１】
特開２００１−２７４６８５号公報
【特許文献２】
特開２００２−３６８６２１号公報
【０００８】
【発明が解決しようとする課題】
本発明者等が検討したところによると、ＲＦ−ＩＣに内蔵されて復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換するΣΔ型Ａ／Ｄ変換器としては、１０数ビットの有効分解能と数百ｋＨｚの信号帯域が必要である。ΣΔ型Ａ／Ｄ変換器において、分解能を高めるには、量子化回路のビット数、積分の次数、オーバーサンプル比（ナイキスト周波数と信号帯域との比）を大きくすれば良い。ところが、ＲＦ−ＩＣでは、内部クロックの周波数が数１０ＭＨｚとあまり高くないため、オーバーサンプル比を大きくすることはできない。また、積分の次数を高くすると、系の安定性が低下するとともに消費電力が多くなるという不具合がある。
【０００９】
そこで、量子化回路のビット数を多くすることが考えられる。ところが、量子化回路のビット数を多くすると、帰還経路上に設けられるローカルＤ／Ａ変換回路のビット数も多くしなければならない。ローカルＤ／Ａ変換回路のビット数が多くなると、ローカルＤ／Ａ変換回路を構成する電流源や容量素子などの単位要素の製造ばらつきにより変換誤差が生じ、それが入力にそのまま帰還されてＡ／Ｄ変換精度や有効分解能を低下させてしまうという問題がある。
【００１０】
このローカルＤ／Ａ変換回路を構成する電流源や容量素子などの単位要素の製造ばらつきによる変換誤差を補正する技術として、バレルシフタを用いて量子化回路の出力信号をビットシフトさせることで単位要素の不整合をナイキスト周波数内にノイズとして拡散させ、ノイズシェーピング効果により信号帯域内のノイズを低減させるＤＥＭ（ダイナミック・エレメント・マッチング）と呼ばれる技術が知られている（例えば前記特許文献１参照）。
【００１１】
しかしながら、上記先願発明におけるＤＥＭ回路は、論理ゲートで構成されているため、ゲート遅延が生じる。変換速度がそれほど要求されないシステムでは、かかるゲート遅延はそれほど問題にならないが、本発明者等が検討したＲＦ−ＩＣにおけるＩ，Ｑ信号の変換用のＡ／Ｄ変換器ではＤＥＭ回路で生じる僅かな遅延によってもＡ／Ｄ変換精度が低下するおそれがあることが分かった。
【００１２】
本発明の目的は、帰還経路での遅延を低減しＡ／Ｄ変換精度を高めることが可能なΣΔ型Ａ／Ｄ変換器を内蔵した半導体集積回路を提供することにある。
本発明の他の目的は、信号の遅延量の少ないビット変換回路およびそれを用いたＡ／Ｄ変換精度の高いΣΔ型Ａ／Ｄ変換器を内蔵した半導体集積回路を提供することにある。
本発明の他の目的は、受信系回路で復調されたＩ，Ｑ信号を精度良くディジタル信号に変換して出力することができる通信用半導体集積回路を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の第１の発明は、２個以上の積分器を有し各積分器に対応してそれぞれ量子化回路の出力をＤ／Ａ変換するＤ／Ａ変換器が設けられた２次以上のＮ次ΣΔ型Ａ／Ｄ変換器（Ｎは２以上の自然数）を内蔵した半導体集積回路において、第ｎの積分器（１≦ｎ≦Ｎ−１）と第ｎ＋１の積分器の動作をクロック信号の半周期分ずらして、第ｎの積分器が積分動作をしているときに第ｎ＋１の積分器では入力信号のサンプリングをさせるようにしたものである。
【００１４】
上記した手段によれば、Ｄ／Ａ変換器での遅れがあっても第ｎの積分器より前段の積分器に対応したＤ／Ａ変換器の出力が整定すればよいタイミングが半周期後へ延ばされるため、Ｄ／Ａ変換器の動作遅れによって精度の低い信号が第ｎ積分器より前段の積分器に入力されなくなり、これによりＡ／Ｄ変換精度を高めることができる。
【００１５】
また、本願の第２の発明は、ビット変換回路を入力線と出力線との間に接続された複数のスイッチ素子とこれらのスイッチ素子をオン、オフ制御する制御回路とで構成するようにしたものである。かかる手段によれば、信号遅延の少ないビット変換回路を実現できるとともに、このビット変換回路をΣΔ型Ａ／Ｄ変換器の帰還経路上に設けられるＤＥＭ回路として用いることにより信号の遅延を減らして第１の積分器に対応したＤ／Ａ変換器の出力精度を高め、Ａ／Ｄ変換精度を高めることができる。
【００１６】
さらに、上記のように構成されたΣΔ型Ａ／Ｄ変換器を、無線通信システムの受信系回路において復調されたＩ，Ｑ信号をディジタル信号に変換する手段として用いることにより、ＡＤ変換精度を高め、復調回路の後段に設けられる高利得増幅回路やフィルタを簡略化してチップサイズを低減させることができる。
【００１７】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
図１には、本発明にかかるΣ△変調方式のＡ／Ｄ変換回路の第１の実施例が示されている。
図１に示されているＡ／Ｄ変換回路は、２次のΣ△変調方式とされ、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコンチップのような一つの半導体基板に形成される。
【００１８】
図１の実施例のΣ△型Ａ／Ｄ変換回路は、アナログ入力信号Ｖｉｎと帰還信号Ｖｆ１との差分をとる第１加算回路１１と、該第１加算回路１１の出力の積分を行なう第１積分回路１２と、該第１積分回路１２の出力Ａ１と帰還信号Ｖｆ２との差分をとる第２加算回路１３と、該第２加算回路１３の出力の積分を行なう第２積分回路１４と、該第２積分回路１４の出力を量子化（ディジタル信号化）する量子化回路１５と、該量子化回路１５の出力をエンコードするエンコーダ１６と、量子化回路１５の出力をそれぞれＤ／Ａ変換して第１加算回路１１と第２加算回路１２へ供給する第１のローカルＤ／Ａ変換回路（ＤＡＣ１）１７と第２のローカルＤ／Ａ変換回路（ＤＡＣ２）１８とにより構成されている。
【００１９】
量子化回路１５は第２積分回路１４の出力電圧を２のＮ乗個（Ｎは２以上の整数）の参照電圧と比較する電圧比較回路５１と、該電圧比較回路５１から得られる２のＮ乗個の信号をラッチするラッチ回路５２とにより構成されている。そして、上記ラッチ回路５２にラッチされた電圧比較回路５１の出力信号が、エンコーダ１６によりＮビットの信号にエンコードされてこの実施例のΣ△型Ａ／Ｄ変換回路の出力信号として後段回路に伝達される。
【００２０】
これとともに、上記ラッチ回路５２にラッチされた電圧比較回路５１の出力信号はローカルＤ／Ａ変換回路１７，１８へも伝達され、ローカルＤ／Ａ変換回路１７，１８でアナログ信号に変換された信号が、上記帰還信号Ｖｆ１，Ｖｆ２として上記第１加算回路１１と第２加算回路１２に供給されるようにされている。なお、ある値ａからｂを減算する減算回路は、ａに−ｂを加算する加算回路とみることができるので、この明細書では減算回路を加算回路と記すこととした。
【００２１】
上記積分回路１２，１４は、例えば図２に示されているように、入力端子ＩＮに接続された切替えスイッチＳＷ１と、該スイッチＳＷ１と接地点との間に接続されたサンプリング容量Ｃｉと、差動増幅回路ＡＭＰ１と、該差動増幅回路ＡＭＰ１の出力端子と反転入力端子との間に接続された帰還容量Ｃｆとからなり、まず図２（Ａ）のようにスイッチＳＷ１を入力端子ＩＮ側に接続してサンプリング容量Ｃｉに入力信号を取り込んでから、図２（Ｂ）のようにスイッチＳＷ１を差動増幅回路ＡＭＰ１側に切り替えて積分を行なうように制御される。
【００２２】
次に、本実施例のΣ△型Ａ／Ｄ変換回路の動作タイミングを、図３を用いて説明する。
図３に示されているように、本実施例のΣ△型Ａ／Ｄ変換回路においては、クロックφの各周期の前半Ｔ１，Ｔ３，……で第１積分器１２により入力データ信号のサンプルホールドを行ない、クロックφの各周期の後半Ｔ２，Ｔ４，……で第１積分器１２がサンプルホールドした信号の積分を行なう。また、第２積分器１４は、クロックφの各周期の後半Ｔ２，Ｔ４，……すなわち第１積分器１２よりも半周期遅いタイミングで入力データ信号のサンプルホールドを行ない、クロックφの各周期の前半Ｔ３，Ｔ５，……でサンプルホールドした信号の積分を行なう。そして、量子化回路１５が第１積分器１２のサンプリング動作よりも１周期遅いクロックφの各周期の前半Ｔ３，Ｔ５，……で比較動作を行ない、クロックφの各周期の後半Ｔ４，Ｔ６，……で比較結果のホールドを行なうようにされている。
【００２３】
従来のΣ△型Ａ／Ｄ変換回路においては、一般に、第２積分器１４は、第１積分器１２のサンプルホールドの期間よりも１周期遅いクロックφの前半Ｔ３，Ｔ５，……で入力信号のサンプルホールドを行ない、１周期遅れのクロックφの後半Ｔ４，Ｔ６，……でサンプルホールドした信号の積分を行なう。そして、量子化回路１５では１周期遅れのクロックφの前半Ｔ３，Ｔ５，……で比較結果のホールドを行ない、１周期遅れのクロックφの後半Ｔ４，Ｔ６，……で比較動作を行なうようにされている。つまり、第１積分器１２における第２データの積分と第２積分器１４における第１データの積分と比較器における比較動作が同じタイミングで行なわれていた。
【００２４】
かかる従来のタイミング制御の場合、次段の回路の動作に間に合わせるため、ローカルＤ／Ａ変換回路１７，１８が積分動作を開始する時点すなわち図３のタイミングｔ１までに、出力値が整定されなければならないため、帰還系の遅延ｔｄによりＤ／Ａ変換回路１７，１８での実効処理時間が充分にとれなくなるおそれがあった。ここで、帰還系の遅延によりＤ／Ａ変換回路１７，１８に入力される信号が遅れると、信号のレベルが完全に確定する前に各回路でのＤ／Ａ変換動作が終了してしまうため、その出力は精度の低いものになる。従って、各積分器でのサンプル動作開始時までにはＤ／Ａ変換回路からの帰還信号のレベルが確定している必要がある。
【００２５】
ところが、量子化回路１５を多ビットで構成した場合には、図１の量子化回路１５とＤ／Ａ変換回路１７，１８との間に、Ｄ／Ａ変換回路１７，１８を構成する素子の製造バラツキによる変換精度低下を防止するためＤＥＭ（ダイナミック・エレメント・マッチング）と呼ばれる回路を設けると、その分帰還信号の遅延が大きくなるため、Ｄ／Ａ変換回路１７，１８での実効処理時間が一層短くなってしまう。なお、ＤＥＭについては後に詳しく説明する。
【００２６】
一方、本実施例のΣ△型Ａ／Ｄ変換回路においては、図３に示されているようなタイミングで第１積分器１２における積分と第２積分器１４における積分と比較器における比較動作が行なわれるため、第１積分器１２における積分動作の開始に合わせてＤ／Ａ変換回路１７の出力値が整定しなければならないタイミングがｔ２のように、後へ延ばされる。これにより、帰還系の遅延ｔｄが多少大きくてもＤ／Ａ変換回路１７での実効処理時間が充分とれるようになる。ここで、Ｄ／Ａ変換回路１８の出力値が整定しなければならないタイミングは従来と同じｔ１であり、実効処理時間が充分に取れないように見える。
【００２７】
しかし、第２積分器１４に入力される信号は１次のノイズシェイプを受けるのに対し、第１積分器１２に入力される信号はそのまま出力信号に現われるため、帰還信号に対して要求される雑音レベルは、第２積分器１４よりも第１積分器１２に対するものの方が小さくなくてはならない。つまり、入力に対して許容される雑音レベル条件は第２積分器１４の方が第１積分器１２よりも緩い。そのため、図３のように、Ｄ／Ａ変換回路１７の出力値整定タイミングがｔ１からｔ２へ延ばされて、Ｄ／Ａ変換回路１７の実効処理時間が充分とれるようになると、第１積分器１２に対して入力される信号の雑音レベルを第２積分器１４の入力信号の雑音レベルよりも小さくすることができる。その結果、Ａ／Ｄ変換回路全体としての変換精度を高めることができる。
【００２８】
なお、ＤＥＭ回路を挿入しない帰還系の遅延ｔｄが小さい場合におけるＡ／Ｄ変換回路の出力ディジタル波形は、図４（Ａ）のようになる。これに対し、ＤＥＭ回路を挿入するとこれによって帰還系の遅延ｔｄが大きくなって、Ｄ／Ａ変換回路１８のデータ入力タイミングｔ０が図３のｔ１よりも後になった場合におけるＡ／Ｄ変換回路の出力ディジタル波形は、図４（Ｂ）のようになる。このとき、出力信号には信号帯域に非常に大きな雑音が存在し、出力波形Ｂは図４（Ａ）の波形とはかけ離れたものとなり、もはやＡ／Ｄ変換回路は正常に機能しなくなるので、ＤＥＭ回路の挿入により帰還系の遅延ｔｄが大きくなってＤ／Ａ変換回路１８のデータ入力タイミングｔ０がｔ１よりも後になるのは回避しなければならない。
【００２９】
次に、帰還系の遅延ｔｄを最小限に抑えることができるＤＥＭ回路とそれを用いたΣΔ型のＡ／Ｄ変換回路の実施例を、図５および図６を用いて説明する。この実施例においては、帰還系の遅延ｔｄを小さくできるので、従来のΣΔ型のＡ／Ｄ変換回路と同様なタイミングで動作させても良いが、図３に示されているタイミングで動作させることによってローカルＤ／Ａ変換回路１７における実効処理時間に余裕を持たせてＡＤ変換精度を高めるようにしても良い。
【００３０】
図５に示されているＡ／Ｄ変換回路は、２次のΣ△変調方式とされ、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコンチップのような一つの半導体基板に形成される。
この実施例のΣ△型Ａ／Ｄ変換回路は、アナログ入力信号Ｖｉｎと帰還信号Ｖｆ１との差分をとる第１加算回路１１と、該第１加算回路１１の出力の積分を行なう第１積分回路１２と、該第１積分回路１２の出力Ａ１と帰還信号Ｖｆ２との差分をとる第２加算回路１３と、該第２加算回路１３の出力の積分を行なう第２積分回路１４と、該第２積分回路１４の出力を量子化（ディジタル信号化）する量子化回路１５と、該量子化回路１５の出力をエンコードするエンコーダ１６と、量子化回路１５の出力をそれぞれＤ／Ａ変換して第１加算回路１１と第２加算回路１２へ供給する第１のローカルＤ／Ａ変換回路（ＤＡＣ１）１７と第２のローカルＤ／Ａ変換回路（ＤＡＣ２）１８と、量子化回路１５とローカルＤ／Ａ変換回路１７，１８との間に設けられたＤＥＭ（ダイナミック・エレメント・マッチング）回路１９とにより構成されている。
【００３１】
ＤＥＭ回路１９は、Ｄ／Ａ変換回路１７，１８を構成する素子の製造バラツキによる変換精度低下を防止するための回路であり、量子化回路１５から出力される温度計符号のような信号を所定のアルゴリズムにて変換してＤ／Ａ変換回路１７，１８へ供給する。温度計符号信号とは、量を表わす値が小さい方から０００００１，００００１１，０００１１１……１１１１１１のように、ＬＳＢ（もしくはＭＳＢ）の側から連続する“１”の数で値の大小関係を示すものである。ＤＥＭ回路１９における変換アルゴリズムとしては種々のものが提案されているが、最も一般的なものはＤＷＡ（データ・ウェイテッド・アベレージング）と呼ばれるアルゴリズムである。このアルゴリズムを８個のエレメントからなるＤ／Ａ変換回路に適用した場合について、図６を用いて説明する。
【００３２】
ＤＷＡアルゴリズムは、これを適用しない場合は、図６（Ａ）のように温度計符号の入力信号をエレメント０の側から順に割り当てられるものが、適用した場合には、図６（Ｂ）のように、ある入力の次の入力の際には直前の入力で使用されなかったエレメントのうち最小のものから順に割り当て、最後のエレメント７まで行った時は最初のエレメント０に戻るようにする方式である。これにより、各エレメントの使用回数が平均化され、仮に各エレメントにばらつきがあっても、そのばらつきによるノイズを入力信号の周波数帯域よりも高い周波数領域に拡散させ、周波数帯域でのノイズを低減することができる。
【００３３】
図７は、２つの積分回路を有する２次の変調方式のΣΔ型Ａ／Ｄ変換回路が理想的な特性を有すると仮定した場合に、Ａ／Ｄ変換出力をＤＦＴ（離散フーリエ変換）解析した結果を、サンプリング周波数を１とする正規化周波数を横軸にとって各周波数での振幅の大きさを表わしたものである。オーバーサンプリング型Ａ／Ｄ変換回路では、入力信号の周波数に対してサンプリング周波数は充分に高くされるため、図７においては、入力信号は「０」の近傍に振幅ピークＡとして現われる。横軸は正規化周波数であるので、０．５はナイキスト周波数に相当する。なお、ＤＦＴ解析では、振幅分布は０．５を中心に左右対称になるので、図７には半分のみ示してある。
【００３４】
図８は、ＤＥＭ回路１９を設けない２次の変調方式のΣΔ型Ａ／Ｄ変換回路において、ローカルＤ／Ａ変換回路１７，１８を構成する電流源や容量などの要素が製造バラツキで不整合を起こしている場合に、Ａ／Ｄ変換出力をＤＦＴ解析した結果を、正規化周波数を横軸にとって各周波数での振幅の大きさを表わしたものである。図８と図７を比較すると明らかなように、ＤＥＭ回路１９を設けないΣΔ型Ａ／Ｄ変換回路の特性を表わす図８においては、正規化周波数で０〜０．０５の範囲に相当する信号帯域に近い周波数領域において、図７よりも振幅レベルが大きいつまりノイズフロアが上昇していることが分かる。
【００３５】
図９は、ＤＥＭ回路１９を設けた２次の変調方式のΣΔ型Ａ／Ｄ変換回路において、ローカルＤ／Ａ変換回路１７，１８を構成する電流源や容量などの要素が製造バラツキで不整合を起こしている場合に、Ａ／Ｄ変換出力をＤＦＴ解析した結果を、正規化周波数を横軸にとって各周波数での振幅の大きさを表わしたものである。図９と図８を比較すると明らかなように、ＤＥＭ回路１９を設けたΣΔ型Ａ／Ｄ変換回路の特性を表わす図９においては、正規化周波数で０〜０．０５の範囲に相当する信号帯域に近い周波数領域において、図８よりも振幅レベルが小さいつまりノイズフロアが低下していることが分かる。一方、信号帯域から離れた周波数領域では図９の方が、振幅が全体的に高くなっており、このことからローカルＤ／Ａ変換回路１７，１８の構成要素の不整合に起因するノイズが、入力信号の周波数帯域よりも高い周波数領域に拡散されていることが分かる。例えば、図７においては０．４〜０．５の範囲で４０ｄＢに達するピークの数が１つであるが、図９では５つある。
【００３６】
図１０には、ＤＥＭ回路１９の具体的な構成例が示されている。図１０に示されているように、ＤＥＭ回路１９はマトリックス状に配置されたスイッチＳＷ０１〜ＳＷ７７からなるスイッチ回路９１と、これらのスイッチのオン・オフ制御信号ＣＳ０〜ＣＳ７を生成するスイッチ制御回路９２とにより構成されている。特に制限されるものでないが、この実施例では、量子化回路１５の出力が８ビットの場合が示されている。スイッチＳＷ０１〜ＳＷ７７には、各々ＰチャネルＭＯＳＦＥＴあるいはＮチャネルＭＯＳＦＥＴのような単チャネルのＭＯＳＦＥＴを使用することができる。
【００３７】
スイッチ回路９１は、量子化回路１５の出力ｉ０〜ｉ７が入力される８本の入力線Ｌｉ０〜Ｌｉ７と、入力線の数に対応して設けられた８本の出力線Ｌｏ０〜Ｌｏ７と、入力線Ｌｉ０〜Ｌｉ７と出力線Ｌｏ０〜Ｌｏ７のそれぞれ交点に設けられた６４個のスイッチＳＷ０１〜ＳＷ７７とからなる。これにより、入力線Ｌｉ０〜Ｌｉ７に入力された信号は８本の出力線Ｌｏ０〜Ｌｏ７のいずれに対しても出力可能にされる。ただし、同一行のスイッチＳＷ０１〜ＳＷ０７……スイッチＳＷ７１〜ＳＷ７７は、スイッチ制御回路９２からのオン・オフ制御信号ＣＳ０〜ＣＳ７によって、いずれか１つがオン状態にされ、１つの入力信号が同時に２つ以上の出力線へ出力されることはない。つまり、オン・オフ制御信号ＣＳ０〜ＣＳ７のうちハイレベルにされるのは１つであり、残りの７つの信号はロウレベルとされる。
【００３８】
さらに、スイッチ制御回路９２からのオン・オフ制御信号ＣＳ０〜ＣＳ７は、各スイッチ行のスイッチに対して１つずつ供給され、かつ隣接するスイッチ列のスイッチに対しては１つずれた状態で供給される。具体的には、１行目のスイッチＳＷ００に供給される制御信号ＣＳ０は２行目のスイッチＳＷ１１と３行目のスイッチＳＷ２２と……８行目のスイッチＳＷ７７とに供給され、１行目のスイッチＳＷ０１に供給される制御信号ＣＳ１は２行目のスイッチＳＷ１２と３行目のスイッチＳＷ２３と……８行目のスイッチＳＷ７０とに供給される。以下同様にして、１行目のスイッチＳＷ０７に供給される制御信号ＣＳ７は２行目のスイッチＳＷ１０と３行目のスイッチＳＷ２１と……８行目のスイッチＳＷ７６のように供給される。
【００３９】
その結果、スイッチ回路９１においてオン状態にされるスイッチは、スイッチマトリックスに対応する制御マトリックスを示す図１１（Ａ）や（Ｂ）において、“１”が立っているものに対応するスイッチとされる。同図より、スイッチ回路９１において同じにオン状態にされるスイッチは、斜め方向に並んだ１列のスイッチであることが分かる。
【００４０】
スイッチ制御回路９２は、量子化回路１５の出力ｉ０〜ｉ７を３ビットのバイナリコードに変換する２進エンコーダ９２１と、クロックφによってカウントアップされる３ビットのカウンタからなるポインタ９２２と、該ポインタ９２２から出力される３ビットのコードをデコードして前記スイッチ回路９１内のスイッチＳＷ０１〜ＳＷ７７のオン・オフ制御信号ＣＳ０〜ＣＳ７を生成するデコーダ９２３と、前記２進エンコーダ９２１でエンコードされた３ビットのコードとポインタ９２２が示す３ビットのコードを加算する加算器９２４とから構成されている。そして、この加算器９２４の加算結果が上記ポインタ９２２にセットされるように構成されている。
【００４１】
また、上記スイッチ制御回路９２を構成する回路のうちポインタ９２２はクロックφに同期して加算器９２４の値を取り込むダイナミックな動作を行ない、エンコーダ９２１とポインタ９２２と加算器９２４はスタティックな動作を行なう。
【００４２】
量子化回路１５の出力ｉ０〜ｉ７を３ビットのバイナリコードに変換する上記２進エンコーダ９２１は、量子化回路１５の出力ｉ０〜ｉ７が温度計符号であるため、出力ｉ０〜ｉ７のうちビットが“１”である信号数Ｎに応じて次の表１のような３ビットのバイナリコードに変換する。
【００４３】
【表１】
【００４４】
ポインタ９２２は初期設定により、値が「０００」にされる。このときデコーダ９２３の出力は、制御信号ＣＳ０〜ＣＳ７のうちＣＳ０のみハイレベルとされＣＳ１〜ＣＳ７はロウレベルとされる。そのため、スイッチ回路９１では、スイッチＳＷ００，ＳＷ１１，ＳＷ２２，ＳＷ３３，ＳＷ４４，ＳＷ５５，ＳＷ６６，ＳＷ７７がオン状態にされ、他のスイッチはすべてオフ状態とされる。これにより、入力線Ｌｉ０〜Ｌｉ７に入力された信号ｉ０〜ｉ７は出力線Ｌｏ０〜Ｌｏ７へそのまま出力される。
【００４５】
このとき、入力信号ｉ０〜ｉ７のうちビットが“１”である信号数が図６（Ｂ）の「時刻：１」のように、３つであった場合には、エンコーダ９２１からコード「０１１」が出力される（表１参照）。これが加算器９２４でポインタ９２２のそのときの値（ここでは「０００」）と加算されてポインタ９２２へ戻されるため、次の「時刻：２」におけるポインタ９２２の値は「０１１」となる。すると、デコーダ９２３の出力は、制御信号ＣＳ０〜ＣＳ７のうちＣＳ３のみハイレベルとされＣＳ０〜ＣＳ２，ＣＳ４〜ＣＳ７はロウレベルとされる。そのため、スイッチ回路９１では、スイッチＳＷ０３，ＳＷ１４，ＳＷ２５，ＳＷ３６，ＳＷ４７，ＳＷ５０，ＳＷ６１，ＳＷ７２がオン状態にされ、他のスイッチはすべてオフ状態とされる。
【００４６】
これにより、入力線Ｌｉ０〜Ｌｉ７に入力された信号ｉ０〜ｉ７は３本ずれた出力線へ出力される。そのため、ｉ０はＬｏ３へ、ｉ１はＬｏ４へ、ｉ２はＬｏ５へ、ｉ３はＬｏ６へ、ｉ４はＬｏ７へ、ｉ５はＬｏ０へ、ｉ６はＬｏ１へ、そしてｉ７はＬｏ２ヘそれぞれ出力される。つまり、図６（Ｂ）の「時刻：２」のように３要素ずれた出力とされる。このとき、入力信号ｉ０〜ｉ７のうちビットが“１”である信号数が図６（Ｂ）の「時刻：２」のように、４つであった場合には、エンコーダ９２１からコード「１００」が出力される（表１参照）。
【００４７】
このコード「１００」が加算器９２４でポインタ９２２のそのときの値（ここでは「０１１」）と加算されてポインタ９２２へ戻されるため、次の「時刻３」におけるポインタ９２２の値は「１１１」となる。すると、デコーダ９２３の出力は、制御信号ＣＳ０〜ＣＳ７のうちＣＳ７のみハイレベルとされＣＳ０〜ＣＳ６はロウレベルとされる。そのため、スイッチ回路９１では、スイッチＳＷ０７，ＳＷ１０，ＳＷ２１，ＳＷ３２，ＳＷ４３，ＳＷ５４，ＳＷ６５，ＳＷ７６がオン状態にされ、他のスイッチはすべてオフ状態とされる。
【００４８】
これにより、入力線Ｌｉ０〜Ｌｉ７に入力された信号ｉ０〜ｉ７は７本ずれた出力線へ出力される。そのため、ｉ０はＬｏ７へ、ｉ１はＬｏ０へ、ｉ２はＬｏ１へ、ｉ３はＬｏ２へ、ｉ４はＬｏ３へ、ｉ５はＬｏ４へ、ｉ６はＬｏ５へ、そしてｉ７はＬｏ６ヘそれぞれ出力される。つまり、図６（Ｂ）の「時刻：３」のように７要素ずれた出力とされる。
【００４９】
従来のΣΔ型Ａ／Ｄ変換器においてはＤＥＭ回路は論理ゲート回路で構成されていたため信号の遅延が大きかったが、この実施例のＤＥＭ回路１９は、以上のようにスイッチ回路９１とそれを制御するスイッチ制御回路９２とから構成されているため、信号の遅延を生じることなく量子化回路の出力のビットをバレルシフトした信号を後段のローカルＤ／Ａ変換回路へ渡すことができる。
【００５０】
なお、この実施例のＤＥＭ回路１９は、図１２（Ａ）に示すように、スイッチ制御回路９２が量子化回路１５の出力ｉ０〜ｉ７に基づいてスイッチ回路９１に対するオン・オフ制御信号ＣＳ０〜ＣＳ７を生成するように構成されているが、これに限定されるものでない。スイッチ回路９１を通過した前と後で、量子化回路１５の出力ｉ０〜ｉ７は基本的には変わらないので、例えば、図１２（Ｂ）や（Ｃ）に示すように、スイッチ制御回路９２がスイッチ回路９１を通過した後の信号や、スイッチ回路９１を通過した前と後の信号に基づいて、スイッチ回路９１に対するオン・オフ制御信号ＣＳ０〜ＣＳ７を生成するように構成することも可能である。
【００５１】
さらに、スイッチ回路９１に対するオン・オフ制御信号ＣＳ０〜ＣＳ７を、量子化回路１５の出力ｉ０〜ｉ７に基づかないで生成する図１２（Ｄ）に示すような構成も可能である。このような方式は、図１３に示すように、スイッチ制御回路９２を、ランダム値発生回路９２５とデコーダ９２３とから構成するような場合である。デコーダ９２３はランダム値発生回路９２５が発生する値に応じてスイッチ回路９１に対するオン・オフ制御信号ＣＳ０〜ＣＳ７のうちいずれか１つをハイレベル“１”とし、残りをロウレベル“０”にする。かかかる方式を適用した場合にも、比較的長い時間に着目すると各エレメントの使用回数が平均化され、Ｄ／Ａ変換回路１７，１８を構成する素子の製造バラツキによる変換精度低下を防止することができる。
【００５２】
次に、ＤＥＭ回路の他の構成例を、図１４〜図１９を用いて説明する。図１４はＤＥＭ回路を構成するスイッチ回路９１の他の例を示す。
この実施例のスイッチ回路は、１ビットシフタからなるローカルシフト回路９１１と、図１１のスイッチ回路９１よりも規模の小さなスイッチマトリックス９１２とから構成されている。ローカルシフト回路９１１は、入力線Ｌｉ０〜Ｌｉ７の信号を各々隣接する信号線に１ビットだけずらす回路であり、かかる回路は例えば図１５に示されているように、本来の信号入力線Ｌｉ０〜Ｌｉ７上に設けられたスイッチ素子ＳＷｉ１０〜ＳＷｉ１７と、隣接信号線間に設けられたスイッチ素子ＳＷｉ２０〜ＳＷｉ２７とから構成することができる。
【００５３】
これらのスイッチ素子をオン、オフ制御する信号は、図１１に示されているスイッチ制御回路９２と同様な構成からなる回路により生成することができる。オン、オフ制御信号は、ＣＳとその反転信号／ＣＳのみであり、対をなすスイッチ素子ＳＷｉ１０とＳＷｉ２０、ＳＷｉ１１とＳＷｉ２１、……ＳＷｉ１７とＳＷｉ２７は、互いに一方がオン状態にされるときは、他方はオフ状態とされる。
【００５４】
スイッチマトリックス９１２は、図１６に示されているように、奇数番目の入力線Ｌｉ０，Ｌｉ２……Ｌｉn-2と奇数番目の出力線Ｌｏ０，Ｌｏ２……Ｌｏn-2との間に設けられたスイッチＳＷ００，ＳＷ０２……と、偶数番目の入力線Ｌｉ１，Ｌｉ３……Ｌｉn-1と偶数番目の出力線Ｌｏ１，Ｌｏ３……Ｌｏn-1との間に設けられたスイッチＳＷ１１，ＳＷ１２……とから構成される。これにより、スイッチマトリックス９１２のスイッチの数を図１１のスイッチ回路９１の半分の３２個とすることができる。従って、ローカルシフト回路９１１のスイッチを合わせたトータルのスイッチの数も４８個であり、図１０の回路の６４個に比べて少なくなる。
【００５５】
上記ローカルシフト回路９１１は、スイッチマトリックス９１２の入力側でなく出力側に設けても良い。また、図１４のローカルシフト回路９１１の前段もしくは後段に、２ビットシフトさせるビットシフタを設ければ、スイッチマトリックス９１２のスイッチ数をさらに半減させることができる。このような２のｎ乗のビットシフトを行うローカルシフタを直列にｎ段設ける（例えばｎ＝３であれば、１ビット、２ビット、４ビットのローカルシフタを用いる）ことで、スイッチマトリックス９１２のスイッチ数を削減することができる。これにより、スイッチマトリックス９１２を構成するスイッチの数をさらに減らすことが可能となる。
【００５６】
図１７には、実施例のΣ△型Ａ／Ｄ変換回路におけるＤＥＭ回路１９として使用することが可能な図１２（Ｄ）に示すビット変換回路の例が示されている。この実施例では、スイッチ回路９１は入力線Ｌｉ０と出力線Ｌｏ０，Ｌｏ７との間に設けられたスイッチＳＷ００，ＳＷ０７と、入力線Ｌｉ１と出力線Ｌｏ１，Ｌｏ６との間に設けられたスイッチＳＷ１１，ＳＷ１６と、入力線Ｌｉ２と出力線Ｌｏ２，Ｌｏ５との間に設けられたスイッチＳＷ２２，ＳＷ２５と、……入力線Ｌｉ７と出力線Ｌｏ０，Ｌｏ７との間に設けられたスイッチＳＷ７０，ＳＷ７７のように、２つの対角線上に沿って配置された７×２個のスイッチからなり、一方の対角線に沿った７個のスイッチＳＷ００，ＳＷ１１……ＳＷ７７はスイッチ制御回路９２からの制御信号Ｃ０によって同時にオン、オフされ、他方の対角線に沿った７個のスイッチＳＷ０７，ＳＷ１６……ＳＷ７０はスイッチ制御回路９２からの制御信号Ｃ１によって同時にオン、オフされる。
【００５７】
スイッチ制御回路９２は、一方の入力端子がハイレベル“１”に固定された排他的論理和回路９２６と、該回路の出力を遅延して他方の入力端子にフィードバックする遅延回路９２７と、排他的論理和回路９２６の出力信号をデコードするデコーダ９２３とから構成されている。遅延回路９２７の遅延時間は、スイッチ回路９１への入力信号すなわち量子化回路１５の出力ｉ０〜ｉ７の入力周期に応じた時間に設定される。この実施例のスイッチ制御回路９２では、排他的論理和回路９２６の出力信号は、遅延回路９２７の遅延時間に応じてハイレベルとロウレベルとに交互に変化する。その結果、デコーダ９２３からは何れか一方がハイレベルで他方がロウレベルの制御信号Ｃ０，Ｃ１が出力される。
【００５８】
これによって、スイッチ回路９１においてオン状態にされるスイッチは、スイッチ回路９１に対応する制御マトリックスを示す図１８（Ａ）と（Ｂ）において、“１”が立っているものに対応するスイッチとされる。つまり、２つの対角線上のスイッチＳＷ００〜ＳＷ７７またはＳＷ０７〜ＳＷ７０のいずか一方が全てオンで、他方は全てオフとなる状態が交互に繰り返される。
【００５９】
従って、この実施例のビット変換回路を使用したＤＥＭ回路は、図１９に示すように、奇数時刻には温度計符号の入力信号をエレメント０の側からエレメント７へ向って順に割り当て、偶数時刻には温度計符号の入力信号をエレメント７の側からエレメント０へ向って順に割り当てるように動作する。この実施例においては、８種類の温度計符号信号が均等に現われるとすると、比較的長い時間に着目すると各エレメントの使用回数が平均化され、Ｄ／Ａ変換回路１７，１８を構成する素子の製造バラツキによる変換精度低下を防止することができる。また、本実施例は、前記実施例に比べれば素子の製造バラツキによる変換精度低下の抑制効果は小さいものの、スイッチ回路９１を構成するスイッチの数が非常に少なくて済む。
【００６０】
なお、本実施例をＤＥＭ回路に適用した場合、温度計符号信号の「３」以下の現われる頻度の高いシステムではエレメント３やエレメント４の使用頻度が少なくなり、逆に温度計符号信号の「４」以上の現われる頻度の高いシステムではエレメント３やエレメント４の使用頻度が多くなるという若干の偏りが発生するという不具合があるが、実際のシステムではそれほど問題にはならない。
【００６１】
次に、本発明に係るΣ△型Ａ／Ｄ変換回路の他の実施例を、図２０および図２１を用いて説明する。図２０および図２１に示されているＡ／Ｄ変換回路は、３次のΣ△変調方式とされている。
図２０および図２１の実施例のΣ△型Ａ／Ｄ変換回路は、図５の実施例のΣ△型Ａ／Ｄ変換回路を構成する回路に加えて、第２積分回路１４と量子化回路１５との間に、第２積分回路１４の出力と帰還信号Ｖｆ３との差分をとる第３加算回路２１と、該第３加算回路２１の出力の積分を行なう第３積分回路２２とが設けられている。これとともに、量子化回路１５から出力された帰還信号をアナログ信号に変換する第３のローカルＤ／Ａ変換回路（ＤＡＣ３）２３と、帰還経路上のＤＥＭ回路１９の後段に量子化回路１５から出力された信号を半周期〜１周期遅延させる遅延手段２４とが設けられている。
図２０の実施例と図２１の実施例との違いは、この遅延手段２４をローカルＤ／Ａ変換回路２３と１８との間に設けるか、ローカルＤ／Ａ変換回路１８と１７との間に設けるかにある。
【００６２】
図２２には図２０の実施例のΣ△型Ａ／Ｄ変換回路の動作タイミング例が、また図２３には図２１の実施例のΣ△型Ａ／Ｄ変換回路の動作タイミング例が示されている。
図２２より、図２０の実施例のΣ△型Ａ／Ｄ変換回路においては、第１〜第３の積分回路１２，１４，２２におけるサンプルホールドと積分のタイミングをそれぞれクロックφの半周期分ずつずらすことによって、第１積分器１２における積分動作の開始に合わせてローカルＤ／Ａ変換回路１７，１８（ＤＡＣ１，ＤＡＣ２）の出力値が整定しなければならないタイミングがｔ３のように、後へ延ばされる。これにより、帰還系の遅延ｔｄが多少大きくてもＤ／Ａ変換回路１７および１８での実効処理時間が充分とれるようになる。Ｄ／Ａ変換回路２３のデータ入力タイミングは半周期前であるが、前述したように、後段のＤ／Ａ変換回路は前段のＤ／Ａ変換回路に比べて入力に対して許容される雑音レベル条件が緩いので問題はない。
【００６３】
また、図２０の実施例とは遅延手段２４の位置が異なる図２１の実施例のΣ△型Ａ／Ｄ変換回路においては、図２３より、ローカルＤ／Ａ変換回路１８（ＤＡＣ２）のデータの入力タイミングが図２０の実施例よりも半周期だけ前にずれるが、第１積分器１２における積分動作の開始に合わせてローカルＤ／Ａ変換回路１７の出力値が整定しなければならないタイミングがｔ３のように後へ延ばされることにより、帰還系の遅延ｔｄが多少大きくても少なくともＤ／Ａ変換回路１７での実効処理時間が充分とれるようになる。その結果、回路全体としての変換精度が高くなる。
【００６４】
本実施例では、全ての積分器が前段積分器の動作タイミングと半周期ずれた場合を示したが、最も精度を必要とする第１積分器１２に対しＤ／Ａ変換器の実効処理時間が取れるようにすればよく、第１積分器１２、第2積分器１４の動作タイミングは同じで、第３積分器２２のみ半周期ずらすように構成してもよい。
【００６５】
次に、上記実施例のΣ△型Ａ／Ｄ変換回を、ＲＦ−ＩＣに内蔵されて復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器として使用したＲＦ−ＩＣおよび無線通信システムの構成例を、図２４を用いて説明する。
図２４に示されているように、この実施例の無線通信システムは信号電波の送受信用アンテナ１００、送受信切り替え用のスイッチ１１０、受信信号から不要波を除去するＳＡＷフィルタなどからなる高周波フィルタ１２０ａ〜１２０ｄ、送信信号を増幅する高周波電力増幅回路（パワーモジュール）１３０、受信信号を復調したり送信信号を変調したりする高周波ＩＣ２００、送信データをＩ，Ｑ信号に変換したり高周波ＩＣ２００を制御したりするベースバンド回路３００などで構成される。高周波ＩＣ２００とベースバンド回路３００は、各々別個の半導体チップ上に半導体集積回路として構成される。
【００６６】
特に制限されるものでないが、この実施例の高周波ＩＣ２００は、ＧＳＭ８５０とＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の通信方式による４つの周波数帯の信号の変復調が可能に構成されている。また、これに応じて、高周波フィルタは、ＧＳＭ８５０の周波数帯の受信信号を通過させるフィルタ１２０ａと、ＧＳＭ９００の周波数帯の受信信号を通過させるフィルタ１２０ｂと、ＤＣＳ１８００の周波数帯の受信信号を通過させるフィルタ１２０ｃと、ＰＣＳ１９００の周波数帯の受信信号を通過させるフィルタ１２０ｄとが設けられている。
【００６７】
本実施例の高周波ＩＣ２００は、大きく分けると、受信系回路ＲＸＣと、送信系回路ＴＸＣと、それ以外の制御回路やクロック生成回路など送受信系に共通の回路からなる制御系回路ＣＴＣとで構成される。
【００６８】
受信系回路ＲＸＣは、ＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の各周波数帯の受信信号をそれぞれ増幅するロウノイズアンプ２１０ａ，２１０ｂ，２１０ｃ，２１０ｄと、高周波発振回路（ＲＦＶＣＯ）２５０で生成された局部発振信号φRFを分周し互いに９０°位相がずれた直交信号を生成する分周移相回路２１１ａ，２１１ｂと、ロウノイズアンプ２１０ａ，２１０ｂで増幅されたＧＳＭ系の受信信号に分周移相回路２１１で生成された直交信号をミキシングすることにより復調およびダウンコンバートを行なうミキサ回路２１２ａと、ロウノイズアンプ２１０ｃ，２１０ｄで増幅されたＤＣＳとＰＣＳ系の受信信号に分周移相回路２１１ｂで生成された直交信号をミキシングすることにより復調およびダウンコンバートを行なうミキサ回路２１２ｂと、復調されたＩ，Ｑ信号をそれぞれ増幅してベースバンド回路３００へ出力する各周波数帯に共通の高利得増幅部２２０Ａ，２２０Ｂと、高利得増幅部２２０Ａ，２２０Ｂ内のアンプの入力ＤＣオフセットをキャンセルするためのオフセットキャンセル回路２１３と、高利得増幅部２２０Ａ，２２０Ｂで増幅されたＩ，Ｑ信号をそれぞれ例えば３ビットのディジタル信号に変換するＡ／Ｄ変換回路２３１Ａ，２３１Ｂと、変換された３ビットの時間軸方向に高い解像度を有する信号を１４ビットの電圧方向に高い解像度を有する信号に変換するデシメーションフィルタ回路２３２Ａ，２３２Ｂなどからなる。３ビットの信号を１４ビットの低周波数の信号に変換することにより、高周波ＩＣ２００からベースバンド回路３００へのデータの転送速度を落とすことができる。
【００６９】
高利得増幅部２２０Ａは、複数のロウパスフィルタＬＰＦ１１，ＬＰＦ１２，ＬＰＦ１３，ＬＰＦ１４と利得制御アンプＰＧＡ１１，ＰＧＡ１２，ＰＧＡ１３とが交互に直列形態に接続され、最終段に利得が固定のアンプＡＭＰ１が接続された構成を有しており、復調されたI信号を不要波を除去しつつ所定の振幅レベルまで増幅する。高利得増幅部２２０Ｂも同様に、複数のロウパスフィルタＬＰＦ２１，ＬＰＦ２２，ＬＰＦ２３，ＬＰＦ２４と利得制御アンプＰＧＡ２１，ＰＧＡ２２，ＰＧＡ２３とが交互に直列形態に接続され、最終段に利得が固定のアンプＡＭＰ２が接続された構成を有しており、復調されたＱ信号を所定の振幅レベルまで増幅する。
【００７０】
オフセットキャンセル回路２１３は、各利得制御アンプＰＧＡ１１〜ＰＧＡ２３に対応して設けられ入力端子間を短絡した状態におけるそれらの出力電位差をディジタル信号に変換するＡ／Ｄ変換回路（ＡＤＣ）と、これらのＡ／Ｄ変換回路による変換結果に基づき、対応する利得制御アンプＰＧＡ１１〜ＰＧＡ２３の出力のＤＣオフセットを「０」とするような入力オフセット電圧を生成し差動入力に対して与えるＤ／Ａ変換回路（ＤＡＣ）と、これらのＡ／Ｄ変換回路（ＡＤＣ）とＤ／Ａ変換回路（ＤＡＣ）を制御してオフセットキャンセル動作を行なわせる制御回路などから構成される。デシメーションフィルタ回路２３２Ａ，２３２Ｂにより変換された１４ビットのディジタルＩ，Ｑ信号は、ディジタルインタフェース回路２４０を介してベースバンドＬＳＩ３００へ出力される。
【００７１】
送信系回路ＴＸＣは、図示しないが、ベースバンド回路３００から供給されるＩ信号とＱ信号により変調をかける変調回路と、変調された信号を送信周波数の信号にアップコンバートする周波数変換回路とが設けられている。アップコンバートされた送信信号はパワーモジュール１３０により電力増幅され、フィルタ１４１，１４２により不要波を除去された後、切替えスイッチ１１０を経てアンテナ１００に供給される。特に制限されるものでないが、パワーモジュールには、ＧＳＭ系の送信信号を増幅するパワーアンプ１３１と、ＤＣＳとＰＣＳ系の送信信号を増幅するパワーアンプ１３２とが設けられている。ＧＳＭ方式では、送信と受信は時間的に別々に行なわれるので、ＲＦ−ＶＣＯ２５０を受信系回路ＲＸＣと送信系回路ＴＸＣの共通の発振回路として使用するように構成することも可能である。
【００７２】
また、この実施例の高周波ＩＣ２００のチップ上には、チップ全体を制御する制御回路２６０と、基準発振信号φrefを生成する基準発振回路（ＶＣＸＯ）２６１と、該基準発振信号φrefに基づいて前記Ａ／Ｄ変換回路２３１Ａ，２３１Ｂの動作タイミングを与えるクロック信号φや制御回路２６０により生成されるチップ内部の制御信号の基準となるクロック信号を生成するタイミング発生回路２６２とが設けられている。
【００７３】
なお、基準発振信号φrefは周波数精度の高いことが要求されるため、基準発振回路２６１には外付けの水晶振動子が接続される。基準発振信号φrefとしては、２６ＭＨｚあるいは１３ＭＨｚのような周波数が選択される。かかる周波数の水晶振動子は、汎用部品であり容易に手に入れることができるためである。
【００７４】
制御回路２６０には、ベースバンドＬＳＩ３００から同期用のクロック信号ＣＬＫと、データ信号ＳＤＡＴＡと、制御信号としてのロードイネーブル信号ＬＥＮとが供給されており、制御回路２６０は、ロードイネーブル信号ＬＥＮが有効レベルにアサートされると、ベースバンド回路３００から伝送されてくるデータ信号ＳＤＡＴＡをクロック信号ＣＬＫに同期して順次取り込んで、チップ内部の制御信号を生成する。特に制限されるものでないが、データ信号ＳＤＡＴＡはシリアルで伝送される。ベースバンドＬＳＩ３００はマイクロプロセッサなどから構成される。
【００７５】
本実施例の高周波ＩＣ２００においては、受信系回路の最終段にＡ／Ｄ変換回路を設けてＩ，Ｑ信号をディジタル化するようにしているため、ベースバンド回路３００への伝送ロスがなく、Ｓ／Ｎを向上させることができる。また、ディジタルＩ，Ｑ信号を受けるベースバンド回路３００側においてディジタルフィルタ処理などを行なうように構成することで、高利得増幅部２２０Ａ，２２０Ｂではそれほど高いゲインで受信信号を増幅してノイズを除去しなくても精度の高い受信データを得ることができるようになるので、高利得増幅部２２０Ａ，２２０Ｂの多段接続されている利得制御アンプとフィルタを簡略化することができ、これによりチップサイズの低減が可能になる。
【００７６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、実施例においては２次および３次のΣ△型Ａ／Ｄ変換回路について説明したが、本発明は、４次以上の変調方式のΣ△型Ａ／Ｄ変換回路にも適用することができる。また、実施例においては、各積分回路におけるサンプルホールド動作と積分動作が、デューティがほぼ５０％のクロック信号φのパルス期間に応じてほぼ同一時間内に実行されるように構成されているが、デューティが５０％でないクロック信号を用いて例えば積分動作をサンプルホールド動作よりも長い時間かけて行なうまたはその逆に行なうように構成することも可能である。
【００７７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話機のような無線通信システムに用いられる高周波ＩＣに適用した場合について説明したが、本発明はそれに限定されるものでなく、ΣΔ型Ａ／Ｄ変換器やバレルシフタを内蔵した通信用以外の半導体集積回路に対しても本発明を適用することができる。
【００７８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、２個以上の積分器を有し各積分器に対応してそれぞれ量子化回路の出力をＤ／Ａ変換するＤ／Ａ変換器が設けられた２次以上のΣΔ型Ａ／Ｄ変換器において、フィードバック経路での遅延を低減しＡ／Ｄ変換精度を高めることができる。
【００７９】
また、本発明に従うと、ΣΔ型Ａ／Ｄ変換器のフィードバック経路に設けられるＤＥＭ回路を構成するのに好適な信号遅延量の少ないビット変換回路を実現することできる。
【００８０】
さらに、受信系回路で復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器を有する通信用半導体集積回路において、Ｉ，Ｑ信号を精度良くディジタル信号に変換して出力することができるという効果がある。
【図面の簡単な説明】
【図１】本発明にかかるΣ△変調方式のＡ／Ｄ変換回路の第１の実施例の機能ブロック図である。
【図２】上記ΣΔ型Ａ／Ｄ変換器における積分回路の具体例を示す回路図である。
【図３】第１の実施例のΣΔ型Ａ／Ｄ変換回路の動作タイミングを示すタイミングチャートである。
【図４】（Ａ）はＤＥＭ回路を挿入しないフィードバック系の遅延ｔｄが小さい場合におけるＡ／Ｄ変換回路の出力ディジタル波形を示す波形図、（Ｂ）はＤＥＭ回路を挿入したフィードバック系の遅延ｔｄが大きい場合におけるＡ／Ｄ変換回路の出力ディジタル波形を示す波形図である。
【図５】本発明にかかるΣ△変調方式のＡ／Ｄ変換回路の第２の実施例の機能ブロック図である。
【図６】（Ａ）はＤＷＡアルゴリズムを適用しない場合のローカルＤ／Ａ変換回路における入力の例を示す説明図、（Ｂ）はＤＷＡアルゴリズムを適用した場合のローカルＤ／Ａ変換回路における入力の例を示す説明図である。
【図７】２次の変調方式のΣΔ型Ａ／Ｄ変換回路が理想的な特性を有すると仮定した場合に、Ａ／Ｄ変換出力をＤＦＴ解析した結果を、正規化周波数を横軸にとって各周波数での振幅レベルを表わした周波数特性図である。
【図８】ＤＥＭ回路を設けない２次の変調方式のΣΔ型Ａ／Ｄ変換回路において、ローカルＤ／Ａ変換回路を構成する電流源や容量などの要素が製造バラツキで不整合を起こしている場合に、Ａ／Ｄ変換出力をＤＦＴ解析した結果を、正規化周波数を横軸にとって各周波数での振幅レベルを表わした周波数特性図である。
【図９】ＤＥＭ回路を設けた２次の変調方式のΣΔ型Ａ／Ｄ変換回路において、ローカルＤ／Ａ変換回路を構成する電流源や容量などの要素が製造バラツキで不整合を起こしている場合に、Ａ／Ｄ変換出力をＤＦＴ解析した結果を、正規化周波数を横軸にとって各周波数での振幅レベルを表わした周波数特性図である。
【図１０】ＤＥＭ回路の具体的な構成例を示す回路構成図である。
【図１１】（Ａ）〜（Ｃ）は図１０のスイッチ回路を構成するスイッチマトリックスのオン・オフ状態の例を示す説明図である。
【図１２】（Ａ）〜（Ｄ）は図１０のスイッチ制御回路へ入力される信号の取り出し方（入力信号がない場合を含む）の例を示す説明図である。
【図１３】図１２（Ｄ）の方式に対応したスイッチ制御回路の構成例を示すブロック図である。
【図１４】ＤＥＭ回路を構成するスイッチ回路の他の例を示す構成図である。
【図１５】図１４のスイッチ回路のビットシフタの具体例を示す回路図である。
【図１６】図１４のスイッチ回路のスイッチマトリックスの具体例を示す回路図である。
【図１７】ＤＥＭ回路として使用することが可能なビット変換回路の例を示す回路構成図である。
【図１８】図１７のビット変換回路のスイッチ回路を構成するスイッチのオン・オフ状態の例を示す説明図である。
【図１９】図１７のビット変換回路をＤＥＭ回路として使用した場合の各エレメントの使用状態を、時間を追って示した説明図である。
【図２０】本発明にかかるΣ△変調方式のＡ／Ｄ変換回路の第３の実施例の機能ブロック図である。
【図２１】図２０のΣ△型Ａ／Ｄ変換回路の変形例を示すブロック図である。
【図２２】図２０のΣ△型Ａ／Ｄ変換回路の動作タイミングを示すタイミングチャートである。
【図２３】図２１のΣ△型Ａ／Ｄ変換回路の動作タイミングを示すタイミングチャートである。
【図２４】実施例のΣ△型Ａ／Ｄ変換回を、ＲＦ−ＩＣに内蔵されて復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器として使用したＲＦ−ＩＣおよび無線通信システムの構成例を示すブロック図である。
【符号の説明】
１１，１３，２１ 加算回路
１２，１４，２２ 積分回路
１５ 量子化回路
１６ エンコーダ
１７，１８，２３ ローカルＤ／Ａ変換回路
１９ ＤＥＭ回路
【発明の属する技術分野】
本発明は、複数の信号線により並列に伝送される信号を他の信号線へシフトするビットシフト回路およびアナログ信号をディジタル信号に変換するためのアナログ−ディジタル（Ａ／Ｄ）変換回路さらには半導体集積回路で実現するのに好適なΣΔ（シグマ・デルタ）型Ａ／Ｄ変換回路およびそれを内蔵した通信用半導体集積回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
現在、携帯電話器のような無線通信システムは、一般に、送信信号の変調機能および受信信号の復調機能を有する半導体集積回路（ＲＦ−ＩＣ）や送信データを基本波に対し同相成分のＩ信号および直交成分のＱ信号に変換したり受信信号から復調されたＩ，Ｑ信号を処理してデータを復元したりするベースバンド回路などの半導体集積回路と、送信信号を電力増幅してアンテナより出力させるパワーアンプやインピーダンス整合回路、フィルタなどからなるパワーモジュールなどにより構成されている。従来、上記ＲＦ−ＩＣとベースバンドＬＳＩとの間で伝達されるＩ，Ｑ信号はアナログ信号であることが多かった。
【０００３】
本発明者等は、上記ＲＦ−ＩＣとベースバンドＬＳＩとの間で、Ｉ，Ｑ信号をディジタル信号で伝達することを検討した。Ｉ，Ｑ信号をディジタル化することにより、Ｓ／Ｎを向上させることができるとともに、ＲＦ−ＩＣの受信系回路においては復調回路の後段に設けられる高利得増幅回路やフィルタを簡略化してチップサイズの低減が可能になるためである。
【０００４】
従来より、Ａ／Ｄ変換器には、逐次比較型やオーバーサンプル型など種々の形式のものが開発されている。一般に、Ａ／Ｄ変換器でアナログ入力信号をディジタル信号に変換する場合、サンプリング周波数を高くすれば、信号周波数近傍のＳ／Ｎ（Signal to Noise Ratio）特性を向上させることができる。オーバーサンプル型Ａ／Ｄ変換器は、オーバーサンプル比（信号帯域の周波数に対するナイキスト（サンプリング周波数の１／２）周波数の比を高くすることによりＳ／Ｎ特性を向上させた方式である。
【０００５】
オーバーサンプル型Ａ／Ｄ変換器は、△（デルタ）変調方式、Σ△変調方式、それらの混合方式に大別できる。このうち、Σ△変調方式は、出力信号と入力信号との差を積分器で積分し、この積分器の出力が最小となるようにフィードバック制御するものである。このΣ△変調方式においては、アナログ積分の次数すなわち積分器の数を増やすことにより、Ｓ／Ｎ特性をさらに改善することができる。つまり、アナログ積分の次数を１次増やす毎に、ほぼオーバーサンプリング比の２乗に逆比例したノイズシェイピング特性（雑音整形）が期待できる。
【０００６】
本発明者等は、上記ＲＦ−ＩＣに内蔵されて、復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器としては、変調精度および変換速度の点からオーバーサンプリング型Ａ／Ｄ変換器、その中でも特にΣ△変調方式のＡ／Ｄ変換器（以下、ΣΔ型Ａ／Ｄ変換器と称する）が適していると考えた。なお、ΣΔ型Ａ／Ｄ変換器に関する発明としては例えば特許文献１に記載の発明が、またＲＦ−ＩＣに内蔵されて復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換してベースバンド回路へ伝達するようにした発明としては例えば特許文献２に記載の発明がある。
【０００７】
【特許文献１】
特開２００１−２７４６８５号公報
【特許文献２】
特開２００２−３６８６２１号公報
【０００８】
【発明が解決しようとする課題】
本発明者等が検討したところによると、ＲＦ−ＩＣに内蔵されて復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換するΣΔ型Ａ／Ｄ変換器としては、１０数ビットの有効分解能と数百ｋＨｚの信号帯域が必要である。ΣΔ型Ａ／Ｄ変換器において、分解能を高めるには、量子化回路のビット数、積分の次数、オーバーサンプル比（ナイキスト周波数と信号帯域との比）を大きくすれば良い。ところが、ＲＦ−ＩＣでは、内部クロックの周波数が数１０ＭＨｚとあまり高くないため、オーバーサンプル比を大きくすることはできない。また、積分の次数を高くすると、系の安定性が低下するとともに消費電力が多くなるという不具合がある。
【０００９】
そこで、量子化回路のビット数を多くすることが考えられる。ところが、量子化回路のビット数を多くすると、帰還経路上に設けられるローカルＤ／Ａ変換回路のビット数も多くしなければならない。ローカルＤ／Ａ変換回路のビット数が多くなると、ローカルＤ／Ａ変換回路を構成する電流源や容量素子などの単位要素の製造ばらつきにより変換誤差が生じ、それが入力にそのまま帰還されてＡ／Ｄ変換精度や有効分解能を低下させてしまうという問題がある。
【００１０】
このローカルＤ／Ａ変換回路を構成する電流源や容量素子などの単位要素の製造ばらつきによる変換誤差を補正する技術として、バレルシフタを用いて量子化回路の出力信号をビットシフトさせることで単位要素の不整合をナイキスト周波数内にノイズとして拡散させ、ノイズシェーピング効果により信号帯域内のノイズを低減させるＤＥＭ（ダイナミック・エレメント・マッチング）と呼ばれる技術が知られている（例えば前記特許文献１参照）。
【００１１】
しかしながら、上記先願発明におけるＤＥＭ回路は、論理ゲートで構成されているため、ゲート遅延が生じる。変換速度がそれほど要求されないシステムでは、かかるゲート遅延はそれほど問題にならないが、本発明者等が検討したＲＦ−ＩＣにおけるＩ，Ｑ信号の変換用のＡ／Ｄ変換器ではＤＥＭ回路で生じる僅かな遅延によってもＡ／Ｄ変換精度が低下するおそれがあることが分かった。
【００１２】
本発明の目的は、帰還経路での遅延を低減しＡ／Ｄ変換精度を高めることが可能なΣΔ型Ａ／Ｄ変換器を内蔵した半導体集積回路を提供することにある。
本発明の他の目的は、信号の遅延量の少ないビット変換回路およびそれを用いたＡ／Ｄ変換精度の高いΣΔ型Ａ／Ｄ変換器を内蔵した半導体集積回路を提供することにある。
本発明の他の目的は、受信系回路で復調されたＩ，Ｑ信号を精度良くディジタル信号に変換して出力することができる通信用半導体集積回路を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の第１の発明は、２個以上の積分器を有し各積分器に対応してそれぞれ量子化回路の出力をＤ／Ａ変換するＤ／Ａ変換器が設けられた２次以上のＮ次ΣΔ型Ａ／Ｄ変換器（Ｎは２以上の自然数）を内蔵した半導体集積回路において、第ｎの積分器（１≦ｎ≦Ｎ−１）と第ｎ＋１の積分器の動作をクロック信号の半周期分ずらして、第ｎの積分器が積分動作をしているときに第ｎ＋１の積分器では入力信号のサンプリングをさせるようにしたものである。
【００１４】
上記した手段によれば、Ｄ／Ａ変換器での遅れがあっても第ｎの積分器より前段の積分器に対応したＤ／Ａ変換器の出力が整定すればよいタイミングが半周期後へ延ばされるため、Ｄ／Ａ変換器の動作遅れによって精度の低い信号が第ｎ積分器より前段の積分器に入力されなくなり、これによりＡ／Ｄ変換精度を高めることができる。
【００１５】
また、本願の第２の発明は、ビット変換回路を入力線と出力線との間に接続された複数のスイッチ素子とこれらのスイッチ素子をオン、オフ制御する制御回路とで構成するようにしたものである。かかる手段によれば、信号遅延の少ないビット変換回路を実現できるとともに、このビット変換回路をΣΔ型Ａ／Ｄ変換器の帰還経路上に設けられるＤＥＭ回路として用いることにより信号の遅延を減らして第１の積分器に対応したＤ／Ａ変換器の出力精度を高め、Ａ／Ｄ変換精度を高めることができる。
【００１６】
さらに、上記のように構成されたΣΔ型Ａ／Ｄ変換器を、無線通信システムの受信系回路において復調されたＩ，Ｑ信号をディジタル信号に変換する手段として用いることにより、ＡＤ変換精度を高め、復調回路の後段に設けられる高利得増幅回路やフィルタを簡略化してチップサイズを低減させることができる。
【００１７】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
図１には、本発明にかかるΣ△変調方式のＡ／Ｄ変換回路の第１の実施例が示されている。
図１に示されているＡ／Ｄ変換回路は、２次のΣ△変調方式とされ、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコンチップのような一つの半導体基板に形成される。
【００１８】
図１の実施例のΣ△型Ａ／Ｄ変換回路は、アナログ入力信号Ｖｉｎと帰還信号Ｖｆ１との差分をとる第１加算回路１１と、該第１加算回路１１の出力の積分を行なう第１積分回路１２と、該第１積分回路１２の出力Ａ１と帰還信号Ｖｆ２との差分をとる第２加算回路１３と、該第２加算回路１３の出力の積分を行なう第２積分回路１４と、該第２積分回路１４の出力を量子化（ディジタル信号化）する量子化回路１５と、該量子化回路１５の出力をエンコードするエンコーダ１６と、量子化回路１５の出力をそれぞれＤ／Ａ変換して第１加算回路１１と第２加算回路１２へ供給する第１のローカルＤ／Ａ変換回路（ＤＡＣ１）１７と第２のローカルＤ／Ａ変換回路（ＤＡＣ２）１８とにより構成されている。
【００１９】
量子化回路１５は第２積分回路１４の出力電圧を２のＮ乗個（Ｎは２以上の整数）の参照電圧と比較する電圧比較回路５１と、該電圧比較回路５１から得られる２のＮ乗個の信号をラッチするラッチ回路５２とにより構成されている。そして、上記ラッチ回路５２にラッチされた電圧比較回路５１の出力信号が、エンコーダ１６によりＮビットの信号にエンコードされてこの実施例のΣ△型Ａ／Ｄ変換回路の出力信号として後段回路に伝達される。
【００２０】
これとともに、上記ラッチ回路５２にラッチされた電圧比較回路５１の出力信号はローカルＤ／Ａ変換回路１７，１８へも伝達され、ローカルＤ／Ａ変換回路１７，１８でアナログ信号に変換された信号が、上記帰還信号Ｖｆ１，Ｖｆ２として上記第１加算回路１１と第２加算回路１２に供給されるようにされている。なお、ある値ａからｂを減算する減算回路は、ａに−ｂを加算する加算回路とみることができるので、この明細書では減算回路を加算回路と記すこととした。
【００２１】
上記積分回路１２，１４は、例えば図２に示されているように、入力端子ＩＮに接続された切替えスイッチＳＷ１と、該スイッチＳＷ１と接地点との間に接続されたサンプリング容量Ｃｉと、差動増幅回路ＡＭＰ１と、該差動増幅回路ＡＭＰ１の出力端子と反転入力端子との間に接続された帰還容量Ｃｆとからなり、まず図２（Ａ）のようにスイッチＳＷ１を入力端子ＩＮ側に接続してサンプリング容量Ｃｉに入力信号を取り込んでから、図２（Ｂ）のようにスイッチＳＷ１を差動増幅回路ＡＭＰ１側に切り替えて積分を行なうように制御される。
【００２２】
次に、本実施例のΣ△型Ａ／Ｄ変換回路の動作タイミングを、図３を用いて説明する。
図３に示されているように、本実施例のΣ△型Ａ／Ｄ変換回路においては、クロックφの各周期の前半Ｔ１，Ｔ３，……で第１積分器１２により入力データ信号のサンプルホールドを行ない、クロックφの各周期の後半Ｔ２，Ｔ４，……で第１積分器１２がサンプルホールドした信号の積分を行なう。また、第２積分器１４は、クロックφの各周期の後半Ｔ２，Ｔ４，……すなわち第１積分器１２よりも半周期遅いタイミングで入力データ信号のサンプルホールドを行ない、クロックφの各周期の前半Ｔ３，Ｔ５，……でサンプルホールドした信号の積分を行なう。そして、量子化回路１５が第１積分器１２のサンプリング動作よりも１周期遅いクロックφの各周期の前半Ｔ３，Ｔ５，……で比較動作を行ない、クロックφの各周期の後半Ｔ４，Ｔ６，……で比較結果のホールドを行なうようにされている。
【００２３】
従来のΣ△型Ａ／Ｄ変換回路においては、一般に、第２積分器１４は、第１積分器１２のサンプルホールドの期間よりも１周期遅いクロックφの前半Ｔ３，Ｔ５，……で入力信号のサンプルホールドを行ない、１周期遅れのクロックφの後半Ｔ４，Ｔ６，……でサンプルホールドした信号の積分を行なう。そして、量子化回路１５では１周期遅れのクロックφの前半Ｔ３，Ｔ５，……で比較結果のホールドを行ない、１周期遅れのクロックφの後半Ｔ４，Ｔ６，……で比較動作を行なうようにされている。つまり、第１積分器１２における第２データの積分と第２積分器１４における第１データの積分と比較器における比較動作が同じタイミングで行なわれていた。
【００２４】
かかる従来のタイミング制御の場合、次段の回路の動作に間に合わせるため、ローカルＤ／Ａ変換回路１７，１８が積分動作を開始する時点すなわち図３のタイミングｔ１までに、出力値が整定されなければならないため、帰還系の遅延ｔｄによりＤ／Ａ変換回路１７，１８での実効処理時間が充分にとれなくなるおそれがあった。ここで、帰還系の遅延によりＤ／Ａ変換回路１７，１８に入力される信号が遅れると、信号のレベルが完全に確定する前に各回路でのＤ／Ａ変換動作が終了してしまうため、その出力は精度の低いものになる。従って、各積分器でのサンプル動作開始時までにはＤ／Ａ変換回路からの帰還信号のレベルが確定している必要がある。
【００２５】
ところが、量子化回路１５を多ビットで構成した場合には、図１の量子化回路１５とＤ／Ａ変換回路１７，１８との間に、Ｄ／Ａ変換回路１７，１８を構成する素子の製造バラツキによる変換精度低下を防止するためＤＥＭ（ダイナミック・エレメント・マッチング）と呼ばれる回路を設けると、その分帰還信号の遅延が大きくなるため、Ｄ／Ａ変換回路１７，１８での実効処理時間が一層短くなってしまう。なお、ＤＥＭについては後に詳しく説明する。
【００２６】
一方、本実施例のΣ△型Ａ／Ｄ変換回路においては、図３に示されているようなタイミングで第１積分器１２における積分と第２積分器１４における積分と比較器における比較動作が行なわれるため、第１積分器１２における積分動作の開始に合わせてＤ／Ａ変換回路１７の出力値が整定しなければならないタイミングがｔ２のように、後へ延ばされる。これにより、帰還系の遅延ｔｄが多少大きくてもＤ／Ａ変換回路１７での実効処理時間が充分とれるようになる。ここで、Ｄ／Ａ変換回路１８の出力値が整定しなければならないタイミングは従来と同じｔ１であり、実効処理時間が充分に取れないように見える。
【００２７】
しかし、第２積分器１４に入力される信号は１次のノイズシェイプを受けるのに対し、第１積分器１２に入力される信号はそのまま出力信号に現われるため、帰還信号に対して要求される雑音レベルは、第２積分器１４よりも第１積分器１２に対するものの方が小さくなくてはならない。つまり、入力に対して許容される雑音レベル条件は第２積分器１４の方が第１積分器１２よりも緩い。そのため、図３のように、Ｄ／Ａ変換回路１７の出力値整定タイミングがｔ１からｔ２へ延ばされて、Ｄ／Ａ変換回路１７の実効処理時間が充分とれるようになると、第１積分器１２に対して入力される信号の雑音レベルを第２積分器１４の入力信号の雑音レベルよりも小さくすることができる。その結果、Ａ／Ｄ変換回路全体としての変換精度を高めることができる。
【００２８】
なお、ＤＥＭ回路を挿入しない帰還系の遅延ｔｄが小さい場合におけるＡ／Ｄ変換回路の出力ディジタル波形は、図４（Ａ）のようになる。これに対し、ＤＥＭ回路を挿入するとこれによって帰還系の遅延ｔｄが大きくなって、Ｄ／Ａ変換回路１８のデータ入力タイミングｔ０が図３のｔ１よりも後になった場合におけるＡ／Ｄ変換回路の出力ディジタル波形は、図４（Ｂ）のようになる。このとき、出力信号には信号帯域に非常に大きな雑音が存在し、出力波形Ｂは図４（Ａ）の波形とはかけ離れたものとなり、もはやＡ／Ｄ変換回路は正常に機能しなくなるので、ＤＥＭ回路の挿入により帰還系の遅延ｔｄが大きくなってＤ／Ａ変換回路１８のデータ入力タイミングｔ０がｔ１よりも後になるのは回避しなければならない。
【００２９】
次に、帰還系の遅延ｔｄを最小限に抑えることができるＤＥＭ回路とそれを用いたΣΔ型のＡ／Ｄ変換回路の実施例を、図５および図６を用いて説明する。この実施例においては、帰還系の遅延ｔｄを小さくできるので、従来のΣΔ型のＡ／Ｄ変換回路と同様なタイミングで動作させても良いが、図３に示されているタイミングで動作させることによってローカルＤ／Ａ変換回路１７における実効処理時間に余裕を持たせてＡＤ変換精度を高めるようにしても良い。
【００３０】
図５に示されているＡ／Ｄ変換回路は、２次のΣ△変調方式とされ、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコンチップのような一つの半導体基板に形成される。
この実施例のΣ△型Ａ／Ｄ変換回路は、アナログ入力信号Ｖｉｎと帰還信号Ｖｆ１との差分をとる第１加算回路１１と、該第１加算回路１１の出力の積分を行なう第１積分回路１２と、該第１積分回路１２の出力Ａ１と帰還信号Ｖｆ２との差分をとる第２加算回路１３と、該第２加算回路１３の出力の積分を行なう第２積分回路１４と、該第２積分回路１４の出力を量子化（ディジタル信号化）する量子化回路１５と、該量子化回路１５の出力をエンコードするエンコーダ１６と、量子化回路１５の出力をそれぞれＤ／Ａ変換して第１加算回路１１と第２加算回路１２へ供給する第１のローカルＤ／Ａ変換回路（ＤＡＣ１）１７と第２のローカルＤ／Ａ変換回路（ＤＡＣ２）１８と、量子化回路１５とローカルＤ／Ａ変換回路１７，１８との間に設けられたＤＥＭ（ダイナミック・エレメント・マッチング）回路１９とにより構成されている。
【００３１】
ＤＥＭ回路１９は、Ｄ／Ａ変換回路１７，１８を構成する素子の製造バラツキによる変換精度低下を防止するための回路であり、量子化回路１５から出力される温度計符号のような信号を所定のアルゴリズムにて変換してＤ／Ａ変換回路１７，１８へ供給する。温度計符号信号とは、量を表わす値が小さい方から０００００１，００００１１，０００１１１……１１１１１１のように、ＬＳＢ（もしくはＭＳＢ）の側から連続する“１”の数で値の大小関係を示すものである。ＤＥＭ回路１９における変換アルゴリズムとしては種々のものが提案されているが、最も一般的なものはＤＷＡ（データ・ウェイテッド・アベレージング）と呼ばれるアルゴリズムである。このアルゴリズムを８個のエレメントからなるＤ／Ａ変換回路に適用した場合について、図６を用いて説明する。
【００３２】
ＤＷＡアルゴリズムは、これを適用しない場合は、図６（Ａ）のように温度計符号の入力信号をエレメント０の側から順に割り当てられるものが、適用した場合には、図６（Ｂ）のように、ある入力の次の入力の際には直前の入力で使用されなかったエレメントのうち最小のものから順に割り当て、最後のエレメント７まで行った時は最初のエレメント０に戻るようにする方式である。これにより、各エレメントの使用回数が平均化され、仮に各エレメントにばらつきがあっても、そのばらつきによるノイズを入力信号の周波数帯域よりも高い周波数領域に拡散させ、周波数帯域でのノイズを低減することができる。
【００３３】
図７は、２つの積分回路を有する２次の変調方式のΣΔ型Ａ／Ｄ変換回路が理想的な特性を有すると仮定した場合に、Ａ／Ｄ変換出力をＤＦＴ（離散フーリエ変換）解析した結果を、サンプリング周波数を１とする正規化周波数を横軸にとって各周波数での振幅の大きさを表わしたものである。オーバーサンプリング型Ａ／Ｄ変換回路では、入力信号の周波数に対してサンプリング周波数は充分に高くされるため、図７においては、入力信号は「０」の近傍に振幅ピークＡとして現われる。横軸は正規化周波数であるので、０．５はナイキスト周波数に相当する。なお、ＤＦＴ解析では、振幅分布は０．５を中心に左右対称になるので、図７には半分のみ示してある。
【００３４】
図８は、ＤＥＭ回路１９を設けない２次の変調方式のΣΔ型Ａ／Ｄ変換回路において、ローカルＤ／Ａ変換回路１７，１８を構成する電流源や容量などの要素が製造バラツキで不整合を起こしている場合に、Ａ／Ｄ変換出力をＤＦＴ解析した結果を、正規化周波数を横軸にとって各周波数での振幅の大きさを表わしたものである。図８と図７を比較すると明らかなように、ＤＥＭ回路１９を設けないΣΔ型Ａ／Ｄ変換回路の特性を表わす図８においては、正規化周波数で０〜０．０５の範囲に相当する信号帯域に近い周波数領域において、図７よりも振幅レベルが大きいつまりノイズフロアが上昇していることが分かる。
【００３５】
図９は、ＤＥＭ回路１９を設けた２次の変調方式のΣΔ型Ａ／Ｄ変換回路において、ローカルＤ／Ａ変換回路１７，１８を構成する電流源や容量などの要素が製造バラツキで不整合を起こしている場合に、Ａ／Ｄ変換出力をＤＦＴ解析した結果を、正規化周波数を横軸にとって各周波数での振幅の大きさを表わしたものである。図９と図８を比較すると明らかなように、ＤＥＭ回路１９を設けたΣΔ型Ａ／Ｄ変換回路の特性を表わす図９においては、正規化周波数で０〜０．０５の範囲に相当する信号帯域に近い周波数領域において、図８よりも振幅レベルが小さいつまりノイズフロアが低下していることが分かる。一方、信号帯域から離れた周波数領域では図９の方が、振幅が全体的に高くなっており、このことからローカルＤ／Ａ変換回路１７，１８の構成要素の不整合に起因するノイズが、入力信号の周波数帯域よりも高い周波数領域に拡散されていることが分かる。例えば、図７においては０．４〜０．５の範囲で４０ｄＢに達するピークの数が１つであるが、図９では５つある。
【００３６】
図１０には、ＤＥＭ回路１９の具体的な構成例が示されている。図１０に示されているように、ＤＥＭ回路１９はマトリックス状に配置されたスイッチＳＷ０１〜ＳＷ７７からなるスイッチ回路９１と、これらのスイッチのオン・オフ制御信号ＣＳ０〜ＣＳ７を生成するスイッチ制御回路９２とにより構成されている。特に制限されるものでないが、この実施例では、量子化回路１５の出力が８ビットの場合が示されている。スイッチＳＷ０１〜ＳＷ７７には、各々ＰチャネルＭＯＳＦＥＴあるいはＮチャネルＭＯＳＦＥＴのような単チャネルのＭＯＳＦＥＴを使用することができる。
【００３７】
スイッチ回路９１は、量子化回路１５の出力ｉ０〜ｉ７が入力される８本の入力線Ｌｉ０〜Ｌｉ７と、入力線の数に対応して設けられた８本の出力線Ｌｏ０〜Ｌｏ７と、入力線Ｌｉ０〜Ｌｉ７と出力線Ｌｏ０〜Ｌｏ７のそれぞれ交点に設けられた６４個のスイッチＳＷ０１〜ＳＷ７７とからなる。これにより、入力線Ｌｉ０〜Ｌｉ７に入力された信号は８本の出力線Ｌｏ０〜Ｌｏ７のいずれに対しても出力可能にされる。ただし、同一行のスイッチＳＷ０１〜ＳＷ０７……スイッチＳＷ７１〜ＳＷ７７は、スイッチ制御回路９２からのオン・オフ制御信号ＣＳ０〜ＣＳ７によって、いずれか１つがオン状態にされ、１つの入力信号が同時に２つ以上の出力線へ出力されることはない。つまり、オン・オフ制御信号ＣＳ０〜ＣＳ７のうちハイレベルにされるのは１つであり、残りの７つの信号はロウレベルとされる。
【００３８】
さらに、スイッチ制御回路９２からのオン・オフ制御信号ＣＳ０〜ＣＳ７は、各スイッチ行のスイッチに対して１つずつ供給され、かつ隣接するスイッチ列のスイッチに対しては１つずれた状態で供給される。具体的には、１行目のスイッチＳＷ００に供給される制御信号ＣＳ０は２行目のスイッチＳＷ１１と３行目のスイッチＳＷ２２と……８行目のスイッチＳＷ７７とに供給され、１行目のスイッチＳＷ０１に供給される制御信号ＣＳ１は２行目のスイッチＳＷ１２と３行目のスイッチＳＷ２３と……８行目のスイッチＳＷ７０とに供給される。以下同様にして、１行目のスイッチＳＷ０７に供給される制御信号ＣＳ７は２行目のスイッチＳＷ１０と３行目のスイッチＳＷ２１と……８行目のスイッチＳＷ７６のように供給される。
【００３９】
その結果、スイッチ回路９１においてオン状態にされるスイッチは、スイッチマトリックスに対応する制御マトリックスを示す図１１（Ａ）や（Ｂ）において、“１”が立っているものに対応するスイッチとされる。同図より、スイッチ回路９１において同じにオン状態にされるスイッチは、斜め方向に並んだ１列のスイッチであることが分かる。
【００４０】
スイッチ制御回路９２は、量子化回路１５の出力ｉ０〜ｉ７を３ビットのバイナリコードに変換する２進エンコーダ９２１と、クロックφによってカウントアップされる３ビットのカウンタからなるポインタ９２２と、該ポインタ９２２から出力される３ビットのコードをデコードして前記スイッチ回路９１内のスイッチＳＷ０１〜ＳＷ７７のオン・オフ制御信号ＣＳ０〜ＣＳ７を生成するデコーダ９２３と、前記２進エンコーダ９２１でエンコードされた３ビットのコードとポインタ９２２が示す３ビットのコードを加算する加算器９２４とから構成されている。そして、この加算器９２４の加算結果が上記ポインタ９２２にセットされるように構成されている。
【００４１】
また、上記スイッチ制御回路９２を構成する回路のうちポインタ９２２はクロックφに同期して加算器９２４の値を取り込むダイナミックな動作を行ない、エンコーダ９２１とポインタ９２２と加算器９２４はスタティックな動作を行なう。
【００４２】
量子化回路１５の出力ｉ０〜ｉ７を３ビットのバイナリコードに変換する上記２進エンコーダ９２１は、量子化回路１５の出力ｉ０〜ｉ７が温度計符号であるため、出力ｉ０〜ｉ７のうちビットが“１”である信号数Ｎに応じて次の表１のような３ビットのバイナリコードに変換する。
【００４３】
【表１】
ポインタ９２２は初期設定により、値が「０００」にされる。このときデコーダ９２３の出力は、制御信号ＣＳ０〜ＣＳ７のうちＣＳ０のみハイレベルとされＣＳ１〜ＣＳ７はロウレベルとされる。そのため、スイッチ回路９１では、スイッチＳＷ００，ＳＷ１１，ＳＷ２２，ＳＷ３３，ＳＷ４４，ＳＷ５５，ＳＷ６６，ＳＷ７７がオン状態にされ、他のスイッチはすべてオフ状態とされる。これにより、入力線Ｌｉ０〜Ｌｉ７に入力された信号ｉ０〜ｉ７は出力線Ｌｏ０〜Ｌｏ７へそのまま出力される。
【００４５】
このとき、入力信号ｉ０〜ｉ７のうちビットが“１”である信号数が図６（Ｂ）の「時刻：１」のように、３つであった場合には、エンコーダ９２１からコード「０１１」が出力される（表１参照）。これが加算器９２４でポインタ９２２のそのときの値（ここでは「０００」）と加算されてポインタ９２２へ戻されるため、次の「時刻：２」におけるポインタ９２２の値は「０１１」となる。すると、デコーダ９２３の出力は、制御信号ＣＳ０〜ＣＳ７のうちＣＳ３のみハイレベルとされＣＳ０〜ＣＳ２，ＣＳ４〜ＣＳ７はロウレベルとされる。そのため、スイッチ回路９１では、スイッチＳＷ０３，ＳＷ１４，ＳＷ２５，ＳＷ３６，ＳＷ４７，ＳＷ５０，ＳＷ６１，ＳＷ７２がオン状態にされ、他のスイッチはすべてオフ状態とされる。
【００４６】
これにより、入力線Ｌｉ０〜Ｌｉ７に入力された信号ｉ０〜ｉ７は３本ずれた出力線へ出力される。そのため、ｉ０はＬｏ３へ、ｉ１はＬｏ４へ、ｉ２はＬｏ５へ、ｉ３はＬｏ６へ、ｉ４はＬｏ７へ、ｉ５はＬｏ０へ、ｉ６はＬｏ１へ、そしてｉ７はＬｏ２ヘそれぞれ出力される。つまり、図６（Ｂ）の「時刻：２」のように３要素ずれた出力とされる。このとき、入力信号ｉ０〜ｉ７のうちビットが“１”である信号数が図６（Ｂ）の「時刻：２」のように、４つであった場合には、エンコーダ９２１からコード「１００」が出力される（表１参照）。
【００４７】
このコード「１００」が加算器９２４でポインタ９２２のそのときの値（ここでは「０１１」）と加算されてポインタ９２２へ戻されるため、次の「時刻３」におけるポインタ９２２の値は「１１１」となる。すると、デコーダ９２３の出力は、制御信号ＣＳ０〜ＣＳ７のうちＣＳ７のみハイレベルとされＣＳ０〜ＣＳ６はロウレベルとされる。そのため、スイッチ回路９１では、スイッチＳＷ０７，ＳＷ１０，ＳＷ２１，ＳＷ３２，ＳＷ４３，ＳＷ５４，ＳＷ６５，ＳＷ７６がオン状態にされ、他のスイッチはすべてオフ状態とされる。
【００４８】
これにより、入力線Ｌｉ０〜Ｌｉ７に入力された信号ｉ０〜ｉ７は７本ずれた出力線へ出力される。そのため、ｉ０はＬｏ７へ、ｉ１はＬｏ０へ、ｉ２はＬｏ１へ、ｉ３はＬｏ２へ、ｉ４はＬｏ３へ、ｉ５はＬｏ４へ、ｉ６はＬｏ５へ、そしてｉ７はＬｏ６ヘそれぞれ出力される。つまり、図６（Ｂ）の「時刻：３」のように７要素ずれた出力とされる。
【００４９】
従来のΣΔ型Ａ／Ｄ変換器においてはＤＥＭ回路は論理ゲート回路で構成されていたため信号の遅延が大きかったが、この実施例のＤＥＭ回路１９は、以上のようにスイッチ回路９１とそれを制御するスイッチ制御回路９２とから構成されているため、信号の遅延を生じることなく量子化回路の出力のビットをバレルシフトした信号を後段のローカルＤ／Ａ変換回路へ渡すことができる。
【００５０】
なお、この実施例のＤＥＭ回路１９は、図１２（Ａ）に示すように、スイッチ制御回路９２が量子化回路１５の出力ｉ０〜ｉ７に基づいてスイッチ回路９１に対するオン・オフ制御信号ＣＳ０〜ＣＳ７を生成するように構成されているが、これに限定されるものでない。スイッチ回路９１を通過した前と後で、量子化回路１５の出力ｉ０〜ｉ７は基本的には変わらないので、例えば、図１２（Ｂ）や（Ｃ）に示すように、スイッチ制御回路９２がスイッチ回路９１を通過した後の信号や、スイッチ回路９１を通過した前と後の信号に基づいて、スイッチ回路９１に対するオン・オフ制御信号ＣＳ０〜ＣＳ７を生成するように構成することも可能である。
【００５１】
さらに、スイッチ回路９１に対するオン・オフ制御信号ＣＳ０〜ＣＳ７を、量子化回路１５の出力ｉ０〜ｉ７に基づかないで生成する図１２（Ｄ）に示すような構成も可能である。このような方式は、図１３に示すように、スイッチ制御回路９２を、ランダム値発生回路９２５とデコーダ９２３とから構成するような場合である。デコーダ９２３はランダム値発生回路９２５が発生する値に応じてスイッチ回路９１に対するオン・オフ制御信号ＣＳ０〜ＣＳ７のうちいずれか１つをハイレベル“１”とし、残りをロウレベル“０”にする。かかかる方式を適用した場合にも、比較的長い時間に着目すると各エレメントの使用回数が平均化され、Ｄ／Ａ変換回路１７，１８を構成する素子の製造バラツキによる変換精度低下を防止することができる。
【００５２】
次に、ＤＥＭ回路の他の構成例を、図１４〜図１９を用いて説明する。図１４はＤＥＭ回路を構成するスイッチ回路９１の他の例を示す。
この実施例のスイッチ回路は、１ビットシフタからなるローカルシフト回路９１１と、図１１のスイッチ回路９１よりも規模の小さなスイッチマトリックス９１２とから構成されている。ローカルシフト回路９１１は、入力線Ｌｉ０〜Ｌｉ７の信号を各々隣接する信号線に１ビットだけずらす回路であり、かかる回路は例えば図１５に示されているように、本来の信号入力線Ｌｉ０〜Ｌｉ７上に設けられたスイッチ素子ＳＷｉ１０〜ＳＷｉ１７と、隣接信号線間に設けられたスイッチ素子ＳＷｉ２０〜ＳＷｉ２７とから構成することができる。
【００５３】
これらのスイッチ素子をオン、オフ制御する信号は、図１１に示されているスイッチ制御回路９２と同様な構成からなる回路により生成することができる。オン、オフ制御信号は、ＣＳとその反転信号／ＣＳのみであり、対をなすスイッチ素子ＳＷｉ１０とＳＷｉ２０、ＳＷｉ１１とＳＷｉ２１、……ＳＷｉ１７とＳＷｉ２７は、互いに一方がオン状態にされるときは、他方はオフ状態とされる。
【００５４】
スイッチマトリックス９１２は、図１６に示されているように、奇数番目の入力線Ｌｉ０，Ｌｉ２……Ｌｉn-2と奇数番目の出力線Ｌｏ０，Ｌｏ２……Ｌｏn-2との間に設けられたスイッチＳＷ００，ＳＷ０２……と、偶数番目の入力線Ｌｉ１，Ｌｉ３……Ｌｉn-1と偶数番目の出力線Ｌｏ１，Ｌｏ３……Ｌｏn-1との間に設けられたスイッチＳＷ１１，ＳＷ１２……とから構成される。これにより、スイッチマトリックス９１２のスイッチの数を図１１のスイッチ回路９１の半分の３２個とすることができる。従って、ローカルシフト回路９１１のスイッチを合わせたトータルのスイッチの数も４８個であり、図１０の回路の６４個に比べて少なくなる。
【００５５】
上記ローカルシフト回路９１１は、スイッチマトリックス９１２の入力側でなく出力側に設けても良い。また、図１４のローカルシフト回路９１１の前段もしくは後段に、２ビットシフトさせるビットシフタを設ければ、スイッチマトリックス９１２のスイッチ数をさらに半減させることができる。このような２のｎ乗のビットシフトを行うローカルシフタを直列にｎ段設ける（例えばｎ＝３であれば、１ビット、２ビット、４ビットのローカルシフタを用いる）ことで、スイッチマトリックス９１２のスイッチ数を削減することができる。これにより、スイッチマトリックス９１２を構成するスイッチの数をさらに減らすことが可能となる。
【００５６】
図１７には、実施例のΣ△型Ａ／Ｄ変換回路におけるＤＥＭ回路１９として使用することが可能な図１２（Ｄ）に示すビット変換回路の例が示されている。この実施例では、スイッチ回路９１は入力線Ｌｉ０と出力線Ｌｏ０，Ｌｏ７との間に設けられたスイッチＳＷ００，ＳＷ０７と、入力線Ｌｉ１と出力線Ｌｏ１，Ｌｏ６との間に設けられたスイッチＳＷ１１，ＳＷ１６と、入力線Ｌｉ２と出力線Ｌｏ２，Ｌｏ５との間に設けられたスイッチＳＷ２２，ＳＷ２５と、……入力線Ｌｉ７と出力線Ｌｏ０，Ｌｏ７との間に設けられたスイッチＳＷ７０，ＳＷ７７のように、２つの対角線上に沿って配置された７×２個のスイッチからなり、一方の対角線に沿った７個のスイッチＳＷ００，ＳＷ１１……ＳＷ７７はスイッチ制御回路９２からの制御信号Ｃ０によって同時にオン、オフされ、他方の対角線に沿った７個のスイッチＳＷ０７，ＳＷ１６……ＳＷ７０はスイッチ制御回路９２からの制御信号Ｃ１によって同時にオン、オフされる。
【００５７】
スイッチ制御回路９２は、一方の入力端子がハイレベル“１”に固定された排他的論理和回路９２６と、該回路の出力を遅延して他方の入力端子にフィードバックする遅延回路９２７と、排他的論理和回路９２６の出力信号をデコードするデコーダ９２３とから構成されている。遅延回路９２７の遅延時間は、スイッチ回路９１への入力信号すなわち量子化回路１５の出力ｉ０〜ｉ７の入力周期に応じた時間に設定される。この実施例のスイッチ制御回路９２では、排他的論理和回路９２６の出力信号は、遅延回路９２７の遅延時間に応じてハイレベルとロウレベルとに交互に変化する。その結果、デコーダ９２３からは何れか一方がハイレベルで他方がロウレベルの制御信号Ｃ０，Ｃ１が出力される。
【００５８】
これによって、スイッチ回路９１においてオン状態にされるスイッチは、スイッチ回路９１に対応する制御マトリックスを示す図１８（Ａ）と（Ｂ）において、“１”が立っているものに対応するスイッチとされる。つまり、２つの対角線上のスイッチＳＷ００〜ＳＷ７７またはＳＷ０７〜ＳＷ７０のいずか一方が全てオンで、他方は全てオフとなる状態が交互に繰り返される。
【００５９】
従って、この実施例のビット変換回路を使用したＤＥＭ回路は、図１９に示すように、奇数時刻には温度計符号の入力信号をエレメント０の側からエレメント７へ向って順に割り当て、偶数時刻には温度計符号の入力信号をエレメント７の側からエレメント０へ向って順に割り当てるように動作する。この実施例においては、８種類の温度計符号信号が均等に現われるとすると、比較的長い時間に着目すると各エレメントの使用回数が平均化され、Ｄ／Ａ変換回路１７，１８を構成する素子の製造バラツキによる変換精度低下を防止することができる。また、本実施例は、前記実施例に比べれば素子の製造バラツキによる変換精度低下の抑制効果は小さいものの、スイッチ回路９１を構成するスイッチの数が非常に少なくて済む。
【００６０】
なお、本実施例をＤＥＭ回路に適用した場合、温度計符号信号の「３」以下の現われる頻度の高いシステムではエレメント３やエレメント４の使用頻度が少なくなり、逆に温度計符号信号の「４」以上の現われる頻度の高いシステムではエレメント３やエレメント４の使用頻度が多くなるという若干の偏りが発生するという不具合があるが、実際のシステムではそれほど問題にはならない。
【００６１】
次に、本発明に係るΣ△型Ａ／Ｄ変換回路の他の実施例を、図２０および図２１を用いて説明する。図２０および図２１に示されているＡ／Ｄ変換回路は、３次のΣ△変調方式とされている。
図２０および図２１の実施例のΣ△型Ａ／Ｄ変換回路は、図５の実施例のΣ△型Ａ／Ｄ変換回路を構成する回路に加えて、第２積分回路１４と量子化回路１５との間に、第２積分回路１４の出力と帰還信号Ｖｆ３との差分をとる第３加算回路２１と、該第３加算回路２１の出力の積分を行なう第３積分回路２２とが設けられている。これとともに、量子化回路１５から出力された帰還信号をアナログ信号に変換する第３のローカルＤ／Ａ変換回路（ＤＡＣ３）２３と、帰還経路上のＤＥＭ回路１９の後段に量子化回路１５から出力された信号を半周期〜１周期遅延させる遅延手段２４とが設けられている。
図２０の実施例と図２１の実施例との違いは、この遅延手段２４をローカルＤ／Ａ変換回路２３と１８との間に設けるか、ローカルＤ／Ａ変換回路１８と１７との間に設けるかにある。
【００６２】
図２２には図２０の実施例のΣ△型Ａ／Ｄ変換回路の動作タイミング例が、また図２３には図２１の実施例のΣ△型Ａ／Ｄ変換回路の動作タイミング例が示されている。
図２２より、図２０の実施例のΣ△型Ａ／Ｄ変換回路においては、第１〜第３の積分回路１２，１４，２２におけるサンプルホールドと積分のタイミングをそれぞれクロックφの半周期分ずつずらすことによって、第１積分器１２における積分動作の開始に合わせてローカルＤ／Ａ変換回路１７，１８（ＤＡＣ１，ＤＡＣ２）の出力値が整定しなければならないタイミングがｔ３のように、後へ延ばされる。これにより、帰還系の遅延ｔｄが多少大きくてもＤ／Ａ変換回路１７および１８での実効処理時間が充分とれるようになる。Ｄ／Ａ変換回路２３のデータ入力タイミングは半周期前であるが、前述したように、後段のＤ／Ａ変換回路は前段のＤ／Ａ変換回路に比べて入力に対して許容される雑音レベル条件が緩いので問題はない。
【００６３】
また、図２０の実施例とは遅延手段２４の位置が異なる図２１の実施例のΣ△型Ａ／Ｄ変換回路においては、図２３より、ローカルＤ／Ａ変換回路１８（ＤＡＣ２）のデータの入力タイミングが図２０の実施例よりも半周期だけ前にずれるが、第１積分器１２における積分動作の開始に合わせてローカルＤ／Ａ変換回路１７の出力値が整定しなければならないタイミングがｔ３のように後へ延ばされることにより、帰還系の遅延ｔｄが多少大きくても少なくともＤ／Ａ変換回路１７での実効処理時間が充分とれるようになる。その結果、回路全体としての変換精度が高くなる。
【００６４】
本実施例では、全ての積分器が前段積分器の動作タイミングと半周期ずれた場合を示したが、最も精度を必要とする第１積分器１２に対しＤ／Ａ変換器の実効処理時間が取れるようにすればよく、第１積分器１２、第2積分器１４の動作タイミングは同じで、第３積分器２２のみ半周期ずらすように構成してもよい。
【００６５】
次に、上記実施例のΣ△型Ａ／Ｄ変換回を、ＲＦ−ＩＣに内蔵されて復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器として使用したＲＦ−ＩＣおよび無線通信システムの構成例を、図２４を用いて説明する。
図２４に示されているように、この実施例の無線通信システムは信号電波の送受信用アンテナ１００、送受信切り替え用のスイッチ１１０、受信信号から不要波を除去するＳＡＷフィルタなどからなる高周波フィルタ１２０ａ〜１２０ｄ、送信信号を増幅する高周波電力増幅回路（パワーモジュール）１３０、受信信号を復調したり送信信号を変調したりする高周波ＩＣ２００、送信データをＩ，Ｑ信号に変換したり高周波ＩＣ２００を制御したりするベースバンド回路３００などで構成される。高周波ＩＣ２００とベースバンド回路３００は、各々別個の半導体チップ上に半導体集積回路として構成される。
【００６６】
特に制限されるものでないが、この実施例の高周波ＩＣ２００は、ＧＳＭ８５０とＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の通信方式による４つの周波数帯の信号の変復調が可能に構成されている。また、これに応じて、高周波フィルタは、ＧＳＭ８５０の周波数帯の受信信号を通過させるフィルタ１２０ａと、ＧＳＭ９００の周波数帯の受信信号を通過させるフィルタ１２０ｂと、ＤＣＳ１８００の周波数帯の受信信号を通過させるフィルタ１２０ｃと、ＰＣＳ１９００の周波数帯の受信信号を通過させるフィルタ１２０ｄとが設けられている。
【００６７】
本実施例の高周波ＩＣ２００は、大きく分けると、受信系回路ＲＸＣと、送信系回路ＴＸＣと、それ以外の制御回路やクロック生成回路など送受信系に共通の回路からなる制御系回路ＣＴＣとで構成される。
【００６８】
受信系回路ＲＸＣは、ＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の各周波数帯の受信信号をそれぞれ増幅するロウノイズアンプ２１０ａ，２１０ｂ，２１０ｃ，２１０ｄと、高周波発振回路（ＲＦＶＣＯ）２５０で生成された局部発振信号φRFを分周し互いに９０°位相がずれた直交信号を生成する分周移相回路２１１ａ，２１１ｂと、ロウノイズアンプ２１０ａ，２１０ｂで増幅されたＧＳＭ系の受信信号に分周移相回路２１１で生成された直交信号をミキシングすることにより復調およびダウンコンバートを行なうミキサ回路２１２ａと、ロウノイズアンプ２１０ｃ，２１０ｄで増幅されたＤＣＳとＰＣＳ系の受信信号に分周移相回路２１１ｂで生成された直交信号をミキシングすることにより復調およびダウンコンバートを行なうミキサ回路２１２ｂと、復調されたＩ，Ｑ信号をそれぞれ増幅してベースバンド回路３００へ出力する各周波数帯に共通の高利得増幅部２２０Ａ，２２０Ｂと、高利得増幅部２２０Ａ，２２０Ｂ内のアンプの入力ＤＣオフセットをキャンセルするためのオフセットキャンセル回路２１３と、高利得増幅部２２０Ａ，２２０Ｂで増幅されたＩ，Ｑ信号をそれぞれ例えば３ビットのディジタル信号に変換するＡ／Ｄ変換回路２３１Ａ，２３１Ｂと、変換された３ビットの時間軸方向に高い解像度を有する信号を１４ビットの電圧方向に高い解像度を有する信号に変換するデシメーションフィルタ回路２３２Ａ，２３２Ｂなどからなる。３ビットの信号を１４ビットの低周波数の信号に変換することにより、高周波ＩＣ２００からベースバンド回路３００へのデータの転送速度を落とすことができる。
【００６９】
高利得増幅部２２０Ａは、複数のロウパスフィルタＬＰＦ１１，ＬＰＦ１２，ＬＰＦ１３，ＬＰＦ１４と利得制御アンプＰＧＡ１１，ＰＧＡ１２，ＰＧＡ１３とが交互に直列形態に接続され、最終段に利得が固定のアンプＡＭＰ１が接続された構成を有しており、復調されたI信号を不要波を除去しつつ所定の振幅レベルまで増幅する。高利得増幅部２２０Ｂも同様に、複数のロウパスフィルタＬＰＦ２１，ＬＰＦ２２，ＬＰＦ２３，ＬＰＦ２４と利得制御アンプＰＧＡ２１，ＰＧＡ２２，ＰＧＡ２３とが交互に直列形態に接続され、最終段に利得が固定のアンプＡＭＰ２が接続された構成を有しており、復調されたＱ信号を所定の振幅レベルまで増幅する。
【００７０】
オフセットキャンセル回路２１３は、各利得制御アンプＰＧＡ１１〜ＰＧＡ２３に対応して設けられ入力端子間を短絡した状態におけるそれらの出力電位差をディジタル信号に変換するＡ／Ｄ変換回路（ＡＤＣ）と、これらのＡ／Ｄ変換回路による変換結果に基づき、対応する利得制御アンプＰＧＡ１１〜ＰＧＡ２３の出力のＤＣオフセットを「０」とするような入力オフセット電圧を生成し差動入力に対して与えるＤ／Ａ変換回路（ＤＡＣ）と、これらのＡ／Ｄ変換回路（ＡＤＣ）とＤ／Ａ変換回路（ＤＡＣ）を制御してオフセットキャンセル動作を行なわせる制御回路などから構成される。デシメーションフィルタ回路２３２Ａ，２３２Ｂにより変換された１４ビットのディジタルＩ，Ｑ信号は、ディジタルインタフェース回路２４０を介してベースバンドＬＳＩ３００へ出力される。
【００７１】
送信系回路ＴＸＣは、図示しないが、ベースバンド回路３００から供給されるＩ信号とＱ信号により変調をかける変調回路と、変調された信号を送信周波数の信号にアップコンバートする周波数変換回路とが設けられている。アップコンバートされた送信信号はパワーモジュール１３０により電力増幅され、フィルタ１４１，１４２により不要波を除去された後、切替えスイッチ１１０を経てアンテナ１００に供給される。特に制限されるものでないが、パワーモジュールには、ＧＳＭ系の送信信号を増幅するパワーアンプ１３１と、ＤＣＳとＰＣＳ系の送信信号を増幅するパワーアンプ１３２とが設けられている。ＧＳＭ方式では、送信と受信は時間的に別々に行なわれるので、ＲＦ−ＶＣＯ２５０を受信系回路ＲＸＣと送信系回路ＴＸＣの共通の発振回路として使用するように構成することも可能である。
【００７２】
また、この実施例の高周波ＩＣ２００のチップ上には、チップ全体を制御する制御回路２６０と、基準発振信号φrefを生成する基準発振回路（ＶＣＸＯ）２６１と、該基準発振信号φrefに基づいて前記Ａ／Ｄ変換回路２３１Ａ，２３１Ｂの動作タイミングを与えるクロック信号φや制御回路２６０により生成されるチップ内部の制御信号の基準となるクロック信号を生成するタイミング発生回路２６２とが設けられている。
【００７３】
なお、基準発振信号φrefは周波数精度の高いことが要求されるため、基準発振回路２６１には外付けの水晶振動子が接続される。基準発振信号φrefとしては、２６ＭＨｚあるいは１３ＭＨｚのような周波数が選択される。かかる周波数の水晶振動子は、汎用部品であり容易に手に入れることができるためである。
【００７４】
制御回路２６０には、ベースバンドＬＳＩ３００から同期用のクロック信号ＣＬＫと、データ信号ＳＤＡＴＡと、制御信号としてのロードイネーブル信号ＬＥＮとが供給されており、制御回路２６０は、ロードイネーブル信号ＬＥＮが有効レベルにアサートされると、ベースバンド回路３００から伝送されてくるデータ信号ＳＤＡＴＡをクロック信号ＣＬＫに同期して順次取り込んで、チップ内部の制御信号を生成する。特に制限されるものでないが、データ信号ＳＤＡＴＡはシリアルで伝送される。ベースバンドＬＳＩ３００はマイクロプロセッサなどから構成される。
【００７５】
本実施例の高周波ＩＣ２００においては、受信系回路の最終段にＡ／Ｄ変換回路を設けてＩ，Ｑ信号をディジタル化するようにしているため、ベースバンド回路３００への伝送ロスがなく、Ｓ／Ｎを向上させることができる。また、ディジタルＩ，Ｑ信号を受けるベースバンド回路３００側においてディジタルフィルタ処理などを行なうように構成することで、高利得増幅部２２０Ａ，２２０Ｂではそれほど高いゲインで受信信号を増幅してノイズを除去しなくても精度の高い受信データを得ることができるようになるので、高利得増幅部２２０Ａ，２２０Ｂの多段接続されている利得制御アンプとフィルタを簡略化することができ、これによりチップサイズの低減が可能になる。
【００７６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、実施例においては２次および３次のΣ△型Ａ／Ｄ変換回路について説明したが、本発明は、４次以上の変調方式のΣ△型Ａ／Ｄ変換回路にも適用することができる。また、実施例においては、各積分回路におけるサンプルホールド動作と積分動作が、デューティがほぼ５０％のクロック信号φのパルス期間に応じてほぼ同一時間内に実行されるように構成されているが、デューティが５０％でないクロック信号を用いて例えば積分動作をサンプルホールド動作よりも長い時間かけて行なうまたはその逆に行なうように構成することも可能である。
【００７７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話機のような無線通信システムに用いられる高周波ＩＣに適用した場合について説明したが、本発明はそれに限定されるものでなく、ΣΔ型Ａ／Ｄ変換器やバレルシフタを内蔵した通信用以外の半導体集積回路に対しても本発明を適用することができる。
【００７８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、２個以上の積分器を有し各積分器に対応してそれぞれ量子化回路の出力をＤ／Ａ変換するＤ／Ａ変換器が設けられた２次以上のΣΔ型Ａ／Ｄ変換器において、フィードバック経路での遅延を低減しＡ／Ｄ変換精度を高めることができる。
【００７９】
また、本発明に従うと、ΣΔ型Ａ／Ｄ変換器のフィードバック経路に設けられるＤＥＭ回路を構成するのに好適な信号遅延量の少ないビット変換回路を実現することできる。
【００８０】
さらに、受信系回路で復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器を有する通信用半導体集積回路において、Ｉ，Ｑ信号を精度良くディジタル信号に変換して出力することができるという効果がある。
【図面の簡単な説明】
【図１】本発明にかかるΣ△変調方式のＡ／Ｄ変換回路の第１の実施例の機能ブロック図である。
【図２】上記ΣΔ型Ａ／Ｄ変換器における積分回路の具体例を示す回路図である。
【図３】第１の実施例のΣΔ型Ａ／Ｄ変換回路の動作タイミングを示すタイミングチャートである。
【図４】（Ａ）はＤＥＭ回路を挿入しないフィードバック系の遅延ｔｄが小さい場合におけるＡ／Ｄ変換回路の出力ディジタル波形を示す波形図、（Ｂ）はＤＥＭ回路を挿入したフィードバック系の遅延ｔｄが大きい場合におけるＡ／Ｄ変換回路の出力ディジタル波形を示す波形図である。
【図５】本発明にかかるΣ△変調方式のＡ／Ｄ変換回路の第２の実施例の機能ブロック図である。
【図６】（Ａ）はＤＷＡアルゴリズムを適用しない場合のローカルＤ／Ａ変換回路における入力の例を示す説明図、（Ｂ）はＤＷＡアルゴリズムを適用した場合のローカルＤ／Ａ変換回路における入力の例を示す説明図である。
【図７】２次の変調方式のΣΔ型Ａ／Ｄ変換回路が理想的な特性を有すると仮定した場合に、Ａ／Ｄ変換出力をＤＦＴ解析した結果を、正規化周波数を横軸にとって各周波数での振幅レベルを表わした周波数特性図である。
【図８】ＤＥＭ回路を設けない２次の変調方式のΣΔ型Ａ／Ｄ変換回路において、ローカルＤ／Ａ変換回路を構成する電流源や容量などの要素が製造バラツキで不整合を起こしている場合に、Ａ／Ｄ変換出力をＤＦＴ解析した結果を、正規化周波数を横軸にとって各周波数での振幅レベルを表わした周波数特性図である。
【図９】ＤＥＭ回路を設けた２次の変調方式のΣΔ型Ａ／Ｄ変換回路において、ローカルＤ／Ａ変換回路を構成する電流源や容量などの要素が製造バラツキで不整合を起こしている場合に、Ａ／Ｄ変換出力をＤＦＴ解析した結果を、正規化周波数を横軸にとって各周波数での振幅レベルを表わした周波数特性図である。
【図１０】ＤＥＭ回路の具体的な構成例を示す回路構成図である。
【図１１】（Ａ）〜（Ｃ）は図１０のスイッチ回路を構成するスイッチマトリックスのオン・オフ状態の例を示す説明図である。
【図１２】（Ａ）〜（Ｄ）は図１０のスイッチ制御回路へ入力される信号の取り出し方（入力信号がない場合を含む）の例を示す説明図である。
【図１３】図１２（Ｄ）の方式に対応したスイッチ制御回路の構成例を示すブロック図である。
【図１４】ＤＥＭ回路を構成するスイッチ回路の他の例を示す構成図である。
【図１５】図１４のスイッチ回路のビットシフタの具体例を示す回路図である。
【図１６】図１４のスイッチ回路のスイッチマトリックスの具体例を示す回路図である。
【図１７】ＤＥＭ回路として使用することが可能なビット変換回路の例を示す回路構成図である。
【図１８】図１７のビット変換回路のスイッチ回路を構成するスイッチのオン・オフ状態の例を示す説明図である。
【図１９】図１７のビット変換回路をＤＥＭ回路として使用した場合の各エレメントの使用状態を、時間を追って示した説明図である。
【図２０】本発明にかかるΣ△変調方式のＡ／Ｄ変換回路の第３の実施例の機能ブロック図である。
【図２１】図２０のΣ△型Ａ／Ｄ変換回路の変形例を示すブロック図である。
【図２２】図２０のΣ△型Ａ／Ｄ変換回路の動作タイミングを示すタイミングチャートである。
【図２３】図２１のΣ△型Ａ／Ｄ変換回路の動作タイミングを示すタイミングチャートである。
【図２４】実施例のΣ△型Ａ／Ｄ変換回を、ＲＦ−ＩＣに内蔵されて復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器として使用したＲＦ−ＩＣおよび無線通信システムの構成例を示すブロック図である。
【符号の説明】
１１，１３，２１ 加算回路
１２，１４，２２ 積分回路
１５ 量子化回路
１６ エンコーダ
１７，１８，２３ ローカルＤ／Ａ変換回路
１９ ＤＥＭ回路
Claims (7)
- 複数の入力線および複数の出力線並びに前記複数の入力線と前記複数の出力線との間に設けられたスイッチ素子を有するスイッチ回路と、
前記複数の入力線または前記複数の出力線により伝送される信号に基づいて前記スイッチ素子の制御信号を生成する制御回路とを備え、
前記スイッチ素子のオン、オフ状態に応じて前記複数の入力線より入力された信号を任意のビットだけシフトして前記複数の出力線より出力可能にされたシフト回路を内蔵し、
前記スイッチ回路の入力側もしくは出力側には、前記複数の入力線により伝送される各信号を他の入力線へ伝達可能にするスイッチ素子または前記複数の出力線により伝送される各信号を他の出力線へ伝達可能にするスイッチ素子からなるローカルシフト回路が設けられ、該ローカルシフト回路を構成するスイッチ素子の制御信号が前記制御回路により生成されるようにされていることを特徴とする半導体集積回路。 - 前記複数の入力線より入力される信号は温度計符号信号であり、前記制御回路は、前記複数の入力線より前記シフト回路に入力される信号をエンコードして入力信号のシフト量を決定し、決定したシフト量に応じて前記スイッチ素子の制御信号を生成するようにされていることを特徴とする請求項１に記載の半導体集積回路。
- 入力されたアナログ信号と帰還信号との差を求める第１加算回路および該第１加算回路の出力信号を積分する第１積分回路と、該第１積分回路の出力信号と帰還信号との差を求める第２加算回路および該第２加算回路の出力信号を積分する第２積分回路とを有する変調部と、該変調部の出力電圧を量子化する量子化回路と、該量子化回路から出力される複数ビットの信号をアナログ信号に変換して前記第１加算回路に供給される帰還信号を生成する第１ローカルＤ／Ａ変換回路と、前記量子化回路から出力される複数ビットの信号をアナログ信号に変換して前記第２加算回路に供給される帰還信号を生成する第２ローカルＤ／Ａ変換回路とを含む２次以上のΣΔ型Ａ／Ｄ変換回路であって、
前記量子化回路から前記第１および第２ローカルＤ／Ａ変換回路への帰還経路に、複数の入力線および複数の出力線並びに前記複数の入力線と前記複数の出力線との間に設けられたスイッチ素子を有するスイッチ回路と、前記複数の入力線または前記複数の出力線の信号に基づいて前記スイッチ素子の制御信号を生成する制御回路もしくは前記複数の入力線および前記複数の出力線の信号を参照することなく前記スイッチ素子の制御信号を生成する制御回路とを備え、前記スイッチ素子のオン、オフ状態に応じて前記複数の入力線より入力された信号を任意のビットだけシフトして前記複数の出力線より出力可能にされたシフト回路を備えたΣΔ型Ａ／Ｄ変換回路を内蔵して、
前記スイッチ回路の入力側もしくは出力側には、前記複数の入力線の各信号を他の入力線へ伝達可能にするスイッチ素子または複数の出力線の各信号を他の出力線へ伝達可能にするスイッチ素子からなるローカルシフト回路が設けられ、該ローカルシフト回路を構成するスイッチ素子のオン、オフ制御信号が前記制御回路により生成されるようにされていることを特徴とする半導体集積回路。 - 前記複数の入力線より入力される信号は温度計符号信号であり、前記制御回路は、前記複数の入力線より入力される信号をエンコードして入力信号のシフト量を決定し、決定したシフト量に応じて前記スイッチ素子の制御信号を生成するようにされていることを特徴とする請求項３に記載の半導体集積回路。
- 前記第１積分回路における積分動作と前記第２積分回路における入力信号の取込み動作が並行して行なわれ、前記第１積分回路における入力信号の取込み動作と前記第２積分回路における積分動作と前記量子化回路における量子化動作が並行して行なわれ、前記第１積分回路における積分動作と前記第２積分回路における入力信号の取込み動作と前記第２ ローカルＤ／Ａ変換回路における変換動作が並行して行なわれるようにされていることを特徴とする請求項４に記載の半導体集積回路。
- 前記第２積分回路の後段に、該第２積分回路の出力信号と帰還信号との差を求める第３加算回路および該第３加算回路の出力信号を積分する第３積分回路をさらに備え、少なくとも前記第１加算回路へは前記量子化回路の出力信号が遅延回路により所定時間遅れたタイミングで供給されるようにされていることを特徴とする請求項５に記載の半導体集積回路。
- 前記量子化回路は、前記変調部の出力電圧を複数の参照電圧と比較して量子化する複数の電圧比較回路と、該複数の電圧比較回路の出力を保持するラッチ回路とを備え、該ラッチ回路による電圧比較回路の出力の比較動作は最終段積分回路の積分動作と並行して行なわれるようにされていることを特徴とする請求項６に記載の半導体集積回路。
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