KR20240014615A - 노이즈 셰이핑 연속 근사 레지스터 (sar) 아날로그-디지털 변환기 - Google Patents

노이즈 셰이핑 연속 근사 레지스터 (sar) 아날로그-디지털 변환기 Download PDF

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Abstract

특정 양태들에서, 아날로그-디지털 변환기(ADC)는 제 1 입력부, 제 2 입력부, 및 출력부를 갖는 비교기를 포함한다. ADC 는 또한, 비교기의 제 1 입력부에 결합된 디지털-아날로그 변환기(DAC), 스위칭 회로, 비교기의 제 1 입력부와 스위칭 회로 사이에 결합된 제 1 커패시터, 비교기의 제 1 입력부와 스위칭 회로 사이에 결합된 제 2 커패시터, 및 입력부 및 출력부를 갖는 증폭 회로를 포함하고, 상기 증폭 회로의 입력부는 스위칭 회로에 결합된다. ADC 는, 증폭 회로의 출력부와 DAC 사이에 결합된 제 1 스위치, 및 입력부 및 출력부를 갖는 연속 근사 레지스터(SAR)를 더 포함하고, 상기 SAR의 입력부는 비교기의 출력부에 결합되고, SAR의 출력부는 DAC에 결합된다.

Description

노이즈 셰이핑 연속 근사 레지스터 (SAR) 아날로그-디지털 변환기
관련 출원들에 대한 상호 참조
본 출원은 2021년 7월 26일자로 미국 특허청에 출원된 정규출원 제 17/385,709 호에 대해 우선권을 주장하고 그것의 이익을 주장하며, 그 전체 내용은 모든 적용가능한 목적들을 위해 그 전체가 이하에서 완전히 기재되는 것처럼 본 명세서에 통합된다.
배경
분야
본 발명은 아날로그-디지털 변환기(Analog-to-Digital Converter; ADC)에 관한 것으로, 보다 상세하게는 연속 근사 ADC 에 관한 것이다.
배경
아날로그 신호를 디지털 신호로 변환하기 위하여 아날로그-디지털 변환기(ADC)가 사용된다. ADC 의 한 유형은 연속 디지털 근사(successive digital approximation)를 이용하여 아날로그 신호를 디지털 신호로 변환하는 연속 근사 ADC이다. ADC들은 진보된 기술들에서 저전력 ADC들을 구현하기 위해 대중적이 되었다.
요약
다음은 하나 이상의 구현들의 기본적인 이해를 제공하기 위해 그 하나 이상의 구현들의 간략화된 개요를 제시한다. 이 개요는 모든 고려된 구현들의 광범위한 개관이 아니며, 모든 구현들의 핵심적인 또는 중요한 엘리먼트들을 식별하지도 않고 임의의 또는 모든 구현들의 범위를 기술하지도 않도록 의도된다. 이 개요의 유일한 목적은, 이하 제시되는 더 상세한 설명의 서두로서 하나 이상의 구현들의 일부 개념들을 간략화된 형태로 제시하는 것이다.
제 1 양태는 아날로그-디지털 변환기(analog-to-digital converter; ADC)에 관한 것이다. ADC 는 제 1 입력부, 제 2 입력부, 및 출력부를 갖는 비교기를 포함한다. ADC 는 또한, 비교기의 제 1 입력부에 결합된 디지털-아날로그 변환기(digital-to-analog converter; DAC), 스위칭 회로, 비교기의 제 1 입력부와 스위칭 회로 사이에 결합된 제 1 커패시터, 비교기의 제 1 입력부와 스위칭 회로 사이에 결합된 제 2 커패시터, 및 입력부 및 출력부를 갖는 증폭 회로를 포함하고, 상기 증폭 회로의 입력부는 스위칭 회로에 결합된다. ADC 는, 증폭 회로의 출력부와 DAC 사이에 결합된 제 1 스위치, 및 입력부 및 출력부를 갖는 연속 근사 레지스터(successive approximation register; SAR)를 더 포함하고, 상기 SAR의 입력부는 비교기의 출력부에 결합되고, SAR의 출력부는 DAC에 결합된다.
제 2 양태는 시스템에 관한 것이다. 그 시스템은 아날로그-디지털 변환기(ADC)를 포함한다. ADC 는 제 1 입력부, 제 2 입력부 및 출력부를 갖는 비교기, ADC 의 입력부와 비교기의 제 1 입력부에 결합된 디지털-아날로그 변환기(DAC), ADC 의 입력부에 결합된 스위칭 회로, 비교기의 제 1 입력부와 스위칭 회로 사이에 결합된 제 1 커패시터, 비교기의 제 1 입력부와 스위칭 회로 사이에 결합된 제 2 커패시터, 입력부 및 출력부를 갖는 증폭 회로 - 증폭 회로의 입력부는 스위칭 회로에 결합됨 -, 증폭 회로의 출력부와 DAC 사이에 결합된 제 1 스위치, 및 입력부, 제 1 출력부 및 제 2 출력부를 갖는 연속 근사 레지스터(SAR)를 포함하고, SAR의 입력부는 비교기의 출력부에 결합되고, SAR의 제 1 출력부는 DAC에 결합되고, 제 2 출력부는 ADC 의 출력부에 결합된다. 시스템은 또한 ADC 의 입력부에 결합된 수신기, 및 ADC 의 출력부에 결합된 프로세서를 포함한다.
제 3 양태는 아날로그-디지털 변환기(ADC)에서 노이즈 셰이핑(noise shaping)을 위한 방법에 관한 것이다. ADC 는 출력부를 갖는 디지털-아날로그 변환기(DAC), DAC 의 출력부에 결합된 제 1 입력부 및 공통 모드 전압(common mode voltage) 또는 접지(ground)에 결합된 제 2 입력부를 갖는 비교기, 제 1 커패시터, 및 증폭 회로를 포함한다. 그 방법은, 제 1 샘플링 페이즈(phase) 동안, DAC 의 출력부와 ADC 의 입력부 사이에 제 1 커패시터를 결합하는 단계, 제 1 변환 페이즈 동안, DAC 의 출력부와 접지 사이에 제 1 커패시터를 결합하는 단계, 및 제 2 샘플링 페이즈 동안, DAC 의 출력부와 증폭 회로의 입력부 사이에 제 1 커패시터를 결합하는 단계, 및 DAC 의 출력에 증폭 회로의 출력부를 결합하는 단계를 포함한다.
도면들의 간단한 설명
도 1은 본 개시의 특정 양태들에 따른, ADC를 포함하는 시스템의 예를 도시한다.
도 2는 본 개시의 특정 양태들에 따른, ADC를 포함하는 시스템의 다른 예를 도시한다.
도 3은 본 개시의 특정 양태들에 따른, 연속 근사 ADC 의 예를 도시한다.
도 4는 본 개시의 특정 양태들에 따른, 용량성 디지털-아날로그 변환기(DAC)를 포함하는 ADC 의 예를 도시한다.
도 5는 본 개시의 특정 양태들에 따른, 용량성 DAC 의 예시적인 구현을 도시한다.
도 6은 본 개시의 특정 양태들에 따른, 전하 공유를 사용하는 노이즈 셰이핑을 갖는 ADC 의 예를 도시한다.
도 7은 본 개시의 특정 양태들에 따른, 전하 공유로 인한 노이즈 셰이핑 열화의 예를 나타내는 플롯이다.
도 8은 본 개시의 특정 양태들에 따른, 노이즈 셰이핑을 갖는 제 1 커패시터 및 제 2 커패시터를 포함하는 ADC 의 예를 도시한다.
도 9a는 본 개시의 특정 양태들에 따른, k 번째 ADC 사이클의 샘플링 페이즈 동안 도 8의 ADC 의 등가 회로의 예를 도시한다.
도 9b는 본 개시의 특정 양태들에 따른, k 번째 ADC 사이클의 변환 페이즈 동안 도 8의 ADC 의 등가 회로의 예를 도시한다.
도 9c는 본 개시의 특정 양태들에 따른, (k+1) 번째 ADC 사이클의 샘플링 페이즈 동안 도 8의 ADC 의 등가 회로의 예를 도시한다.
도 9d는 본 개시의 특정 양태들에 따른, (k+1) 번째 ADC 사이클의 변환 페이즈 동안 도 8의 ADC 의 등가 회로의 예를 도시한다.
도 10은 본 개시의 특정 양태들에 따른, 증폭 회로의 예시적인 구현을 도시한다.
도 11a는 본 개시의 특정 양태들에 따른, k 번째 ADC 사이클의 샘플링 페이즈 동안 도 10의 ADC 의 등가 회로의 예를 도시한다.
도 11b는 본 개시의 특정 양태들에 따른, k 번째 ADC 사이클의 변환 페이즈 동안 도 10의 ADC 의 등가 회로의 예를 도시한다.
도 11c는 본 개시의 특정 양태들에 따른, (k+1) 번째 ADC 사이클의 샘플링 페이즈 동안 도 10의 ADC 의 등가 회로의 예를 도시한다.
도 11d는 본 개시의 특정 양태들에 따른, (k+1) 번째 ADC 사이클의 변환 페이즈 동안 도 10의 ADC 의 등가 회로의 예를 도시한다.
도 12는 본 개시의 특정 양태들에 따른, 스위칭 회로의 예시적인 구현을 도시한다.
도 13은 본 개시의 특정 양태들에 따른, 오토-제로잉 회로를 포함하는 증폭 회로의 예시적인 구현을 도시한다.
도 14a는 본 개시의 특정 양태들에 따른, 오토 제로잉 페이즈 동안 증폭 회로의 등가 회로의 예를 도시한다.
도 14b는 본 개시의 특정 양태들에 따른, 샘플링 페이즈 동안 증폭 회로의 등가 회로의 예를 도시한다.
도 15는 본 개시의 특정 양태들에 따른, 노이즈 셰이핑을 위한 방법을 예시하는 흐름도이다.
상세한 설명
첨부된 도면들과 관련하여 이하에서 전개되는 상세한 설명은 다양한 구성들의 설명으로서 의도된 것이며 본원에 설명된 개념들이 실시될 수도 있는 유일한 구성들을 나타내도록 의도된 것은 아니다. 상세한 설명은 다양한 개념들의 철저한 이해를 제공하기 위해 특정 상세들을 포함한다. 그러나, 이 개념들은 이러한 특정 상세들 없이도 실시될 수도 있음이 당업자들에게 명백할 것이다. 일부 경우들에 있어서, 잘 알려진 구조들 및 컴포넌트들은 그러한 개념들을 불명료하게 하는 것을 회피하기 위하여 블록도 형태로 도시된다.
ADC 는 아날로그 신호를 디지털 신호로 변환하기 위해 시스템에서 사용될 수도 있다. 이와 관련하여, 도 1은 특정 양태들에 따른, 입력부(142) 및 출력부(144)를 갖는 ADC(140)를 포함하는 시스템(110)의 예를 도시한다. ADC(140)는 ADC(140)의 입력부(142)에서의 아날로그 신호를 ADC(140)의 출력부(144)에서의 디지털 신호로 변환하도록 구성된다. 시스템(110)은 또한 수신기(130) 및 프로세서(150)를 포함한다. 수신기(130)는 입력부(132), 및 ADC(140)의 입력부(142)에 결합된 출력부(134)를 갖는다. 프로세서(150)는 ADC(140)의 출력부(144)에 결합된다.
일 예에서, 시스템(110)은 무선 통신 디바이스(예를 들어, 핸드셋)의 일부일 수도 있다. 이 예에서, 수신기(130)의 입력부(132)는 하나 이상의 안테나들(120)에 결합될 수도 있으며, 여기서 수신기(130)는 하나 이상의 안테나들(120)을 통해 입력부(132)에서 라디오 주파수(radio frequency; RF) 신호를 수신하도록 구성된다. RF 신호는 기지국, 액세스 포인트, 또는 다른 무선 통신 디바이스로부터 송신될 수도 있다. 수신기(130)는 수신된 RF 신호를 아날로그 기저대역 신호로 프로세싱하고, 디지털 변환을 위해 아날로그 기저대역 신호를 ADC(140)로 출력하도록 구성될 수도 있다. 수신기(130)에 의해 수행되는 프로세싱은 주파수 하향 변환, 필터링, 증폭 등을 포함할 수도 있다. ADC(140)는 아날로그 기저대역 신호를 디지털 신호로 변환하여 그 디지털 신호를 프로세서(150)로 출력한다. 프로세서(150)는 디지털 신호를 프로세싱하여 데이터를 복원할 수도 있다. 프로세서(150)에 의해 수행되는 프로세싱은 복조, 디코딩 등을 포함할 수도 있다. 프로세서(150)는 프로세서 코어, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그래밍가능 게이트 어레이(FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 또는 이들의 임의의 조합을 포함할 수도 있다.
도 2는 특정 양태들에 따른, 입력부(242) 및 출력부(244)를 갖는 ADC(240)를 포함하는 시스템(210)의 다른 예를 도시한다. ADC(240)는 ADC(240)의 입력부(242)에서의 아날로그 신호를 ADC(240)의 출력부(244)에서의 디지털 신호로 변환하도록 구성된다. 시스템(210)은 또한 수신기(230) 및 프로세서(250)를 포함한다. 수신기(230)는 입력부(232), 및 ADC(240)의 입력부(242)에 결합된 출력부(234)를 갖는다. 프로세서(250)는 ADC(240)의 출력부(244)에 결합된다.
이 예에서, 수신기(230)의 입력부(232)는 유선 채널(220)에 연결될 수도 있고 유선 채널(220)을 통해 아날로그 신호를 수신하도록 구성될 수도 있다. 유선 채널(220)(유선 링크라고도 지칭됨)은 하나 이상의 금속 트레이스, 하나 이상의 금속 와이어, 케이블, 또는 이들의 임의의 조합을 포함할 수도 있다. 이 예에서, 유선 채널(220)은 디바이스(225)와 수신기(230)의 입력부(232) 사이에 결합되고, 여기서 디바이스(225) 내의 송신 드라이버(도시되지 않음)는 유선 채널(220)을 통해 수신기(230)에 아날로그 신호를 송신한다. 디바이스(225)는 주변 디바이스, 오디오 디바이스, 센서 디바이스(예를 들어, 온도 센서, 의료 센서 등), 또는 다른 유형의 디바이스를 포함할 수도 있다.
이 예에서, 수신기(230)는 유선 채널(220)로부터의 아날로그 신호를 프로세싱하여 프로세싱된 아날로그 신호를 디지털 변환을 위해 ADC(240)로 출력할 수도 있다. 수신기(230)에 의해 수행되는 프로세싱은 증폭, 등화 등을 포함할 수도 있다. ADC(240)는 프로세싱된 아날로그 신호를 디지털 신호로 변환하고, 그 디지털 신호를 프로세싱을 위해 프로세서(250)로 출력한다. 프로세서 (250) 는 프로세서 코어, 오디오 코덱, 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그래밍가능 게이트 어레이 (FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 또는 이들의 임의의 조합을 포함할 수도 있다.
도 1의 ADC(140) 및 도 2의 ADC(240)는 각각 (연속 근사 레지스터 (SAR) ADC 로서도 지칭되는) 연속 근사 ADC로 구현될 수도 있다. 연속 근사 ADC 는 비교기(comparator), 디지털-아날로그 변환기(DAC) 및 연속 근사 레지스터(Successive Approximation Register; SAR)를 포함할 수도 있다. SAR은 디지털 신호(디지털 코드라고도 함)를 DAC에 출력하고, 이는 그 디지털 신호를 출력 전압으로 변환한다. 비교기는 DAC 의 출력 전압을 아날로그 입력 전압과 비교하고, 그 비교에 기초하여 비교 신호를 SAR에 출력한다. SAR은 그 비교 신호에 기초하여 디지털 신호의 비트들을 연속적으로 분해(resolve)하며, 여기서 디지털 신호의 분해된 비트들은 아날로그 입력 전압의 디지털 표현인 디지털 값을 제공한다. (예를 들어, 플립-플롭들 및/또는 조합 로직을 사용하는) SAR의 다양한 구현들이 당업계에 잘 알려져 있다. SAR은 SAR 로직으로도 지칭될 수도 있다.
도 3은 연속 근사 ADC(310)의 예의 단순화된 블록도를 도시한다. ADC(310)는 아날로그 입력부(312)에서 아날로그 입력 전압("Vin"으로 라벨링됨)을 수신하고, 그 아날로그 입력 전압(Vin)을 디지털 값으로 변환하고, 그 디지털 값을 디지털 출력부(315)에서 출력하도록 구성된다. 디지털 값은 아날로그 입력 전압(Vin)의 디지털 표현을 제공한다.
ADC(310)는 샘플 앤 홀드 회로(320), 비교기(330), SAR(340), 및 DAC(350)를 포함한다. 샘플 및 홀드 회로(320)는 ADC(310)의 아날로그 입력부(312)에 결합된 입력부(322), 및 출력부(324)를 갖는다. 비교기(330)는 샘플 및 홀드 회로(320)의 출력부(324)에 결합된 제 1 입력부(332), 제 2 입력부(334), 및 출력부(336)를 갖는다. SAR(340)은 비교기(330)의 출력부(336)에 결합된 입력부(342), 제 1 출력부(344), 및 ADC(310)의 디지털 출력부(315)에 결합된 제 2 출력부(346)를 갖는다. DAC(350)는 SAR(340)의 제 1 출력부(344)에 결합된 입력부(352), 및 비교기(330)의 제 2 입력부(334)에 결합된 출력부(354)를 갖는다.
샘플 및 홀드 회로(320)는 입력부(322)에서 아날로그 입력 전압(Vin)을 수신하고, 그 아날로그 입력 전압(Vin)을 샘플링하며, 샘플링된 아날로그 입력 전압(Vin)을 출력부(324)에서 홀드(hold)하도록 구성된다. DAC(350)는 입력부(352)에서 SAR(340)로부터 N-비트 디지털 신호를 수신하고, 그 디지털 신호를 DAC 전압("VDAC"로 라벨링됨)으로 변환하고, 출력부(354)에서 DAC 전압 VDAC 를 출력하도록 구성된다.
비교기(330)는 제 1 입력부(332)에서 샘플링된 아날로그 입력 전압(Vin) 및 제 2 입력부(334)에서 DAC 전압(VDAC)을 수신하고, 샘플링된 아날로그 입력 전압(Vin)을 DAC 전압(VDAC)과 비교하며, 그 비교에 기초하여 출력부(336)에서 비교 신호를 출력하도록 구성된다. 특정 양태들에서, 비교 신호의 논리 값(즉, 논리 상태)은 샘플링된 아날로그 입력 전압(Vin)이 DAC 전압(VDAC)보다 큰지 또는 작은지 여부를 표시한다. SAR(340)은, 아래에서 추가로 논의되는 바와 같이, 샘플링된 아날로그 입력 전압(Vin)을 디지털 출력부(315)에서의 디지털 값으로 변환하기 위해 비교기(330) 및 DAC(350)로부터의 비교 신호를 사용하도록 구성된다.
ADC(310)는 샘플링 페이즈 및 변환 페이즈(SAR 페이즈라고도 함)를 포함하는 아날로그-디지털 변환 동작에서 아날로그 입력 전압(Vin)을 디지털 출력부(315)에서 디지털 값으로 변환한다. 샘플링 페이즈 동안, 샘플 및 홀드 회로(320)는 아날로그 입력 전압(Vin)을 샘플링하도록 구성된다. 변환 페이즈 동안, 샘플 및 홀드 회로(320)는 비교기(330)의 제 1 입력부(332)에 샘플링된 아날로그 입력 전압(Vin)을 출력하도록 구성된다.
변환 페이즈 동안, SAR(340)은 비교기(330) 및 DAC(350)로부터의 비교 신호를 사용하여 샘플링된 아날로그 입력 전압(Vin)을 디지털 값으로 변환한다. 이를 위해, SAR(340)은 제 1 출력부(344)를 통해 DAC(350)에 N-비트 디지털 신호를 출력하고, 이진 검색 또는 다른 검색 알고리즘을 사용하여 비교기(330)로부터의 비교 신호에 기초하여 디지털 신호의 N 비트를 연속적으로 분해한다. SAR(340)은 디지털 신호(디지털 코드라고도 함)의 최상위 비트(MSB)로 이진 검색(binary search)을 시작한다. MSB를 분해하기 위해, SAR(340)은 디지털 신호의 MSB를 1로 설정하고 나머지 비트들을 0으로 설정할 수도 있다. 이어서, SAR(340)은 비교기(330)로부터의 비교 신호에 기초하여 MSB를 분해할 수도 있다. 예를 들어, 비교 신호가 DAC 전압(VDAC)이 샘플링된 아날로그 입력 전압(Vin)보다 작다는 것을 나타내면, SAR(340)은 MSB를 1의 비트 값으로 분해할 수도 있고, 비교 신호가 DAC 전압(VDAC)이 샘플링된 아날로그 입력 전압(Vin)보다 크다는 것을 나타내면, SAR(340)은 MSB를 0의 비트 값으로 분해할 수도 있다.
MSB를 분해한 후, SAR(340)은 디지털 신호의 나머지 비트들 각각에 대해 위의 프로세스를 반복하여 디지털 신호의 나머지 비트들을 분해한다. 디지털 신호의 모든 N 비트가 분해된 후, SAR(340)은 제 2 출력부(346)를 통해 ADC(310)의 디지털 출력부(315)에서 분해된 비트들을 출력한다. 디지털 신호의 분해된 비트들은 샘플링된 아날로그 입력 전압(Vin)의 디지털 표현인 디지털 값을 제공한다.
특정 양태들에서, DAC(350)는 용량성 DAC로 구현될 수도 있다. 이들 양태들에서, 샘플 및 홀드 기능은 용량성 DAC에 통합될 수도 있어, 별개의 샘플 및 홀드 회로 (예를 들어, 샘플 및 홀드 회로 (320))에 대한 필요성을 제거한다. 이와 관련하여, 도 4는 용량성 DAC(420)를 포함하는 연속 근사 ADC(410)의 예를 도시한다. 용량성 DAC(420)는 당업계에 공지된 다양한 용량성 DAC들 중 임의의 하나를 사용하여 구현될 수도 있다. 용량성 DAC(420)의 예시적인 구현은 도 5를 참조하여 아래에서 더 논의된다. 아래에서 추가로 논의되는 바와 같이, 용량성 DAC(420)는 SAR(340)로부터의 디지털 신호를 (디지털 코드로도 지칭되는) 디지털 신호의 비트 값들에 기초하여 유한한 수의 전압들 중 하나로 변환하도록 구성된다.
ADC(410)는 또한 위에서 논의된 비교기(330) 및 SAR(340)을 포함한다. ADC(410)는 아날로그 입력부(412)에서 아날로그 입력 전압("Vin"으로 라벨링됨)을 수신하고, 그 아날로그 입력 전압(Vin)을 디지털 값으로 변환하고, 그 디지털 값을 디지털 출력부(415)에서 출력하도록 구성된다.
이 예에서, 용량성 DAC(420)는 제 1 입력부(422), 제 2 입력부(424) 및 출력부(426)를 갖는다. 제 1 입력부(422)는 ADC(410)의 아날로그 입력부(412)에 결합되고, 제 2 입력부(424)는 SAR의 제 1 출력부(344)에 결합된다. 용량성 DAC(420)의 출력부(426)는 비교기(330)의 제 1 입력부(332)에 결합된다. 비교기(330)의 제 2 입력부(334)는 공통 모드 전압(VCM)에 연결된다.
ADC(410)는 샘플링 페이즈 및 변환 페이즈를 포함하는 아날로그-디지털 변환 동작에서 아날로그 입력 전압(Vin)을 디지털 출력부(415)에서의 디지털 값으로 변환하도록 구성된다. 샘플링 페이즈 동안, 용량성 DAC(420)는 아날로그 입력 전압(Vin)을 샘플링하도록 구성된다. 변환 페이즈 동안, 용량성 DAC(420)는 SAR(340)로부터의 디지털 신호를 DAC 전압(VDAC)으로 변환하도록 구성된다.
용량성 DAC(420)는 출력부(426)에서 출력 전압("Vout"으로 라벨링됨)을 출력한다. 일 예에서, 출력 전압(Vout)은 샘플링된 아날로그 입력 전압(Vin)과 DAC 전압(VDAC) 사이의 차이와 동일한 전압을 포함한다. 출력 전압(Vout)은 또한 아래에서 더 논의되는 바와 같이 공통 모드 전압(VCM)을 포함할 수도 있다. 이 예에서, 비교기(330)는 용량성 DAC(420)의 출력 전압(Vout)을 공통 모드 전압(VCM)과 비교하고, 그 비교에 기초하여 SAR(340)에 비교 신호를 출력한다.
변환 페이즈 동안, SAR(340)은 이진 검색 또는 다른 검색 알고리즘을 사용하여 MSB로 시작하는 비교기(330)로부터의 비교 신호에 기초하여 디지털 신호의 N 비트들을 연속적으로 분해한다. 디지털 신호의 모든 N 비트가 분해된 후, SAR(340)은 제 2 출력부(346)를 통해 ADC(410)의 디지털 출력부(415)에서 분해된 비트들을 출력한다. 디지털 신호의 분해된 비트들은 샘플링된 아날로그 입력 전압(Vin)의 디지털 표현인 디지털 값을 제공한다.
도 5는 특정 양태들에 따른, 용량성 DAC(420)의 예시적인 구현을 도시한다. 이 예에서, 용량성 DAC(420)는 커패시터 어레이(555), 스위칭 회로(570), 및 스위치(540)를 포함한다. 커패시터 어레이(555)는 커패시터들(560-1 내지 560-N)의 세트를 포함하며, 여기서 커패시터들(560-1 내지 560-N) 각각은 SAR(340)로부터의 디지털 신호의 비트들 중 각각의 비트에 대응한다. 보다 구체적으로, 커패시터(560-N)는 MSB에 대응하고, 커패시터(560-1)는 디지털 신호의 최하위 비트(LSB)에 대응한다. 커패시터들(560-1 내지 560-N) 각각은 용량성 DAC(420)의 출력부(426)에 결합된 개개의 제 1 단자(564-1 내지 564-N)를 갖는다.
특정 양태들에서, 커패시터들 (560-1 내지 560-N) 은 이진 가중 커패시턴스들을 가지며, 여기서 MSB에 대응하는 커패시터 (560-N) 는 가장 큰 커패시턴스를 갖고 LSB에 대응하는 커패시터 (560-1) 는 가장 작은 커패시턴스를 갖는다. 이때, LSB에 대응하는 커패시터(560-1)의 커패시턴스는 단위 커패시턴스와 동일할 수도 있다. 다른 커패시터들(560-2 내지 560-N)의 커패시턴스들은 다음과 같이 주어질 수도 있다:
Ck = Cu·2k (1)
여기서, Cu 는 단위 커패시턴스이고, k는 k = 0 내지 k = N-1의 값을 갖는 커패시턴스 인덱스이다. 식 (1)에서, k = 0은 커패시터(560-1)의 커패시턴스에 대응하고, k = N-1은 커패시터(560-N)의 커패시턴스에 대응한다. 따라서, 커패시턴스 C0은 LSB에 대응하는 커패시터(560-1)의 커패시턴스이고, 커패시턴스 CN -1은 MSB에 대응하는 커패시터(560-N)의 커패시턴스이다. 이 예에서, 도 5에 도시된 커패시터들(560-N 내지 560-2) 각각은 바로 우측에 커패시터의 커패시턴스의 2배와 대략 동일한 커패시턴스를 갖는다. 예를 들어, 커패시터(560-N)는 커패시터(560-(N-1))의 커패시턴스의 2배를 갖고, 커패시터(560-(N-1))는 커패시터(560-(N-2))의 커패시턴스의 2배를 갖는 등이다.
스위치(540)는 커패시터 어레이(555)와 공통 모드 전압(VCM) 사이에 결합된다. 도 5의 예에서, 스위치(540)는 커패시터들(560-1 내지 560-N)의 제 1 단자들(564-1 내지 564-N)과 공통 모드 전압(VCM) 사이에 결합된다. 커패시터들(560-1 내지 560-N)의 제 1 단자들(564-1 내지 564-N)이 이 예에서 용량성 DAC(420)의 출력부(426)에 결합되기 때문에, 스위치(540)는 출력부(426)과 공통 모드 전압(VCM) 사이에 결합된다.
스위칭 회로(570)는 스위치들(572-1 내지 572-N)을 포함하며, 여기서 스위치들(572-1 내지 572-N) 각각은 커패시터 어레이(555) 내의 커패시터들(560-1 내지 560-N) 중 각각의 하나에 결합된다. 스위치들(572-1 내지 572-N) 각각은 아래에서 추가로 논의되는 바와 같이, 각각의 커패시터(560-1 내지 560-N)의 제 2 단자(566-1 내지 566-N)를 입력 라인(584), 기준 라인(586), 또는 접지 라인(588)에 선택적으로 결합하도록 구성된다. 입력 라인(584)은 아날로그 입력 전압(Vin)을 수신하기 위해 용량성 DAC(420)의 제 1 입력부(422)에 결합된다. 기준 라인(586)은 기준 전압(Vref)에 연결되고 접지 라인(588)은 접지에 연결된다.
스위칭 회로(570)는 또한 SAR(340)로부터 디지털 신호를 수신하고, 변환 페이즈 동안 디지털 신호의 비트 값들에 기초하여 스위치들(572-1 내지 572-N)을 제어하도록 구성된 스위치 제어 로직(575)을 포함한다. 예시의 용이함을 위해, 스위치들(572-1 내지 572-N)과 스위치 제어 로직(575) 사이의 개별 연결들은 도 5에 도시되지 않는다. 일 예에서, 디지털 신호의 비트가 1이면, 스위치 제어 로직(575)은 각각의 스위치(572-1 내지 572-N)가 각각의 커패시터(560-1 내지 560-N)의 제 2 단자(566-1 내지 566-N)를 기준 라인(586)에 결합하게 한다. 디지털 신호의 비트가 0이면, 스위치 제어 로직(575)은 각각의 스위치(572-1 내지 572-N)가 각각의 커패시터(560-1 내지 560-N)의 제 2 단자(566-1 내지 566-N)를 접지 라인(588)에 결합하게 한다.
이 예에서, 샘플링 페이즈 동안, 스위치(540)는 턴온(즉, 폐쇄)되어 커패시터들(560-1 내지 560-N)의 제 1 단자들(564-1 내지 564-N)을 공통 모드 전압(VCM)에 결합시킨다. 아날로그 입력 전압(Vin)을 샘플링하기 위해, 스위치 제어 로직(575)은 스위치들(572-1 내지 572-N) 각각이 아날로그 입력 전압(Vin)을 수신하는 입력 라인(584)에 개개의 커패시터(560-1 내지 560-N)의 제 2 단자(566-1 내지 566-N)를 결합하게 한다. 도 5는 샘플링 페이즈 동안 스위치들(572-1 내지 572-N)의 포지션들을 도시한다는 점에 유의한다.
변환 페이즈 동안, 스위치(540)는 턴오프(즉, 개방)되어, 공통 모드 전압(VCM)으로부터 커패시터들(560-1 내지 560-N)의 제 1 단자들(564-1 내지 564-N)을 결합해제(decouple)한다. 또한, 변환 페이즈 동안, 용량성 DAC(420)는 SAR(340)로부터의 디지털 신호에 기초하여 출력부(426)에서 출력 전압을 출력한다. 출력 전압은 다음과 같이 주어질 수도 있다:
(2)
여기서, Vout 은 용량성 DAC(420)의 출력 전압, Vin 은 샘플링된 아날로그 입력 전압 Vin, VCM 은 공통 모드 전압, Vref 는 기준 전압, Bk 는 디지털 신호의 비트, k 는 비트 인덱스이다. 이 예에서, BN -1 은 디지털 신호의 MSB 이고 B0 은 디지털 신호의 LSB 이다.
변환 페이즈 동안, SAR(340)은 디지털 신호를 용량성 DAC(420)에 출력하고, 비교기(330)로부터의 비교 신호에 기초하여 디지털 신호의 N 비트들을 연속적으로 분해한다. 특정 양태에서, SAR(340)은 이진 검색을 사용하여 디지털 신호의 N 비트들을 연속적으로 분해하며, 여기서 SAR(340)은 디지털 신호의 MSB로 시작한다.
디지털 신호의 MSB를 분해하기 위해, SAR(440)은 MSB(즉, BN-1)를 1로 설정하고, 디지털 신호의 나머지 비트들(즉, BN -2 내지 B0) 각각을 0으로 설정한다. 그 다음, SAR(340)은 비교기(330)로부터의 비교 신호에 기초하여 MSB를 분해한다. 비교 신호가 Vout 이 VCM 보다 크다는 것 (즉, Vout 마이너스 VCM 이 0 보다 큼) 을 나타내면, SAR (340) 은 MSB 를 0 의 비트 값으로 분해한다. 비교 신호가 Vout 이 VCM 보다 작다는 것 (즉, Vout 마이너스 VCM 이 0 보다 작음) 을 나타내면, SAR (340) 은 MSB 를 1 의 비트 값으로 분해한다.
MSB(즉, BN-1)를 분해한 후, SAR(340)은 제 2 최상위 비트(즉, BN - 2)를 분해한다. 이를 위해, SAR(340)은 MSB를 그것의 분해된 비트 값으로 설정하고, 두 번째 최상위 비트(즉, B N-2)를 1로 설정하고, 나머지 비트들(즉, B N-3 내지 B 0)을 0으로 설정한다. 그 다음, SAR(340)은 비교기(330)로부터의 비교 신호에 기초하여 제 2 최상위 비트를 분해한다. 비교 신호가 Vout 이 VCM 보다 크다는 것 (즉, Vout 마이너스 VCM 이 0 보다 큼) 을 나타내면, SAR (340) 은 제 2 최상위 비트를 0 의 비트 값으로 분해한다. 비교 신호가 Vout 이 VCM 보다 작다는 것 (즉, Vout 마이너스 VCM 이 0 보다 작음) 을 나타내면, SAR (340) 은 제 2 최상위 비트를 1 의 비트 값으로 분해한다.
SAR(340)은 디지털 신호의 나머지 비트들(즉, BN -3 내지 B0) 각각에 대해 위의 과정을 반복하여 디지털 신호의 나머지 비트들을 분해한다. 디지털 신호의 모든 N 비트(즉, BN -1 내지 B0)가 분해된 후에, SAR(340)은 ADC(410)의 디지털 출력부(415)에서 분해된 비트들을 출력하고, 여기서 디지털 신호의 분해된 비트들은 샘플링된 아날로그 입력 전압(Vin)의 디지털 표현인 디지털 값을 제공한다.
용량성 DAC(420)는 도 5에 도시된 예시적인 구현에 제한되지 않는다는 것이 이해되어야 한다. 일반적으로, 용량성 DAC(420)는 스위칭 회로 및 이진 가중된 커패시터들을 포함할 수도 있으며, 여기서 이진 가중된 커패시터들 각각은 각각의 제 1 단자 및 각각의 제 2 단자를 갖는다. 커패시터들의 제 1 단자들은 용량성 DAC(425)의 출력부(426)에 결합될 수도 있다. 변환 페이즈 동안, 스위칭 회로는 SAR(340)로부터의 디지털 신호에 기초하여 둘 이상의 전압들 사이에서 이진-가중된 커패시터들의 제 2 단자들의 스위칭을 제어한다. 일 예에서, 둘 이상의 전압은 기준 전압 및 접지를 포함한다. 다른 예에서, 둘 이상의 전압은 양의 기준 전압 및 음의 기준 전압을 포함한다. 일부 구현들에서, 커패시터 어레이(550)는 슬립-커패시터 어레이, 또는 다른 타입의 커패시터 어레이로 구현될 수도 있다. 커패시터 어레이(550)는 또한 일부 구현들에서 비-이진 가중될 수도 있다. 따라서, 용량성 DAC(420)는 특정 구현에 제한되지 않는다는 것이 이해되어야 한다.
일부 구현들에서, 공통 모드 전압(VCM)은 대략 0일 수도 있다. 이들 구현들에서, 비교기(330)의 제 2 입력부(334)는 접지에 결합될 수도 있고, 용량성 DAC(420)에서의 스위치(540)는 커패시터들(560-1 내지 560-N)의 제 1 단자들(564-1 내지 564-N)과 접지 사이에 결합될 수도 있다.
ADC(410)는 입력 아날로그 전압(Vin)에서의 변화들을 추적하기 위해 전술한 아날로그-디지털 변환 동작을 주기적으로 수행할 수도 있다. 예를 들어, ADC(410)는 ADC 사이클들 각각에서 아날로그-디지털 변환 동작들 중 하나가 수행되는 다수의 ADC 사이클들에 걸쳐 다수의 아날로그-디지털 변환 동작들을 순차적으로 수행할 수도 있다.
ADC(410)는 디지털 출력부(415)에서 양자화 잡음을 겪는다. 이는 ADC(410)가 아날로그 입력 전압(Vin)을 유한한 수의 값들 중 하나를 갖는 디지털 값으로 양자화하기 때문이다. 각각의 ADC 사이클의 끝에서, 양자화는 용량성 DAC(420)의 출력부(426)에서 잔차 전압(residue voltage)(Vres)을 초래하며, 여기서 잔차 전압(Vres)은 샘플링된 아날로그 입력 전압(Vin)과 변환 페이즈의 끝에서 디지털 신호의 분해된 비트들에 대응하는 전압 사이의 차이와 동일하다.
ADC 는 양자화 잡음을 감소시키기 위해 노이즈 셰이핑(noise shaping)을 이용할 수도 있다. 예를 들어, 노이즈 셰이핑은 이전 ADC 사이클로부터의 잔차 전압을 현재 ADC 사이클에서의 샘플링된 입력 아날로그 전압(Vin)에 가산함으로써 달성될 수도 있다. 이는 다음에 의해 z-도메인에서 주어지는 노이즈 셰이핑을 초래한다:
Y = X + (1 - z- 1)Q (3)
여기서, Y는 ADC 의 출력에 대응하고, X는 ADC 의 입력에 대응하고, Q는 양자화 잡음에 대응한다.
도 6은 식 (3)에 기초한 노이즈 셰이핑을 위한 하나의 접근법을 이용하는 ADC(605)의 예를 도시한다. 이 예에서, ADC(605)는 위에서 논의된 용량성 DAC(420), 비교기(330), 및 SAR(340)을 포함한다. 노이즈 셰이핑을 위해, ADC(605)는 또한 증폭기(610), 홀딩 커패시터(630), 제 1 스위치(620), 및 제 2 스위치(625)를 포함한다. 증폭기(610)는 용량성 DAC(420)의 출력부(426)에 결합된 제 1 입력부(612), 공통 모드 전압 VCM에 결합된 제 2 입력부(614), 및 출력부(616)를 갖는다. 제 1 스위치(620)는 용량성 DAC 의 출력부(426)와 홀딩 커패시터(630)의 제 1 단자(632) 사이에 결합되고, 제 2 스위치(625)는 홀딩 커패시터(630)의 제 1 단자(632)와 증폭기(610)의 출력부(616) 사이에 결합된다. 홀딩 커패시터(630)의 제 2 단자(634)는 접지에 연결된다.
ADC 사이클의 변환 페이즈 동안, 제 2 스위치(625)는 턴온(즉, 폐쇄)되고 제 1 스위치(620)는 턴오프(즉, 개방)된다. 그 결과, 홀딩 커패시터(630)는 증폭기(610)의 출력부(616)에 결합된다. 변환 페이즈의 끝에서, 증폭기(610)는 제 1 입력부(612)에서 잔차 전압(Vres)을 감지하고 감지된 잔차 전압(Vres)에 기초하여 홀딩 커패시터(630)를 충전함으로써, (용량성 DAC(420)의 출력부(426)에 결합되는) 증폭기(610)의 제 1 입력부(612)로부터 홀딩 커패시터(630)로 잔차 전압(Vres)을 전달한다. 특정 양태들에서, 증폭기(610)의 출력부(616)는 또한 공통 모드 전압(VCM)을 포함할 수도 있고, 따라서 홀딩 커패시터(630)를 잔차 전압(Vres) 및 공통 모드 전압(VCM)을 포함하는 전압으로 충전할 수도 있다. 홀딩 커패시터(630)가 이러한 양태들에서 공통 모드 전압(VCM)을 제공하기 때문에, 도 5에 도시된 스위치(540)는 샘플링 페이즈 동안 개방되거나 이러한 양태들에서 생략된다.
다음 ADC 사이클의 샘플링 페이즈 동안, 제 2 스위치(625)는 턴오프(즉, 개방)되고 제 1 스위치(620)는 턴온(즉, 폐쇄)된다. 그 결과, 홀딩 커패시터(630)는 용량성 DAC(420)의 출력부(426)에 결합된다. 이는 홀딩 커패시터(630)를 용량성 DAC(420) 내의 커패시터들(560-1 내지 560-N)의 제 1 단자들(564-1 내지 564-N)에 결합시키며, 이는 잔차 전압(Vres)의 일부가 전하 공유를 통해 다음 ADC 사이클에서 샘플링된 입력 아날로그 전압(Vin)에 추가되게 한다. 샘플링된 입력 아날로그 전압(Vin)에 더해지는 잔차 전압(Vres)의 양은 다음과 같이 주어진다:
(4)
여기서, VCS는 전하 공유를 통해 샘플링된 입력 아날로그 전압(Vin)에 추가된 잔차 전압(Vres)의 양이고, C1은 홀딩 커패시터(630)의 커패시턴스이고, C2는 용량성 DAC(420)의 커패시터들(560-1 내지 560-N)의 총 커패시턴스이다. 용량성 DAC(420)에 전달되는 잔차 전압(Vres)의 양은 다음과 같이 주어질 수도 있다:
(5)
여기서, Vrt는 용량성 DAC(420)에 전달된 잔차 전압 Vres 의 양이고, 는 (예를 들어, 전하 공유로 인해) 1 미만이다. 이상적으로, 는 식 (3)에 기초하여 노이즈 셰이핑을 완전히 구현하기 위해 1과 동일하다. 도 6의 예에서, 는 C1/(C1 + C2) 와 대략 동일하다. 따라서, 전하 공유는 커패시터 비율 C1/(C1 + C2) 에 기초하여 잔차 전압 Vres 를 감소시킨다.
노이즈 셰이핑은 가 더 낮을수록 열화되는데, 그 일례가 도 7에 도시되어 있다. 도 7은 가 1 과 동일한 이상적인 경우에 대한 양자화 잡음 스펙트럼(715)의 예, 및 가 1보다 작은 경우에 대한 양자화 잡음 스펙트럼(720)의 예를 도시한다. 도 7에 도시된 바와 같이, 양자화 잡음의 크기는 가 이상적인 경우에 비해 1보다 작을 때 더 낮은 주파수들에서 더 높다. 따라서, 노이즈 셰이핑 열화를 감소시키기 위해 를 1 에 가깝게 유지하는 것이 바람직하다. 도 6 에서 가 커패시터 비율 C1/(C1 + C2) 과 동일하기 때문에, 이는 1 에 가까운 커패시터 비율 C1/(C1 + C2) 을 달성하기 위해 홀딩 커패시터(630)를 용량성 DAC(420)에서의 커패시터들보다 훨씬 더 크게 (예를 들어, 10배 더 크게) 만들 것을 요구한다. 홀딩 커패시터(630)의 큰 사이즈는 ADC(605)의 면적을 상당히 증가시킨다.
도 8은 본 개시의 특정 양태들에 따른, 노이즈 셰이핑을 갖는 연속 근사 ADC(805)의 예를 도시한다. ADC(805)는 입력부(808)에서 아날로그 입력 전압("Vin"으로 라벨링됨)을 수신하고, 아날로그 입력 전압(Vin)을 디지털 값으로 변환하고, 출력부(815)에서 디지털 값을 출력하도록 구성된다. ADC(805)는 도 1의 ADC(140)를 구현하는데 사용될 수도 있으며, 여기서 ADC(805)의 입력부(808)는 수신기(130)의 출력부(134)에 결합되고, ADC(805)의 출력부(815)는 프로세서(150)에 결합된다. ADC(805)는 또한 도 2의 ADC(240)를 구현하는데 사용될 수도 있으며, 여기서 ADC(805)의 입력부(808)는 수신기(230)의 출력부(234)에 결합되고, ADC(805)의 출력부(815)는 프로세서(250)에 결합된다.
ADC(805)는 위에서 논의된 용량성 DAC(420), 비교기(330), 및 SAR(340)을 포함한다. 노이즈 셰이핑을 위해, ADC(805)는 또한 제 1 커패시터(840), 제 2 커패시터(850), 스위칭 회로(810), 증폭 회로(830), 및 스위치(860)를 포함한다.
스위칭 회로(810)는 제 1 단자(812), 제 2 단자(814), 제 3 단자(816), 제 4 단자(818) 및 제 5 단자(820)를 갖는다. 제 1 커패시터 (840) 는 용량성 DAC (420) 의 출력부 (426) 와 스위칭 회로 (810) 사이에 결합된다. 도 8 의 예에서, 제 1 커패시터 (840) 는 용량성 DAC (420) 의 출력부 (426) 에 결합된 제 1 단자 (842), 및 스위칭 회로 (810) 의 제 1 단자 (812)에 결합된 제 2 단자 (844) 를 갖는다. 제 2 커패시터 (850) 는 용량성 DAC (420) 의 출력부 (426) 와 스위칭 회로 (810) 사이에 결합된다. 도 8 의 예에서, 제 2 커패시터 (850) 는 용량성 DAC (420) 의 출력부 (426) 에 결합된 제 1 단자 (852), 및 스위칭 회로 (810) 의 제 2 단자 (814) 에 결합된 제 2 단자 (854) 를 갖는다. 스위칭 회로(810)의 제 3 단자(816)는 ADC(805)의 입력부(808)에 결합되어 입력 아날로그 전압(Vin)을 수신하고, 스위칭 회로(810)의 제 4 단자(818)는 접지에 결합된다.
증폭 회로(830)는 입력부(832) 및 출력부(834)를 갖는다. 증폭 회로(830)의 입력부(832)는 스위칭 회로(810)의 제 5 단자(820)에 결합된다. 스위치 (860) 는 증폭 회로 (830) 의 출력부 (834) 와 용량성 DAC (420) 의 출력부 (426) 사이에 결합된다. 증폭 회로 (830) 는 아래에서 더 논의되는 바와 같이 하나 이상의 증폭기들로 구현될 수도 있다.
스위칭 회로(810)는 제 1 커패시터(840)의 제 2 단자(844)를 ADC(805)의 입력부(808), 접지, 및 증폭 회로(830)의 입력부(832) 중 하나에 선택적으로 결합하도록 구성된다. 스위칭 회로(810)는 또한 제2 커패시터(850)의 제2 단자(854)를 ADC(805)의 입력부(808), 접지, 및 증폭 회로(830)의 입력부(832) 중 하나에 선택적으로 결합하도록 구성된다. 스위칭 회로(810)는 아래에서 추가로 논의되는 바와 같이 다수의 스위치들로 구현될 수도 있다.
특정 양태들에서, 스위칭 회로(810)의 스위칭 및 스위치(860)의 스위칭은 아래에서 추가로 논의되는 바와 같이 제어기(870)에 의해 제어된다. 예시의 편의를 위해, 제어기(870)와 스위칭 회로(810) 사이, 및 제어기(870)와 스위치(860) 사이의 개별 연결들은 도 8에 도시되지 않는다.
ADC(805)의 예시적인 동작들은 특정 양태들에 따라 도 9a 내지 도 9d를 참조하여 이제 논의될 것이다. 도 9a 및 도 9b는 각각 k 번째 ADC 사이클의 샘플링 페이즈 및 변환 페이즈 동안 ADC(805)의 등가 회로들의 예들을 도시한다. 도 9c 및 도 9d는 다음 ADC 사이클(즉, (k+1) 번째 ADC 사이클)의 샘플링 페이즈 및 변환 페이즈 각각 동안 ADC(805)의 등가 회로들의 예들을 도시한다. 아래에서 추가로 논의되는 바와 같이, 도 5에 도시된 스위치(540)는 노이즈 셰이핑을 위해 항상 개방되거나 생략될 수도 있다.
도 9a에 도시된 k 번째 ADC 사이클의 샘플링 페이즈 동안, 제어기(870)는 스위칭 회로(810)(도 8에 도시됨)가 제 1 커패시터(840)의 제 2 단자(844)를 ADC(805)의 입력부(808)에 결합하게 한다. 이는 제 1 커패시터(840)가 용량성 DAC(420) 내의 커패시터들(예를 들어, 커패시터들(560-1 내지 560-N))과 함께 입력 아날로그 전압(Vin)을 샘플링할 수 있게 한다. 제어기(870)는 또한 스위칭 회로(810)가 제 2 커패시터(850)의 제 2 단자(854)를 증폭 회로(830)의 입력부(832)에 결합하게 한다. 아래에서 추가로 논의되는 바와 같이, 제 2 커패시터(850)는 이전 ADC 사이클(즉, (k-1) 번째 ADC 사이클)로부터의 잔차 전압을 유지한다.
또한, k 번째 ADC 사이클의 샘플링 페이즈 동안, 제어기(870)는 스위치(860)(도 8에 도시됨)를 턴온시켜 증폭 회로(830)의 출력부(834)를 용량성 DAC(420)의 출력부(426)에 결합시킨다. 그 결과, 증폭 회로(830)의 입력부(832)는 제 2 커패시터(850)의 제 2 단자(854)에 결합되고, 증폭 회로(830)의 출력부(834)는 용량성 DAC(420)의 출력부(426)에 결합된다. 이는 증폭 회로(830)가 제 2 커패시터(850) 상에 홀드된 이전 ADC 사이클(즉, (k-1) 번째 ADC 사이클)로부터의 잔차 전압을 용량성 DAC(420)의 출력부(426)로 전달할 수 있게 한다. 그 결과, 이전의 ADC 사이클(즉, (k-1) 번째 ADC 사이클)로부터의 잔차 전압이 샘플링된 입력 아날로그 전압(Vin)에 추가됨으로써, 식 (3) 에 기초한 노이즈 셰이핑을 제공한다.
도 9b에 도시된 k 번째 ADC 사이클의 변환 페이즈 동안, 제어기(870)는 스위칭 회로(810)가 제 1 커패시터(840)의 제 2 단자(844)를 접지에 결합하게 한다. 제어기(870)는 또한 스위칭 회로(810)가 제 2 커패시터(850)의 제 2 단자(854)를 증폭 회로(830)의 입력부(832)로부터 결합해제하게 한다. 도 9b의 예에 도시된 바와 같이, 제 2 커패시터(850)의 제 2 단자(854)는 플로팅될 수도 있다. 제어기 (870) 는 또한 스위치 (860) 를 턴오프하여 용량성 DAC (420) 의 출력부 (426) 로부터 증폭 회로 (830) 의 출력부 (834) 를 결합해제한다.
k 번째 ADC 사이클의 변환 페이즈 동안, SAR(340)은 디지털 신호(디지털 코드로도 지칭됨)를 용량성 DAC(420)의 제 2 입력부(424)에 출력하고, 위에서 논의된 바와 같이, 비교기(330)로부터의 비교 신호에 기초하여 디지털 신호의 N 비트들을 연속적으로 분해한다. 변환 페이즈의 끝에서, 용량성 DAC(420)의 출력부(426)에서의 잔차 전압은 제 1 커패시터(840)에 걸쳐 나타난다. 이것은 제 1 커패시터 (840) 가 용량성 DAC (420) 의 출력부 (426) 와 접지 사이에 결합되기 때문이다. 따라서, 제 1 커패시터(840)는 k 번째 ADC 사이클의 변환 페이즈의 끝에서 잔차 전압을 획득한다. 아래에서 추가로 논의되는 바와 같이, k 번째 ADC 사이클의 획득된 전압 잔차는 노이즈 셰이핑을 제공하기 위해 다음 ADC 사이클(즉, (k+1) 번째 ADC 사이클)의 샘플링된 입력 아날로그 전압(Vin)에 부가된다.
도 9c에 도시된 (k+1) 번째 ADC 사이클의 샘플링 페이즈 동안, 제어기(870)는 스위칭 회로(810)(도 8에 도시됨)가 제 2 커패시터(850)의 제 2 단자(854)를 ADC(805)의 입력부(808)에 결합하게 한다. 이는 제 2 커패시터(850)가 용량성 DAC(420) 내의 커패시터들(예를 들어, 커패시터들(560-1 내지 560-N))과 함께 입력 아날로그 전압(Vin)을 샘플링할 수 있게 한다. 제어기(870)는 또한 스위칭 회로(810)가 제 1 커패시터(840)의 제 2 단자(844)를 증폭 회로(830)의 입력부(832)에 결합하게 한다. 상기 논의된 바와 같이, 제 1 커패시터(840)는 (k+1) 번째 ADC 사이클에 대한 이전 ADC 사이클인 k 번째 ADC 사이클로부터 잔차 전압을 유지한다.
또한, (k+1) 번째 ADC 사이클의 샘플링 페이즈 동안, 제어기(870)는 스위치(860)(도 8에 도시됨)를 턴온시켜 증폭 회로(830)의 출력부(834)를 용량성 DAC(420)의 출력부(426)에 결합시킨다. 그 결과, 증폭 회로(830)의 입력부(832)는 제 1 커패시터(840)의 제 2 단자(844)에 결합되고, 증폭 회로(830)의 출력부(834)는 용량성 DAC(420)의 출력부(426)에 결합된다. 이는 증폭 회로(830)가 제 1 커패시터(840) 상에 홀드된 이전 ADC 사이클(즉, k 번째 ADC 사이클)로부터의 잔차 전압을 용량성 DAC(420)의 출력부(426)로 전달할 수 있게 한다. 그 결과, 이전의 ADC 사이클(즉, k 번째 ADC 사이클)로부터의 잔류 전압이 샘플링된 입력 아날로그 전압(Vin)에 부가됨으로써, 식 (3) 에 기초한 노이즈 셰이핑을 제공한다.
도 9d에 도시된 (k+1) 번째 ADC 사이클의 변환 페이즈 동안, 제어기(870)는 스위칭 회로(810)가 제 2 커패시터(850)의 제 2 단자(854)를 접지에 결합하게 한다. 제어기(870)는 또한 스위칭 회로(810)가 제 1 커패시터(840)의 제 2 단자(844)를 증폭 회로(830)의 입력부(832)로부터 결합해제하게 한다. 도 9d의 예에 도시된 바와 같이, 제 1 커패시터(840)의 제 2 단자(844)는 플로팅될 수도 있다. 제어기 (870) 는 또한 스위치 (860) 를 턴오프하여 용량성 DAC (420) 의 출력부 (426) 로부터 증폭 회로 (830) 의 출력부 (834) 를 결합해제한다.
(k+1) 번째 ADC 사이클의 변환 페이즈 동안, SAR(340)은 디지털 신호를 용량성 DAC(420)의 제 2 입력부(424)에 출력하고, 위에서 논의된 바와 같이, 비교기(330)로부터의 비교 신호에 기초하여 디지털 신호의 N 비트들을 연속적으로 분해한다. 변환 페이즈의 끝에서, 용량성 DAC(420)의 출력부(426)에서의 잔차 전압은 제 2 커패시터(850)에 걸쳐 나타난다. 이것은 제 2 커패시터 (850) 가 용량성 DAC (420) 의 출력부 (426) 와 접지 사이에 결합되기 때문이다. 따라서, 제 2 커패시터(850)는 (k+1) 번째 ADC 사이클의 변환 페이즈의 끝에서 잔차 전압을 획득한다. (k+1) 번째 ADC 사이클의 획득된 전압 잔차는 다음 ADC 사이클(즉, (k+2) 번째 ADC 사이클)의 샘플링된 입력 아날로그 전압(Vin)에 부가되어 노이즈 셰이핑을 제공한다. 이와 관련하여, 도 9a 및 도 9b에 예시된 예시적인 동작들은 (k+2) 번째 ADC 사이클 동안 반복되고, 도 9c 및 도 9d에 예시된 예시적인 동작들은 (k+3) 번째 ADC 사이클 동안 반복되는 등이다.
앞서 논의된 바와 같이, k 번째 ADC 사이클의 샘플링 페이즈 동안, 제 2 커패시터(850)는 이전 ADC 사이클(즉, (k-1) 번째 ADC 사이클)로부터의 잔차 전압을 유지한다. 이는 이전 ADC 사이클(즉, (k-1) 번째 ADC 사이클)에서 도 9c 및 도 9d에 예시된 예시적인 동작들을 수행함으로써 달성될 수도 있다.
따라서, 도 8에 도시된 예시적인 노이즈 셰이핑 방식은, 이전 ADC 사이클로부터의 잔차 전압을 샘플링된 입력 아날로그 전압(Vin)에 부가하기 위해 제 1 커패시터(840) 및 제 2 커패시터(850)를 대안적으로 사용하고, 변환 페이즈의 끝에서 잔차 전압을 획득하기 위해 제 1 커패시터(840) 및 제 2 커패시터(850)를 대안적으로 사용한다. 도 9a 내지 도 9d에 예시된 예에서, k 번째 ADC 사이클 동안, 제 2 커패시터(850)는 이전 ADC 사이클(즉, (k-1) 번째 ADC 사이클)로부터의 잔차 전압을 샘플링된 입력 아날로그 전압(Vin)에 부가하는 데 사용되고, 제 1 커패시터(840)는 변환 페이즈의 끝에서 잔차 전압을 획득하는 데 사용된다. 다음 ADC 사이클(즉, (k+1) 번째 ADC 사이클) 동안, 제 1 커패시터(840) 및 제 2 커패시터(850)의 역할들이 스위칭되며, 여기서 제 1 커패시터(840)는 이전 ADC 사이클(즉, k 번째 ADC 사이클)로부터의 잔차 전압을 샘플링된 입력 아날로그 전압(Vin)에 부가하는 데 사용되고, 제 2 커패시터(850)는 변환 페이즈의 끝에서 잔차 전압을 획득하는 데 사용된다.
도 6의 노이즈 셰이핑 방식과 달리, 도 8에 예시된 본 개시의 양태들에 따른 예시적인 노이즈 셰이핑 방식은 이전 ADC 사이클로부터 용량성 DAC(420)의 출력부(426)로 잔차 전압을 전달하기 위해 용량성 DAC(420)에서 홀딩 커패시터와 커패시터들(예를 들어, 커패시터들(560-1 내지 560-N)) 사이의 전하 공유를 사용하지 않는다. 대신에, 본 개시의 양태들에 따른 예시적인 노이즈 셰이핑 방식은 제 1 커패시터 (840) 또는 제 2 커패시터 (850) 상의 이전 ADC 사이클로부터의 잔차 전압을 유지하고, 유지된 잔차 전압을 증폭 회로 (830) 를 사용하여 용량성 DAC (420) 의 출력부(426)로 전달한다. 본 개시의 양태들에 따른 예시적인 노이즈 셰이핑 방식은 잔차 전압을 전달하기 위해 전하 공유를 사용하지 않기 때문에, 예시적인 노이즈 셰이핑 방식은 매우 큰 홀딩 커패시터에 대한 필요 없이 개선된 노이즈 셰이핑(예를 들어, 낮은 주파수들)에 대해 1 에 가까운 를 달성할 수 있다. 이는 제 1 커패시터(840) 및 제 2 커패시터(850)가 도 6의 홀딩 커패시터(630)보다 훨씬 작을 수 있도록 하여, 도 6에서의 ADC(605)에 비해 ADC(805)의 면적을 상당히 줄일 수 있게 한다.
제 1 커패시터(840) 및 제 2 커패시터(850)는 또한 용량성 DAC(420)의 기준 전압(Vref)을 스케일링하는데 사용될 수도 있다. 일 예에서, 제 1 커패시터(840) 및 제 2 커패시터(850)는 용량성 DAC(420)의 기준 전압(Vref)을 1/m만큼 스케일링할 수도 있으며, 여기서 m은 스케일링 인자(scaling factor)이다. 이 예에서, 제 1 커패시터(840) 및 제 2 커패시터(850) 각각의 커패시턴스와 스케일링 인자 사이의 관계는 다음과 같이 주어질 수도 있다:
Cf = ((m-1)·2N+1)·Cu (5)
여기서, Cf 는 제 1 커패시터(840) 및 제 2 커패시터(850) 각각의 커패시턴스이고, Cu 는 앞서 설명한 단위 커패시턴스이다. 이 예에서, 용량성 DAC(420)의 출력 전압은 다음과 같이 주어질 수도 있다:
(6)
여기서, 기준 전압(Vref)은 1/m만큼 스케일링된다. 이때, 제 1 커패시터(840) 및 제 2 커패시터(850)가 단위 커패시턴스(Cu)와 동일한 커패시턴스를 갖는 경우, 스케일링 인자 m은 1과 동일하다. 따라서, 기준 전압(Vref)이 스케일링되지 않는 사용 경우들에 대해, 제 1 커패시터(840) 및 제 2 커패시터(850) 각각은 단위 커패시턴스(Cu)와 동일한 커패시턴스를 가지며, 이는 용량성 DAC(420)의 총 커패시턴스보다 훨씬 더 작고, 따라서, 용량성 DAC(420)의 총 커패시턴스보다 적어도 10배 더 큰 커패시턴스를 통상적으로 갖는 홀딩 커패시터(630)를 포함하는 도 6의 ADC(605)와 비교하여 ADC(805)의 면적을 상당히 감소시킨다.
도 10은 특정 양태들에 따른, 증폭 회로(830)의 예시적인 구현을 도시한다. 이 예에서, 증폭 회로 (830) 는 제 1 입력부 (1012), 제 2 입력부 (1014), 및 출력부 (1016) 를 갖는 증폭기 (1010) 를 포함한다. 도 10의 예에 도시된 바와 같이, 제 1 입력부(1012)는 반전 입력일 수도 있고, 제 2 입력부(1014)는 비반전 입력일 수도 있다. 이 예에서, 증폭기(1010)의 제 1 입력부(1012)는 증폭 회로(830)의 입력부(832)에 결합되고, 증폭기(1010)의 제 2 입력부(1014)는 접지에 결합되고, 증폭기(1010)의 출력부(1016)는 증폭 회로(830)의 출력부(834)에 결합된다.
도 11a 내지 도 11d는 증폭 회로(830)가 증폭기(1010)를 포함하는 예에 대한 k 번째 ADC 사이클의 샘플링 페이즈 및 변환 페이즈 각각 동안 ADC(805)의 등가 회로의 예를 도시한다. 도 11c 및 도 11d는 증폭 회로(830)가 증폭기(1010)를 포함하는 예에 대한 다음 ADC 사이클(즉, (k+1) 번째 ADC 사이클)의 샘플링 페이즈 및 변환 페이즈 각각 동안 ADC(805)의 등가 회로들의 예들을 도시한다.
도 11a에 도시된 k 번째 ADC 사이클의 샘플링 페이즈 동안, 제 2 커패시터(850)의 제 2 단자(854)는 증폭기(1010)의 제 1 입력부(1012)에 결합되고, 증폭기(1010)의 출력부(1016)는 용량성 DAC(420)의 출력부(426)에 결합된다. 이는 증폭기 (1010) 가 상술된 바와 같이, 노이즈 셰이핑을 위해 제 2 커패시터 (850) 상에 홀드된 이전 ADC 사이클 (즉, (k-1) 번째 ADC 사이클) 로부터의 잔차 전압을 용량성 DAC (420) 의 출력부(426)로 전달할 수 있게 한다.
도 11b에 도시된 k 번째 ADC 사이클의 변환 페이즈 동안, 증폭기 (1010) 의 제 1 입력부 (1012) 는 제 2 커패시터 (850) 의 제 2 단자 (854) 로부터 결합해제되고, 증폭기 (1010) 의 출력부 (1016) 는 용량성 DAC (420) 의 출력부 (426) 로부터 결합해제된다.
도 11c에 도시된 (k+1) 번째 ADC 사이클의 샘플링 페이즈 동안, 제 1 커패시터(840)의 제 2 단자(844)는 증폭기(1010)의 제 1 입력부(1012)에 결합되고, 증폭기(1010)의 출력부(1016)는 용량성 DAC(420)의 출력부(426)에 결합된다. 이는 증폭기 (1010) 가 상술된 바와 같이, 노이즈 셰이핑을 위해 제 1 커패시터 (840) 상에 홀드된 이전 ADC 사이클 (즉, k 번째 ADC 사이클) 로부터의 잔차 전압을 용량성 DAC (420) 의 출력부(426)로 전달할 수 있게 한다.
도 11d에 도시된 (k+1) 번째 ADC 사이클의 변환 페이즈 동안, 증폭기 (1010) 의 제 1 입력부 (1012) 는 제 1 커패시터 (840) 의 제 2 단자 (844) 로부터 결합해제되고, 증폭기 (1010) 의 출력부 (1016) 는 용량성 DAC (420) 의 출력부 (426) 로부터 결합해제된다.
따라서, 이 예에서, 증폭기 (1010) 는 제 1 커패시터 (840) 또는 제 2 커패시터 (850) 상에 유지된 이전 ADC 사이클로부터의 잔차 전압을 용량성 DAC (420) 의 출력부(426)로 전달하여 노이즈 셰이핑을 제공하는데 사용된다. 잔차 전압은 샘플링된 아날로그 입력 전압(Vin)과 변환 페이즈의 끝에서 디지털 신호의 분해된 비트들에 대응하는 전압 사이의 차이이기 때문에 비교적 작은 전압 스윙을 갖는다. 잔차 전압은 작은 전압 스윙을 갖기 때문에, 증폭기(1010)는 큰 전압 스윙에 걸쳐 높은 선형성을 갖는 고성능 증폭기로 구현될 필요가 없다. 이는 증폭기(1010)의 성능 요건들을 완화시켜, 증폭기(1010)가 감소된 전력 소비를 위해 낮은 공급 전압에서 동작하는 진보된 기술들에서 더 낮은 성능의 증폭기로 구현될 수 있게 한다.
도 12는 특정 양태들에 따른, 스위칭 회로(810)의 예시적인 구현을 도시한다. 이 예에서, 스위칭 회로(810)는 제 1 스위치(1210), 제 2 스위치(1220), 제 3 스위치(1230), 제 4 스위치(1240), 제 5 스위치(1250) 및 제 6 스위치(1260)를 포함한다. 제 1 스위치(1210), 제 2 스위치(1220), 제 3 스위치(1230), 제 4 스위치(1240), 제 5 스위치(1250), 및 제 6 스위치(1260) 각각은 하나 이상의 트랜지스터, 전송 게이트, 또는 다른 유형의 스위치로 구현될 수도 있다.
제 1 스위치(1210)는 제 1 단자(812)와 제 3 단자(816) 사이에 결합되고, 제 2 스위치(1220)는 제 1 단자(812)와 제 4 단자(818) 사이에 결합되고, 제 3 스위치(1230)는 제 1 단자(812)와 제 5 단자(820) 사이에 결합된다. 제 4 스위치(1240)는 제 2 단자(814)와 제 3 단자(816) 사이에 결합되고, 제 5 스위치(1250)는 제 2 단자(814)와 제 4 단자(818) 사이에 결합되고, 제 6 스위치(1260)는 제 2 단자(814)와 제 5 단자(820) 사이에 결합된다. 제어부(870)(도 8에 도시됨)는 제 1 스위치(1210), 제 2 스위치(1220), 제 3 스위치(1230), 제 4 스위치(1240), 제 5 스위치(1250) 및 제 6 스위치(1260)의 스위칭을 제어한다. 설명의 편의를 위해, 도 12에서는 제어부(870)와 제 1 스위치(1210), 제 2 스위치(1220), 제 3 스위치(1230), 제 4 스위치(1240), 제 5 스위치(1250) 및 제 6 스위치(1260) 각각 사이의 개별적인 연결은 도시하지 않았다.
예시적인 스위칭 동작들이 이제 특정 양태들에 따라 논의될 것이다. 위에서 논의된 k 번째 ADC 사이클의 샘플링 페이즈 동안, 제어기(870)는 제 1 커패시터(840)의 제 2 단자(844)를 ADC(805)의 입력부(808)에 결합시키기 위해 제 1 스위치(1210)를 턴온(즉, 폐쇄)하고, 제 2 커패시터(850)의 제 2 단자(854)를 증폭 회로(830)의 입력부(832)에 결합시키기 위해 제 6 스위치(1260)를 턴온(즉, 폐쇄)한다. 제어기(870)는 제 2 스위치(1220), 제 3 스위치(1230), 제 4 스위치(1240) 및 제 5 스위치(1250)를 턴오프시킨다.
위에서 논의된 k 번째 ADC 사이클의 변환 페이즈 동안, 제어기(870)는 제 1 커패시터(840)의 제 2 단자(844)를 접지에 결합시키기 위해 제 2 스위치(1220)를 턴온(즉, 폐쇄)한다. 제어기(870)는 제 1 스위치(1210), 제 3 스위치(1230), 제 4 스위치(1240), 제 5 스위치(1250) 및 제 6 스위치(1260)를 턴오프시킬 수도 있다.
위에서 논의된 (k+1) 번째 ADC 사이클의 샘플링 페이즈 동안, 제어기(870)는 제 1 커패시터(840)의 제 2 단자(844)를 증폭 회로(830)의 입력부(832)에 결합시키기 위해 제 3 스위치(1230)를 턴온(즉, 폐쇄)하고, 제 2 커패시터(850)의 제 2 단자(854)를 ADC(805)의 입력부(808)에 결합시키기 위해 제 4 스위치(1240)를 턴온(즉, 폐쇄)한다. 제어기(870)는 제 1 스위치(1210), 제 2 스위치(1220), 제 5 스위치(1250) 및 제 6 스위치(1260)를 턴오프시킬 수도 있다.
위에서 논의된 (k+1)번째 ADC 사이클의 변환 페이즈 동안, 제어기(870)는 제 2 커패시터(850)의 제 2 단자(854)를 접지에 결합시키기 위해 제 5 스위치(1250)를 턴온(즉, 폐쇄)한다. 제어기(870)는 제 1 스위치(1210), 제 3 스위치(1230), 제 3 스위치(1230), 제 4 스위치(1240) 및 제 6 스위치(1260)를 턴오프시킬 수도 있다.
상기 예들에서, k 번째 ADC 사이클의 샘플링 페이즈는 또한 제 1 샘플링 페이즈로 지칭될 수도 있고, (k+1) 번째 ADC 사이클의 샘플링 페이즈는 또한 제 2 샘플링 페이즈로 지칭될 수도 있다. 유사하게, k 번째 ADC 사이클의 변환 페이즈는 또한 제 1 변환 페이즈로 지칭될 수도 있고, (k+1) 번째 ADC 사이클의 변환 페이즈는 또한 제 2 변환 페이즈로 지칭될 수도 있다.
도 13은 특정 양태들에 따른, 증폭 회로(830)의 다른 예시적인 구현을 도시한다. 이 예에서, 증폭 회로(830)는 상술한 증폭기(1010)를 포함한다. 증폭 회로(830)는 또한 오프셋 및 저주파수 에러를 감소시키기 위해 오토-제로잉 회로를 포함한다. 오토 제로잉 회로는 제 1 스위치(1310), 제 2 스위치(1320), 제 3 스위치(1330), 제 1 커패시터(1340)("Coff" 로 라벨링됨) 및 제 2 커패시터(1350)("CR" 로 라벨링됨)를 포함한다.
제 1 스위치(1310)는 증폭 회로(830)의 입력부(832)와 접지 사이에 결합된다. 제 1 커패시터(1340)는 증폭기(1010)의 제 1 입력부(1012)와 증폭 회로(830)의 입력부(832) 사이에 결합된다. 보다 구체적으로, 제 1 커패시터(1340)의 제 1 단자(1342)는 증폭 회로(830)의 입력부(832)에 결합되고, 제 1 커패시터(1340)의 제 2 단자(1344)는 증폭기(1010)의 제 1 입력부(1012)에 결합된다. 제 2 스위치(1320)는 제 2 커패시터(1350)의 제 1 단자(1352)와 공통 모드 전압(VCM) 사이에 결합된다. 제 2 커패시터(1350)의 제 2 단자(1354)는 증폭기(1010)의 출력부(1016)에 결합된다. 제 3 스위치(1330)는 제 2 커패시터(1350)의 제 1 단자(1352)와 증폭기(1010)의 제 1 입력부(1012) 사이에 결합된다. 제 1 스위치(1310), 제 2 스위치(1320), 및 제 3 스위치(1330)의 스위칭은 아래에서 더 논의되는 바와 같이 제어기(870)에 의해 제어될 수도 있다.
예시적인 오토-제로잉 동작들은 본 개시의 양태들에 따라 아래에서 논의될 것이다.
오토 제로잉(auto zeroing; AZ) 페이즈 동안, 제어기(870)는 제 1 스위치(1310) 및 제 3 스위치(1330)를 턴온시키고, 제 2 스위치(1320)를 턴오프시킨다. 이와 관련하여, 도 14a는 AZ 페이즈 동안 증폭 회로(830)의 등가 회로의 예를 도시한다. AZ 페이즈는, 증폭 회로(830)의 입력부(832)가 제 1 커패시터(840) 및 제 2 커패시터(850)로부터 결합해제되고, 증폭 회로(830)의 출력부(834)가 용량성 DAC(420)의 출력부(426)로부터 결합해제되는 시간 동안 변환 페이즈 내에서 발생한다.
도 14a에 도시된 바와 같이, AZ 페이즈 동안, 증폭기(1010)의 출력부(1016)는 제 2 커패시터(1350)를 통해 증폭기(1010)의 제 1 입력부(1012)에 결합되고, 이는 증폭기(1010)를 단위 이득 구성으로 설정한다. 제 2 커패시터(1350)는 오프셋 및 저주파수 에러를 저장한다. AZ 페이즈 동안 증폭기(1010)의 단위 이득 구성 때문에, 오프셋 및 저주파수 에러들의 음의 값은 증폭기(1010)의 제 1 입력부(1012)와 증폭 회로(830)의 입력부(832) 사이에 결합되는 제 1 커패시터(1340) 상에 나타난다.
AZ 페이즈 이후의 샘플링 페이즈 동안, 제어기(870)는 제 1 스위치(1310) 및 제 3 스위치(1330)를 턴오프시키고, 제 2 스위치(1320)를 턴온시킬 수도 있다. 이와 관련하여, 도 14b는 샘플링 페이즈 동안 증폭 회로(830)의 등가 회로의 예를 나타낸다. 증폭 회로(830)의 입력부(832)는 제 1 커패시터(840) 및 제 2 커패시터(850) 중 하나에 결합되고, 증폭 회로(830)의 출력부(834)는 용량성 DAC(420)의 출력부(426)에 결합된다.
제 1 커패시터(1340)가 위에서 논의된 바와 같이 오프셋 및 저주파수 에러들의 음의 값을 저장하기 때문에, 오프셋 및 저주파수 에러들은 제 1 커패시터(840) 또는 제 2 커패시터(850)에 저장된 전하로부터 감산된다. 그 결과, 제 1 커패시터(840) 또는 제 2 커패시터(850)로부터의 잔차 전압은 증폭기(1010)에서의 오프셋 및 저주파수 에러들에 의해 영향을 받지 않는다.
도 14b에 도시된 바와 같이, 이 예에서, 공통 모드 전압(VCM)은 샘플링 페이즈 동안 제 2 커패시터 (1350) 를 통해 증폭기 (1010) 의 출력부(1016)에 결합된다. 그 결과, 증폭 회로(830)의 출력부는 공통 모드 전압(VCM) 및 이전 ADC 사이클로부터의 잔차 전압을 용량성 DAC(420)의 출력부(426)에 제공한다. 이 예에서, 도 5 의 예에 도시된 스위치 (540) 는 공통 모드 전압 (VCM) 이 이 예에서 샘플링 페이즈 동안 증폭 회로 (830)에 의해 제공되기 때문에 생략될 수도 있거나 또는 스위치 (540) 는 노이즈 셰이핑을 위해 항상 개방될 수도 있다.
도 14a에 예시된 예시적인 오토-제로잉 동작은 ADC (805) 의 각각의 ADC 사이클의 변환 페이즈 동안 수행될 수도 있다.
도 15는 특정 양태들에 따른, 아날로그-디지털 변환기(ADC)에서 노이즈 셰이핑을 위한 방법(1500)을 예시한다. ADC(예를 들어, ADC(805))는 출력부(예를 들어, 출력부(426))을 갖는 디지털-아날로그 변환기(DAC)(예를 들어, 용량성 DAC(420)), DAC 의 출력부에 결합된 제 1 입력부(예를 들어, 제 1 입력부(332)) 및 공통 모드 전압 또는 접지에 결합된 제 2 입력부(예를 들어, 제 2 입력부(334))를 갖는 비교기(예를 들어, 비교기(330)), 제 1 커패시터(예를 들어, 제 1 커패시터(840)), 및 증폭 회로(예를 들어, 증폭 회로(830))를 포함한다.
블록(1510)에서, 제 1 샘플링 페이즈 동안, 제 1 커패시터는 DAC 의 출력부와 ADC 의 입력부 사이에 결합된다. 예를 들어, 제 1 커패시터는 스위칭 회로(810)에 의해 DAC 의 출력부와 ADC 의 입력부(예를 들어, 입력부(808)) 사이에 결합될 수도 있다. 특정 양태들에서, 제 1 샘플링 페이즈는 k 번째 ADC 사이클의 샘플링 페이즈에 대응할 수도 있다.
블록(1520)에서, 제 1 변환 페이즈 동안, 제 1 커패시터는 DAC 의 출력부와 접지 사이에 결합된다. 예를 들어, 제 1 커패시터는 스위칭 회로(810)에 의해 DAC 의 출력부와 접지 사이에 결합될 수도 있다. 이것은, 예를 들어, 제 1 변환 페이즈의 끝에서 DAC 의 출력부에서 잔차 전압을 획득하기 위해 행해질 수도 있다. 특정 양태들에서, 제 1 변환 페이즈는 k 번째 ADC 사이클의 변환 페이즈에 대응할 수도 있다.
블록(1530)에서, 제 2 샘플링 페이즈 동안, 제 1 커패시터는 DAC 의 출력부와 증폭 회로의 입력부 사이에 결합되고, 증폭 회로의 출력부는 DAC 의 출력부에 결합된다. 예를 들어, 제 1 커패시터는 스위칭 회로(810)에 의해 DAC 의 출력부와 증폭 회로의 입력부(예를 들어, 입력부(832)) 사이에 결합될 수도 있고, 증폭 회로의 출력부(예를 들어, 출력부(834))는 스위치(860)에 의해 DAC 의 출력부에 결합될 수도 있다. 특정 양태들에서, 제 2 페이즈는 (k+1) 번째 ADC 사이클의 샘플링 페이즈에 대응할 수도 있다.
특정 양태들에서, ADC 는 또한 제 2 커패시터(예를 들어, 제 2 커패시터(850))를 포함한다. 이들 양태들에서, 방법 (1500) 은 또한, 제 1 샘플링 페이즈 동안, DAC 의 출력부와 증폭 회로의 입력부 사이에 제 2 커패시터를 결합하는 단계, 및 증폭 회로의 출력부를 DAC 의 출력부에 결합하는 단계를 포함할 수도 있다. 방법(1500)은 또한, 제 2 샘플링 페이즈 동안, DAC 의 출력부와 ADC 의 입력부 사이에 제 2 커패시터를 결합하는 단계, 및 제 2 변환 페이즈 동안, DAC 의 출력부와 접지 사이에 제 2 커패시터를 결합하는 단계를 포함할 수도 있다. 제 2 변환 페이즈는 (k+1) 번째 ADC 사이클의 변환 페이즈에 대응할 수도 있다. 결합들은 스위칭 회로(810) 및/또는 스위치(860)에 의해 수행될 수도 있다.
방법(1500)은 또한, 제 1 변환 페이즈 및 제 2 변환 페이즈 각각 동안, 디지털 신호를 DAC에 출력하는 단계, 및 비교기의 출력으로부터의 비교 신호에 기초하여 디지털 신호의 N 비트를 분해하는 단계를 포함할 수도 있다. 예를 들어, 디지털 신호는 SAR(340)에 의해 출력될 수도 있고, 디지털 신호의 N 비트는 비교기의 출력부(예를 들어, 출력부(336))로부터의 비교 신호에 기초하여 SAR(340)에 의해 분해될 수도 있다.
SAR(340) 및 제어기(870)는 각각 ASIC(application specific integrated circuit), FPGA(field programmable gate array) 또는 다른 프로그래밍가능 논리 디바이스, 플립-플롭들, 이산 하드웨어 컴포넌트들(예를 들어, 논리 게이트들), 상태 머신, 또는 이들의 임의의 조합으로 구현될 수도 있다.
구현 예들이 다음의 넘버링된 조항들에서 기술된다:
1. 아날로그-디지털 변환기(ADC)로서,
제 1 입력부, 제 2 입력부, 및 출력부를 갖는 비교기;
비교기의 제 1 입력부에 결합된 디지털-아날로그 변환기(DAC);
스위칭 회로;
비교기의 제 1 입력부와 스위칭 회로 사이에 결합된 제 1 커패시터;
비교기의 제 1 입력부와 스위칭 회로 사이에 결합된 제 2 커패시터;
입력부 및 출력부를 갖는 증폭 회로로서, 상기 증폭 회로의 입력부는 상기 스위칭 회로에 결합되는, 상기 증폭 회로;
상기 증폭 회로의 출력부와 상기 DAC 사이에 결합된 제 1 스위치; 및
입력부 및 출력부를 갖는 연속 근사 레지스터(SAR)로서, 상기 SAR의 입력부는 상기 비교기의 출력부에 결합되고, 상기 SAR의 출력부는 상기 DAC에 결합되는, 상기 연속 근사 레지스터(SAR)를 포함하는, ADC.
2. 조항 1 의 ADC 에 있어서, 상기 비교기의 제 2 입력부는 공통 모드 전압 또는 접지에 결합되는, ADC.
3. 조항 1 또는 조항 2 의 ADC 에 있어서, 상기 DAC는 용량성 DAC를 포함하는, ADC.
4. 조항 1 내지 조항 3 중 어느 것의 ADC 에 있어서, 상기 증폭 회로는:
제 1 입력부, 제 2 입력부, 및 출력부를 갖는 증폭기를 포함하며,
상기 증폭기의 제 1 입력부는 상기 증폭 회로의 입력부에 결합되고, 상기 증폭기의 출력부는 상기 증폭 회로의 출력부에 결합되는, ADC.
5. 조항 4 의 ADC 에 있어서, 상기 증폭기의 제 2 입력부는 접지에 결합되는, ADC.
6. 조항 4 또는 조항 5 의 ADC 에 있어서,
샘플링 페이즈 동안, 제 1 스위치를 턴온하고; 그리고
변환 페이즈 동안, 제 1 스위치를 턴오프하도록
구성된 제어기를 더 포함하는, ADC.
7. 조항 6 의 ADC 에 있어서, 변환 페이즈 동안, 상기 SAR은,
DAC에 디지털 신호를 출력하고; 그리고
비교기의 출력부로부터의 비교 신호에 기초하여 디지털 신호의 N 비트를 분해하도록
구성되는, ADC.
8. 조항 4 내지 조항 7 중 어느 것의 ADC 에 있어서, 상기 증폭 회로는 증폭기의 출력부와 증폭기의 제 1 입력부 사이에 결합된 제 2 스위치를 더 포함하는, ADC.
9. 조항 8 의 ADC 에 있어서, 상기 증폭 회로는 증폭기의 제 1 입력부와 접지 사이에 결합된 제 3 스위치를 더 포함하는, ADC.
10. 조항 9 의 ADC 에 있어서,
샘플링 페이즈 동안, 제 1 스위치를 턴온하고, 제 2 스위치를 턴오프하고, 제 3 스위치를 턴오프하고; 그리고
변환 페이즈 동안, 제 1 스위치를 턴오프하고, 제 2 스위치를 턴온하고, 제 3 스위치를 턴온하도록
구성된 제어기를 더 포함하는, ADC.
11. 조항 10 의 ADC 에 있어서, 변환 페이즈 동안, 상기 SAR은,
DAC에 디지털 신호를 출력하고; 그리고
비교기의 출력부로부터의 비교 신호에 기초하여 디지털 신호의 N 비트를 분해하도록
구성되는, ADC.
12. 조항 9 내지 조항 11 중 어느 것의 ADC 에 있어서, 상기 증폭 회로는 상기 증폭기의 출력부와 공통 모드 전압 사이에 결합된 제 4 스위치를 더 포함하는, ADC.
13. 조항 1 내지 조항 12 중 어느 것의 ADC 에 있어서, 상기 증폭 회로는:
상기 제 1 커패시터의 단자와 상기 ADC 의 입력부 사이에 결합된 제 2 스위치;
상기 제 2 커패시터의 단자와 상기 ADC 의 입력부 사이에 결합된 제 3 스위치;
상기 제 1 커패시터의 단자와 상기 증폭 회로의 입력부 사이에 결합된 제 4 스위치; 및
상기 제 2 커패시터의 단자와 상기 증폭 회로의 입력부 사이에 결합된 제 5 스위치를 포함하는, ADC.
14. 조항 13 의 ADC 에 있어서,
제 1 샘플링 페이즈 동안, 제 2 스위치를 턴온하고, 제 3 스위치를 턴오프하고, 제 4 스위치를 턴오프하고, 제 5 스위치를 턴온하고; 그리고
제 2 샘플링 페이즈 동안, 제 1 스위치를 턴오프하고, 제 3 스위치를 턴온하고, 제 4 스위치를 턴온하고, 제 5 스위치를 턴오프하도록
구성된 제어기를 더 포함하는, ADC.
15. 조항 13 또는 14 의 ADC 에 있어서, 상기 스위칭 회로는,
상기 제 1 커패시터의 단자와 접지 사이에 결합된 제 6 스위치; 및
상기 제 2 커패시터의 단자와 접지 사이에 결합된 제 7 스위치를 더 포함하는, ADC.
16. 조항 15 의 ADC 에 있어서,
제 1 샘플링 페이즈 동안, 제 2 스위치를 턴온하고, 제 3 스위치를 턴오프하고, 제 4 스위치를 턴오프하고, 제 5 스위치를 턴온하고, 제 6 스위치를 턴오프하고, 제 7 스위치를 턴오프하고;
제 1 변환 페이즈 동안, 제 2 스위치를 턴오프하고, 제 3 스위치를 턴오프하고, 제 4 스위치를 턴오프하고, 제 5 스위치를 턴오프하고, 제 6 스위치를 턴온하고, 제 7 스위치를 턴오프하고;
제 2 샘플링 페이즈 동안, 제 2 스위치를 턴오프하고, 제 3 스위치를 턴온하고, 제 4 스위치를 턴온하고, 제 5 스위치를 턴오프하고, 제 6 스위치를 턴오프하고, 제 7 스위치를 턴오프하고; 그리고
제 2 변환 페이즈 동안, 제 2 스위치를 턴오프하고, 제 3 스위치를 턴오프하고, 제 4 스위치를 턴오프하고, 제 5 스위치를 턴오프하고, 제 6 스위치를 턴오프하고, 제 7 스위치를 턴온하도록
구성된 제어기를 더 포함하는, ADC.
17. 조항 16 의 ADC 에 있어서, 제 1 변환 페이즈 및 제 2 변환 페이즈 각각 동안, 상기 SAR은,
DAC에 디지털 신호를 출력하고; 그리고
비교기의 출력부로부터의 비교 신호에 기초하여 디지털 신호의 N 비트를 분해하도록
구성되는, ADC.
18. 조항 16 또는 조항 17 의 ADC 에 있어서, 제 1 샘플링 페이즈 및 제 2 샘플링 페이즈 각각 동안, 상기 제어기는 제 1 스위치를 턴온하도록 구성되는, ADC.
19. 조항 18 의 ADC 에 있어서, 제 1 변환 페이즈 및 제 2 변환 페이즈 각각 동안, 상기 제어기는 제 1 스위치를 턴오프하도록 구성되는, ADC.
20. 조항 1 내지 조항 12 중 어느 것의 ADC 에 있어서, 상기 스위칭 회로는,
제 1 샘플링 페이즈 동안, 제 1 커패시터의 단자를 ADC 의 입력부에 결합하고 제 2 커패시터의 단자를 증폭 회로의 입력부에 결합하고; 그리고
제 2 샘플링 페이즈 동안, 제 2 커패시터의 단자를 ADC 의 입력부에 결합하고 제 1 커패시터의 단자를 증폭 회로의 입력부에 결합하도록
구성되는, ADC.
21. 조항 20 의 ADC 에 있어서, 상기 스위칭 회로는 추가로,
제 1 변환 페이즈 동안, 제 1 커패시터의 단자를 접지에 결합하고; 그리고
제 2 변환 페이즈 동안, 제 2 커패시터의 단자를 접지에 결합하도록
구성되는, ADC.
22. 조항 21 의 ADC 에 있어서, 상기 스위칭 회로는 추가로,
제 1 변환 페이즈 동안, 제 2 커패시터의 단자를 플로팅시키고;
제 2 변환 페이즈 동안, 제 1 커패시터의 단자를 플로팅시키도록
구성되는, ADC.
23. 조항 21 또는 조항 22 의 ADC 에 있어서, 제 1 변환 페이즈 및 제 2 변환 페이즈 각각 동안, 상기 SAR은,
DAC에 디지털 신호를 출력하고; 그리고
비교기의 출력부로부터의 비교 신호에 기초하여 디지털 신호의 N 비트를 분해하도록
구성되는, ADC.
24. 시스템으로서,
아날로그-디지털 변환기(ADC)로서,
제 1 입력부, 제 2 입력부, 및 출력부를 갖는 비교기;
상기 ADC 의 입력부 및 상기 비교기의 제 1 입력부에 결합된 디지털-아날로그 변환기 (DAC);
상기 ADC 의 입력부에 결합된 스위칭 회로;
비교기의 제 1 입력부와 스위칭 회로 사이에 결합된 제 1 커패시터;
비교기의 제 1 입력부와 스위칭 회로 사이에 결합된 제 2 커패시터;
입력부 및 출력부를 갖는 증폭 회로로서, 상기 증폭 회로의 입력부는 상기 스위칭 회로에 결합되는, 상기 증폭 회로;
상기 증폭 회로의 출력부와 상기 DAC 사이에 결합된 제 1 스위치; 및
입력부, 제 1 출력부, 및 제 2 출력부를 갖는 연속 근사 레지스터(SAR)로서, 상기 SAR 의 입력부는 상기 비교기의 출력부에 결합되고, 상기 SAR 의 제 1 출력부는 DAC 에 결합되며, 상기 제 2 출력부는 상기 ADC 의 출력부에 결합되는, 상기 연속 근사 레지스터(SAR)
를 포함하는, 상기 아날로그-디지털 변환기(ADC);
상기 ADC 의 입력부에 결합된 수신기; 및
상기 ADC 의 출력부에 결합된 프로세서를 포함하는, 시스템.
25. 아날로그-디지털 변환기(ADC)에서 노이즈 셰이핑을 위한 방법으로서, 상기 ADC 는 출력부를 갖는 디지털-아날로그 변환기(DAC), 상기 DAC 의 출력부에 결합된 제 1 입력부 및 공통 모드 전압 또는 접지에 결합된 제 2 입력부를 갖는 비교기, 제 1 커패시터, 및 증폭 회로를 포함하고, 상기 방법은:
제 1 샘플링 페이즈 동안,
상기 DAC 의 출력부와 상기 ADC 의 입력부 사이에 상기 제 1 커패시터를 결합하는 단계;
제 1 변환 페이즈 동안,
상기 DAC 의 출력부와 접지 사이에 상기 제 1 커패시터를 결합하는 단계; 및
제 2 샘플링 페이즈 동안,
상기 DAC 의 출력부와 상기 증폭 회로의 입력부 사이에 상기 제 1 커패시터를 결합하는 단계; 및
증폭 회로의 출력부를 DAC 의 출력부에 결합하는 단계를 포함하는, ADC 에서 노이즈 셰이핑을 위한 방법.
26. 조항 25 의 방법에 있어서, 상기 ADC 는 또한 제 2 커패시터를 포함하고, 상기 방법은 추가로:
제 1 샘플링 페이즈 동안,
상기 DAC 의 출력부와 상기 증폭 회로의 입력부 사이에 상기 제 2 커패시터를 결합하는 단계; 및
상기 증폭 회로의 출력부를 상기 DAC 의 출력부에 결합하는 단계;
제 2 샘플링 페이즈 동안,
상기 DAC 의 출력부와 상기 ADC 의 입력부 사이에 상기 제 2 커패시터를 결합하는 단계; 및
제 2 변환 페이즈 동안,
상기 DAC 의 출력부와 접지 사이에 상기 제 2 커패시터를 결합하는 단계를 포함하는, 방법.
27. 조항 26 의 방법에 있어서, 추가로:
상기 제 1 변환 페이즈 및 상기 제 2 변환 페이즈 각각 동안,
상기 DAC에 디지털 신호를 출력하는 단계; 및
상기 비교기의 출력부로부터의 비교 신호에 기초하여 상기 디지털 신호의 N 비트를 분해하는 단계를 포함하는, 방법.
본 개시는 본 개시의 양태들을 설명하기 위해 위에서 사용된 예시적인 용어에 제한되지 않음을 알아야 한다. 예를 들어, 샘플링 페이즈는 획득 페이즈 또는 다른 용어로도 지칭될 수도 있다. 다른 예에서, 디지털 신호는 또한 디지털 코드 또는 다른 용어로 지칭될 수도 있다. 다른 예에서, SAR은 또한 SAR 로직, SAR 회로, 또는 다른 용어로 지칭될 수도 있다.
"제 1", "제 2" 등과 같은 지정을 사용한 본 명세서에서의 엘리먼트에 대한 임의의 참조는 일반적으로 그 엘리먼트들의 양 또는 순서를 한정하지 않는다. 대신, 이들 지정들은 2 이상의 엘리먼트들 또는 엘리먼트의 인스턴스들 간을 구별하는 편리한 방법으로서 본 명세서에서 사용된다. 따라서, 제 1 및 제 2 엘리먼트들에 대한 참조는 오직 2개의 엘리먼트들만이 채용될 수 있거나 또는 제 1 엘리먼트가 제 2 엘리먼트에 선행해야 함을 의미하지 않는다. 또한, 청구항들의 수치적 지정들은 명세서에서의 수치적 지정들과 반드시 일치하지는 않는다는 것이 이해되어야 한다.
본 개시물 내에서, 단어 "예시적인" 은 "예, 예증, 또는 예시로서 기능함" 을 의미하도록 사용된다. "예시적인" 것으로서 본 명세서에서 설명된 임의의 구현 또는 양태는 본 개시의 다른 양태들에 비해 반드시 바람직하다거나 이로운 것으로서 해석될 필요는 없다. 유사하게, 용어 "양태들" 은 본 개시의 모든 양태들이 논의된 특징, 이점 또는 동작 모드를 포함해야 함을 요구하지는 않는다. 서술된 값 또는 특성에 관하여 본 명세서에서 사용된 바와 같은 용어 "대략” 은 서술된 값 또는 특성의 10% 이내인 것을 나타내도록 의도된다.
본 개시의 상기 설명은 당업자로 하여금 본 개시를 제조 또는 이용하게 할 수 있도록 제공된다. 본 개시에 대한 다양한 수정들은 당업자에게 용이하게 자명할 것이며, 본 명세서에서 정의된 일반적인 원리들은 본 개시의 사상 또는 범위로부터 일탈함이 없이 다른 변형들에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에서 설명된 예들로 한정되도록 의도되지 않으며, 본 명세서에 개시된 원리들 및 신규한 특징들과 부합하는 최광의 범위를 부여받아야 한다.

Claims (27)

  1. 아날로그-디지털 변환기(ADC)로서,
    제 1 입력부, 제 2 입력부, 및 출력부를 갖는 비교기;
    상기 비교기의 상기 제 1 입력부에 결합된 디지털-아날로그 변환기(DAC);
    스위칭 회로;
    상기 비교기의 상기 제 1 입력부와 상기 스위칭 회로 사이에 결합된 제 1 커패시터;
    상기 비교기의 상기 제 1 입력부와 상기 스위칭 회로 사이에 결합된 제 2 커패시터;
    입력부 및 출력부를 갖는 증폭 회로로서, 상기 증폭 회로의 상기 입력부는 상기 스위칭 회로에 결합되는, 상기 증폭 회로;
    상기 증폭 회로의 상기 출력부와 상기 DAC 사이에 결합된 제 1 스위치; 및
    입력부 및 출력부를 갖는 연속 근사 레지스터(SAR)로서, 상기 SAR 의 상기 입력부는 상기 비교기의 상기 출력부에 결합되고, 상기 SAR 의 출력부는 상기 DAC 에 결합되는, 상기 연속 근사 레지스터(SAR)를 포함하는, ADC.
  2. 제 1 항에 있어서,
    상기 비교기의 상기 제 2 입력부는 공통 모드 전압 또는 접지에 결합되는, ADC.
  3. 제 1 항에 있어서,
    상기 DAC 는 용량성 DAC 를 포함하는, ADC.
  4. 제 1 항에 있어서,
    상기 증폭 회로는,
    제 1 입력부, 제 2 입력부, 및 출력부를 갖는 증폭기를 포함하며,
    상기 증폭기의 상기 제 1 입력부는 상기 증폭 회로의 상기 입력부에 결합되고, 상기 증폭기의 상기 출력부는 상기 증폭 회로의 상기 출력부에 결합되는, ADC.
  5. 제 4 항에 있어서,
    상기 증폭기의 상기 제 2 입력부는 접지에 결합되는, ADC.
  6. 제 4 항에 있어서,
    샘플링 페이즈 동안, 상기 제 1 스위치를 턴온하고; 그리고
    변환 페이즈 동안, 상기 제 1 스위치를 턴오프하도록
    구성된 제어기를 더 포함하는, ADC.
  7. 제 6 항에 있어서,
    상기 변환 페이즈 동안, 상기 SAR 은,
    상기 DAC 에 디지털 신호를 출력하고; 그리고
    상기 비교기의 상기 출력부로부터의 비교 신호에 기초하여 상기 디지털 신호의 N 비트를 분해하도록
    구성되는, ADC.
  8. 제 4 항에 있어서,
    상기 증폭 회로는, 상기 증폭기의 상기 출력부와 상기 증폭기의 상기 제 1 입력부 사이에 결합된 제 2 스위치를 더 포함하는, ADC.
  9. 제 8 항에 있어서,
    상기 증폭 회로는, 상기 증폭기의 상기 제 1 입력부와 접지 사이에 결합된 제 3 스위치를 더 포함하는, ADC.
  10. 제 9 항에 있어서,
    샘플링 페이즈 동안, 상기 제 1 스위치를 턴온하고, 상기 제 2 스위치를 턴오프하고, 그리고 상기 제 3 스위치를 턴오프하고; 그리고
    변환 페이즈 동안, 상기 제 1 스위치를 턴오프하고, 상기 제 2 스위치를 턴온하고, 그리고 상기 제 3 스위치를 턴온하도록
    구성된 제어기를 더 포함하는, ADC.
  11. 제 10 항에 있어서,
    상기 변환 페이즈 동안, 상기 SAR 은,
    상기 DAC 에 디지털 신호를 출력하고; 그리고
    상기 비교기의 상기 출력부로부터의 비교 신호에 기초하여 상기 디지털 신호의 N 비트를 분해하도록
    구성되는, ADC.
  12. 제 9 항에 있어서,
    상기 증폭 회로는 상기 증폭기의 상기 출력부와 공통 모드 전압 사이에 결합된 제 4 스위치를 더 포함하는, ADC.
  13. 제 1 항에 있어서,
    상기 스위칭 회로는,
    상기 제 1 커패시터의 단자와 상기 ADC 의 입력부 사이에 결합된 제 2 스위치;
    상기 제 2 커패시터의 단자와 상기 ADC 의 상기 입력부 사이에 결합된 제 3 스위치;
    상기 제 1 커패시터의 상기 단자와 상기 증폭 회로의 상기 입력부 사이에 결합된 제 4 스위치; 및
    상기 제 2 커패시터의 상기 단자와 상기 증폭 회로의 상기 입력부 사이에 결합된 제 5 스위치를 포함하는, ADC.
  14. 제 13 항에 있어서,
    제 1 샘플링 페이즈 동안, 상기 제 2 스위치를 턴온하고, 상기 제 3 스위치를 턴오프하고, 상기 제 4 스위치를 턴오프하고, 그리고 상기 제 5 스위치를 턴온하고; 그리고
    제 2 샘플링 페이즈 동안, 상기 제 1 스위치를 턴오프하고, 상기 제 3 스위치를 턴온하고, 상기 제 4 스위치를 턴온하고, 그리고 상기 제 5 스위치를 턴오프하도록
    구성된 제어기를 더 포함하는, ADC.
  15. 제 13 항에 있어서,
    상기 스위칭 회로는,
    상기 제 1 커패시터의 상기 단자와 접지 사이에 결합된 제 6 스위치; 및
    상기 제 2 커패시터의 상기 단자와 상기 접지 사이에 결합된 제 7 스위치를 더 포함하는, ADC.
  16. 제 15 항에 있어서,
    제 1 샘플링 페이즈 동안, 상기 제 2 스위치를 턴온하고, 상기 제 3 스위치를 턴오프하고, 상기 제 4 스위치를 턴오프하고, 상기 제 5 스위치를 턴온하고, 상기 제 6 스위치를 턴오프하고, 그리고 상기 제 7 스위치를 턴오프하고;
    제 1 변환 페이즈 동안, 상기 제 2 스위치를 턴오프하고, 상기 제 3 스위치를 턴오프하고, 상기 제 4 스위치를 턴오프하고, 상기 제 5 스위치를 턴오프하고, 상기 제 6 스위치를 턴온하고, 그리고 상기 제 7 스위치를 턴오프하고;
    제 2 샘플링 페이즈 동안, 상기 제 2 스위치를 턴오프하고, 상기 제 3 스위치를 턴온하고, 상기 제 4 스위치를 턴온하고, 상기 제 5 스위치를 턴오프하고, 상기 제 6 스위치를 턴오프하고, 그리고 상기 제 7 스위치를 턴오프하고; 그리고
    제 2 변환 페이즈 동안, 상기 제 2 스위치를 턴오프하고, 상기 제 3 스위치를 턴오프하고, 상기 제 4 스위치를 턴오프하고, 상기 제 5 스위치를 턴오프하고, 상기 제 6 스위치를 턴오프하고, 그리고 상기 제 7 스위치를 턴온하도록
    구성된 제어기를 더 포함하는, ADC.
  17. 제 16 항에 있어서,
    상기 제 1 변환 페이즈 및 상기 제 2 변환 페이즈 각각 동안, 상기 SAR 은,
    상기 DAC 에 디지털 신호를 출력하고; 그리고
    상기 비교기의 상기 출력부로부터의 비교 신호에 기초하여 상기 디지털 신호의 N 비트를 분해하도록
    구성되는, ADC.
  18. 제 16 항에 있어서,
    상기 제 1 샘플링 페이즈 및 상기 제 2 샘플링 페이즈 각각 동안, 상기 제어기는 상기 제 1 스위치를 턴온하도록 구성되는, ADC.
  19. 제 18 항에 있어서,
    상기 제 1 변환 페이즈 및 상기 제 2 변환 페이즈 각각 동안, 상기 제어기는 상기 제 1 스위치를 턴오프하도록 구성되는, ADC.
  20. 제 1 항에 있어서,
    상기 스위칭 회로는,
    제 1 샘플링 페이즈 동안, 상기 제 1 커패시터의 단자를 상기 ADC 의 입력부에 결합하고 상기 제 2 커패시터의 단자를 상기 증폭 회로의 상기 입력부에 결합하고; 그리고
    제 2 샘플링 페이즈 동안, 상기 제 2 커패시터의 상기 단자를 상기 ADC 의 상기 입력부에 결합하고 상기 제 1 커패시터의 상기 단자를 상기 증폭 회로의 상기 입력부에 결합하도록
    구성되는, ADC.
  21. 제 20 항에 있어서,
    상기 스위칭 회로는 또한,
    제 1 변환 페이즈 동안, 상기 제 1 커패시터의 상기 단자를 접지에 결합하고; 그리고
    제 2 변환 페이즈 동안, 상기 제 2 커패시터의 상기 단자를 상기 접지에 결합하도록
    구성되는, ADC.
  22. 제 21 항에 있어서,
    상기 스위칭 회로는 또한,
    상기 제 1 변환 페이즈 동안, 상기 제 2 커패시터의 상기 단자를 플로팅시키고; 그리고
    상기 제 2 변환 페이즈 동안, 상기 제 1 커패시터의 상기 단자를 플로팅시키도록
    구성되는, ADC.
  23. 제 21 항에 있어서,
    상기 제 1 변환 페이즈 및 상기 제 2 변환 페이즈 각각 동안, 상기 SAR 은,
    상기 DAC 에 디지털 신호를 출력하고; 그리고
    상기 비교기의 상기 출력부로부터의 비교 신호에 기초하여 상기 디지털 신호의 N 비트를 분해하도록
    구성되는, ADC.
  24. 시스템으로서,
    아날로그-디지털 변환기(ADC)로서,
    제 1 입력부, 제 2 입력부, 및 출력부를 갖는 비교기;
    상기 ADC 의 입력부 및 상기 비교기의 상기 제 1 입력부에 결합된 디지털-아날로그 변환기 (DAC);
    상기 ADC 의 상기 입력부에 결합된 스위칭 회로;
    상기 비교기의 상기 제 1 입력부와 상기 스위칭 회로 사이에 결합된 제 1 커패시터;
    상기 비교기의 상기 제 1 입력부와 상기 스위칭 회로 사이에 결합된 제 2 커패시터;
    입력부 및 출력부를 갖는 증폭 회로로서, 상기 증폭 회로의 상기 입력부는 상기 스위칭 회로에 결합되는, 상기 증폭 회로;
    상기 증폭 회로의 상기 출력부와 상기 DAC 사이에 결합된 제 1 스위치; 및
    입력부, 제 1 출력부, 및 제 2 출력부를 갖는 연속 근사 레지스터(SAR)로서, 상기 SAR 의 상기 입력부는 상기 비교기의 상기 출력부에 결합되고, 상기 SAR 의 상기 제 1 출력부는 상기 DAC 에 결합되며, 상기 제 2 출력부는 상기 ADC 의 출력부에 결합되는, 상기 연속 근사 레지스터(SAR)
    를 포함하는, 상기 아날로그-디지털 변환기(ADC);
    상기 ADC 의 상기 입력부에 결합된 수신기; 및
    상기 ADC 의 상기 출력부에 결합된 프로세서를 포함하는, 시스템.
  25. 아날로그-디지털 변환기(ADC)에서의 노이즈 셰이핑을 위한 방법으로서,
    상기 ADC 는 출력부를 갖는 디지털-아날로그 변환기 (DAC), 상기 DAC 의 상기 출력부에 결합된 제 1 입력부 및 공통 모드 전압 또는 접지에 결합된 제 2 입력부를 갖는 비교기, 제 1 커패시터, 및 증폭 회로를 포함하고, 상기 방법은:
    제 1 샘플링 페이즈 동안,
    상기 DAC 의 상기 출력부와 상기 ADC 의 입력부 사이에 상기 제 1 커패시터를 결합하는 단계;
    제 1 변환 페이즈 동안,
    상기 DAC 의 상기 출력부와 접지 사이에 상기 제 1 커패시터를 결합하는 단계; 및
    제 2 샘플링 페이즈 동안,
    상기 DAC 의 상기 출력부와 상기 증폭 회로의 입력부 사이에 상기 제 1 커패시터를 결합하는 단계; 및
    상기 증폭 회로의 출력부를 상기 DAC 의 상기 출력부에 결합하는 단계를 포함하는, ADC 에서의 노이즈 셰이핑을 위한 방법.
  26. 제 25 항에 있어서,
    상기 ADC 는 또한 제 2 커패시터를 포함하고,
    상기 방법은:
    상기 제 1 샘플링 페이즈 동안,
    상기 DAC 의 상기 출력부와 상기 증폭 회로의 상기 입력부 사이에 상기 제 2 커패시터를 결합하는 단계; 및
    상기 증폭 회로의 상기 출력부를 상기 DAC 의 상기 출력부에 결합하는 단계;
    상기 제 2 샘플링 페이즈 동안,
    상기 DAC 의 상기 출력부와 상기 ADC 의 상기 입력부 사이에 상기 제 2 커패시터를 결합하는 단계; 및
    제 2 변환 페이즈 동안,
    상기 DAC 의 상기 출력부와 상기 접지 사이에 상기 제 2 커패시터를 결합하는 단계를 더 포함하는, ADC 에서의 노이즈 셰이핑을 위한 방법.
  27. 제 26 항에 있어서,
    상기 제 1 변환 페이즈 및 상기 제 2 변환 페이즈 각각 동안,
    상기 DAC 에 디지털 신호를 출력하는 단계; 및
    상기 비교기의 출력부로부터의 비교 신호에 기초하여 상기 디지털 신호의 N 비트를 분해하는 단계를 더 포함하는, ADC 에서의 노이즈 셰이핑을 위한 방법.
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