KR20230114464A - 더블 에지 트리거를 이용한 고성능 sar adc 설계 - Google Patents

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Abstract

더블 에지 트리거를 이용한 고성능 SAR ADC 및 그 동작 방법이 제시된다. 본 발명에서 제안하는 더블 에지 트리거를 이용한 고성능 SAR ADC는 더블 에지 트리거(Double Edge Triggered; DET) 기반의 병렬형 SAH(Sample and Hold), 브릿지 캐패시터 어레이를 포함하는 CR-DAC(Charge Redistribution Digital-to-Analog Converter), 상기 SAH의 출력 신호를 입력 받아 상기 CR-DAC의 출력 신호와 비교하는 바이패스 윈도우 비교기 셋(Bypass Window Comparator Set) 및 상기 바이패스 윈도우 비교기 셋의 출력에 따라 동작하는 SAR 로직(Successive-Approximation-Register Logic)을 포함한다.

Description

더블 에지 트리거를 이용한 고성능 SAR ADC 설계{A double edge trigger, performance-aware SAR ADC}
본 발명은 생체의학 신호의 디지털화를 전담하는 전력 및 성능 효율적인 SAR ADC(Successive-Approximation-Register Analog-to-Digital Converter) 및 그 동작 방법에 관한 것이다.
휴대용 생체의학 또는 무선 장치에 구현된 아날로그-디지털 컨버터(Analog-to-Digital Converter; ADC)의 경우 에너지 효율과 긴 배터리 수명이 가장 중요한 목표이며 중요한 설계 과제이다[4]. 따라서 CMOS 프로세스가 발전함에 따라 저전력 및 면적 효율적인 ADC의 통합은 현대 혼합 신호 시스템의 주요 차별화 요소가 되었다. 단순한 구조와 뛰어난 에너지 효율 때문에, SAR ADC(Successive-Approximation-Register Analog-to-Digital Converter)가 무선 통신 및 의료 시스템에 널리 사용된다[1-7]. 이러한 컨버터는 높은 변환 속도를 유지하면서 전력 소모와 점유 영역의 결과적인 과제를 해결할 수 있으며, 중복성, 비동기 작동 및 시간 인터리빙과 같은 기술과 결합될 수 있다. SAR ADC 설계에서 에너지를 절약하는 다른 접근법으로는 가변 분해능 및 샘플링 속도 시스템[1], 비동기 레벨 교차(Asynchronous Level-Crossing) ADC[2], 및 신호가 미리 정의된 스몰 윈도우[3] 내에 있을 때 비트 사이클을 바이패스하는 ADC[3]가 있다.
본 발명이 이루고자 하는 기술적 과제는 생체의학 신호의 디지털화를 전담하는 전력 및 성능 효율적인 SAR(Successive-Approximation-Register) ADC(Analog-to-Digital Converter)를 제공하는데 있다. 제안하는 SAR ADC는 브릿지 캐패시터 어레이(Bridge Capacitor Array)를 내장하고 병렬 비교기(Parallel Comparator)를 사용하여 비교기 카운트에서 기하급수적인 증가를 방지하고, 일부 변환 주기를 스킵하여 저전력 소모 및 소면적 점유율을 달성하고자 한다.
일 측면에 있어서, 본 발명에서 제안하는 더블 에지 트리거를 이용한 고성능 SAR ADC는 더블 에지 트리거(Double Edge Triggered; DET) 기반의 병렬형 SAH(Sample and Hold), 브릿지 캐패시터 어레이를 포함하는 CR-DAC(Charge Redistribution Digital-to-Analog Converter), 상기 SAH의 출력 신호를 입력 받아 상기 CR-DAC의 출력 신호와 비교하는 바이패스 윈도우 비교기 셋(Bypass Window Comparator Set) 및 상기 바이패스 윈도우 비교기 셋의 출력에 따라 동작하는 SAR 로직(Successive-Approximation-Register Logic)을 포함한다.
본 발명의 실시예에 따른 SAH는 180도 위상차를 갖는 두 개의 병렬형 SAH를 포함하고, CR-DAC의 브릿지 캐패시터 어레이의 공통 상단 플레이트에 대한 차동 입력 신호를 샘플링한다.
본 발명의 실시예에 따른 CR-DAC는 두 개의 병렬 투명 래치(transparent latches)에 의해 구동하는 더블 에지 트리거 플립플롭을 포함한다.
본 발명의 실시예에 따른 CR-DAC는 이진 가중 캐패시터를 이용한 전하 재분배를 사용하는 브릿지 캐패시터 어레이를 통해 CR-DAC 충전 및 방전에 필요한 전력을 감소시킨다.
본 발명의 실시예에 따른 SAR 로직은 상기 CR-DAC가 브릿지 캐패시터 어레이를 이용함으로써 상기 SAR 로직의 스위치의 수를 감소시킨다.
본 발명의 실시예에 따른 SAR 로직은 상기 바이패스 윈도우 비교기 셋의 출력에 따라 코어스(coarse) ADC 및 파인(fine) ADC 로서 동작하고, 파인(fine) DAC는 전체 결합 요소의 수를 줄이기 위해 이진 가중 캐패시터를 이용한 전하 재분배를 사용하는 브릿지 캐패시터 어레이에 의해 결합된 하이브리드 구조이다.
본 발명의 실시예에 따른 SAR 로직은 코어스(coarse) ADC의 출력은 파인(fine) ADC를 활성화하거나 또는 비활성화하는 컨트롤러 신호로서 작동한다.
또 다른 일 측면에 있어서, 본 발명에서 제안하는 더블 에지 트리거를 이용한 고성능 SAR ADC의 동작 방법은 더블 에지 트리거(Double Edge Triggered; DET) 기반의 병렬형 SAH(Sample and Hold)를 통해 입력 신호를 샘플링하는 단계, 브릿지 캐패시터 어레이를 포함하는 CR-DAC(Charge Redistribution Digital-to-Analog Converter)를 통해 샘플링된 디지털 신호를 아날로그로 변환하는 단계, 바이패스 윈도우 비교기 셋(Bypass Window Comparator Set)을 통해 상기 SAH의 출력 신호를 입력 받아 상기 CR-DAC의 출력 신호와 비교하는 단계 및 상기 바이패스 윈도우 비교기 셋의 출력에 따라 SAR 로직(Successive-Approximation-Register Logic)을 통해 아날로그 신호를 디지털 신호로 변환하는 단계를 포함한다.
본 발명의 실시예들에 따른 생체의학 신호의 디지털화를 전담하는 전력 및 성능 효율적인 SAR ADC는 브릿지 캐패시터 어레이(Bridge Capacitor Array)를 내장하고 병렬 비교기(Parallel Comparator)를 사용하여 비교기 카운트에서 기하급수적인 증가를 방지하고, 일부 변환 주기를 스킵하여 저전력 소모 및 소면적 점유율을 달성할 수 있다. 또한, 회로 성능은 일부 점진적인 방법을 사용하여 최적화되며, 불일치 문제와 누설 전류 문제를 개선할 수 있다.
도 1은 종래기술에 따른 SAR ADC 루프 구조를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 더블 에지 트리거를 이용한 고성능 SAR ADC의 구조를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 아날로그 블록 및 출력 파형을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 진화 알고리즘을 활용하여 최적의 구성 블록 설계 지점을 찾는 과정을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 ADC의 측정결과를 나타내는 도면이다.
본 발명에서는 생체의학 신호의 디지털화를 전담하는 전력 및 성능 효율적인 SAR(Successive-Approximation-Register) ADC(Analog-to-Digital Converter)를 제안한다. 제안하는 ADC는 중간 해상도와 속도를 목표로 하면서 브릿지 캐패시터 어레이(Bridge Capacitor Array)를 내장하고 병렬 비교기(Parallel Comparator)를 사용하여 비교기 카운트에서 기하급수적인 증가를 방지하고, 일부 변환 주기를 스킵하여 저전력 소모 소면적 점유율을 달성한다. 또한, 회로 성능은 일부 점진적인 방법을 사용하여 최적화되며, 불일치 문제와 누설 전류는 핵심 진화 매개변수이다. 이 요소는 설계 절차에서 높은 수준의 효율성과 단순성을 요구한다.
본 발명의 일 실시예에 따른 65nm CMOS의 ADC 프로세스는 100MS/s의 샘플링 주파수를 갖는 나이퀴스트 레이트에서 5.6 및 4.9개의 유효 비트 수를 얻을 수 있다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 종래기술에 따른 SAR ADC 루프 구조를 나타내는 도면이다.
도 1(a)는 종래기술에 따른 SAR ADC 블록 다이어그램이고, 도 1(b)는 종래기술에 따른 CR-DAC(Charge Redistribution Digital-to-Analog Converter)가 있는 SAR ADC 블록 다이어그램이고, 도 1(c)는 종래기술에 따른 분할 커패시터 CR-DAC가 있는 SAR ADC 블록 다이어그램이고, 도 1(d)는 분할 커패시터 CR-DAC가 있는 낮은 입력 커패시턴스의 SAR ADC 블록 다이어그램이다.
도 1(a)를 참조하면, 단일 스테이지 주변의 다중 순환을 사용함으로써, 이 토폴로지는 이진 검색을 사용하여 고정된 입력의 가장 가까운 아날로그 추정치를 찾는다. 클럭 사이클의 수(예를 들어, 순환)는 출력 비트의 수에 비례한다.
SAR ADC에서 이진 검색 알고리즘을 구현하는 하드웨어 효율적인 방법은 도 1(b)와 같이 이진 가중 캐패시터를 갖춘 전하 재분배(Charge-Redistribution; CR) DAC를 사용한다[19].
필요한 캐패시터 크기의 SAR 구조 복잡성을 줄이기 위해 DAC는 도 1(c)와 같이 분할 유닛 브릿지 캐패시터로 설계할 수 있다. 또한 이 토폴로지를 사용하면 캐패시터 어레이를 충전하는 데 필요한 전류를 최소화하고 전력 소비를 줄일 수 있다. 허용 가능한 속도 작동을 달성하려면 변환 단계에서 루프 시간을 최대한 짧게 유지해야 한다. 따라서 전력 소비량은 필연적으로 증가한다. 두 개의 인터리빙(interleaving) DAC를 사용한 샘플링 접근방식은 비트 분해 과정을 샘플링 단계까지 확장할 수 있다[8]. 그러나 일반적으로 정확한 50% 듀티 사이클 클럭을 요구한다. 그렇지 않으면 하모닉 톤이 발생할 것이다.
더블 에지 트리거 플립플롭(Flip-Flop; FF)은 클럭 주파수를 효과적으로 반으로 줄일 수 있기 때문에 저전력 설계에 널리 사용되는 기술이 되고 있다. 단일 에지 트리거 SAR ADC에서 클럭 속도는 적어도 m + 변환 속도[9]의 1배여야 한다. 반면, 더블 에지 구조는 순환 수를 거의 절반으로 줄일 수 있다. 따라서 비트 수에 비례하는 하나의 변환 SAR 루프의 에너지는 상당히 감소된다. 컨버터 출력 동적 및 정적 디지털 출력 사양(예를 들어, 전력 스펙트럼 또는 INL, DNL)을 겪을 수 있는 또 다른 주요 매개변수는 스위칭 노이즈이다.
도 1(d)에 도시된 스위치 감소 방법을 사용하면 스위치 수를 줄이고 결과적으로 에너지 전환 값을 2회 줄일 수 있으며 회로 선형성을 2회 향상시킬 수 있다. 또한 입력 용량을 크게 줄이고 선행 신호 소스의 드라이빙 난이도도 완화한다. 보다 효율적이고 컴팩트한 DAC 구현의 필요성은 입력 용량을 ADC 해상도 또는 비이진 연속 근사(non-binary successive approximation) DAC와 무관하게 만들기 위해 캐패시티브 사다리 네트워크[7]를 사용하도록 동기 부여했다.
SAR ADC 설계의 또 다른 과제는 비교기 토폴로지이다. 기존 설계에서 비교기 입력 단계는 임계값 근처/서브(near/sub) 영역에서 작동해야 하며 매우 낮은 공급 전압에서 비교 시간이 길어진다. 이 문제를 피하기 위해 다중 스테이지 증폭기를 사용한 비교기가 최근에 도입되었다. 이 토폴로지는 정확도를 높이지만, 비교 시간은 증가한다. 전체 스위치 어레이의 동시 작동과는 대조적으로, 두 개의 대조군을 구현하여 입력 신호 범위를 참조할 용량성 DAC의 스위칭 시퀀스를 결정할 수 있다. 이 기술, 즉 바이패스 윈도우는 신호가 미리 정의된 스몰 윈도우 [9] 내에 있을 때 몇 개의 중요한 비트에 대해 변환 단계를 스킵하도록 할 수 있다. 따라서 용량성 DAC, 래치 비교기 및 디지털 제어 로직의 전력 소비량이 감소하고 속도가 크게 향상된다. 게다가, 스킵 연산은 에러 누적을 줄이고 정적 성능을 향상시킨다.
본 발명은 컴팩트한 구현에서 에너지 및 면적 효율을 달성하기 위해 많은 설계 기법을 결합한 SAR ADC의 성능 인식 및 에너지 효율 설계에 대한 접근 방식을 제안한다. 본 발명의 실시예에 따르면, 또한 각 비트 사이클에서 비교기와 캐패시터 간/내부 변형이 고려될 때 전체적인 시스템 성능을 분석하고 개선하기 위해 구현된 SAR ADC에 대한 진화 알고리즘을 제안한다. 또한 SFDR을 개선하기 위해 노이즈 모양 균일 디더링을 제안한다. 이러한 기술은 SNDR의 저하 없이 자극을 효과적으로 억제할 수 있다.
도 2는 본 발명의 일 실시예에 따른 더블 에지 트리거를 이용한 고성능 SAR ADC의 구조를 설명하기 위한 도면이다.
도 2(a)는 본 발명의 실시예에 따른 더블 에지 트리거를 이용한 고성능 SAR ADC의 구조를 나타내는 도면이다.
제안하는 더블 에지 트리거를 이용한 고성능 SAR ADC는 더블 에지 트리거(Double Edge Triggered; DET) 기반의 병렬형 SAH(Sample and Hold)(210), 브릿지 캐패시터 어레이를 포함하는 CR-DAC(Charge Redistribution Digital-to-Analog Converter)(220), 상기 SAH(210)의 출력 신호를 입력 받아 상기 CR-DAC(220)의 출력 신호와 비교하는 바이패스 윈도우 비교기 셋(Bypass Window Comparator Set)(231, 232) 및 상기 바이패스 윈도우 비교기 셋(231, 232)의 출력에 따라 동작하는 SAR 로직(Successive-Approximation-Register Logic)(240)을 포함한다.
본 발명의 실시예에 따른 CR-DAC(220)는 내부 9비트일 수 있다.
본 발명의 실시예에 따른 SAR 로직(240)은 DET FF 또는 D-CMP를 활용함으로써 코어스(coarse) SAR 변환에 사용된다. 파인(fine) CT-CMP, 지연 라인(delay line), D-FF 및 인코더는 디지털 슬로프 파인 변환(digital-slope fine conversion)에 사용된다.
본 발명의 실시예에 따르면, 양쪽 클럭 에지에서 출력을 샘플링하고 방출하여 속도와 에너지 효율을 향상시키기 위한 것이다. 이를 위해 180도 위상차를 갖는 2개의 SAH 블록을 구현했다. 다시 말해, 한 블록이 샘플링 페이즈에서 작동하면, 다른 블록은 추적 페이즈에서 작동하며, 또 다른 블록은 홀딩 페이즈에서 작동하고, 그 반대의 경우도 마찬가지이다.
본 발명의 실시예에 따른 SAH(210)는 CR-DAC(220) 캐패시터의 공통 상단 플레이트(common top plate)에 대한 차동 입력 신호를 샘플링한다. 샘플링은 클럭 의 하강 및 상승 에지 모두에서 발생하는 반면, 샘플링된 신호 Vs는 클럭 신호가 낮거나 높을 때 발생한다.
병렬 SAH(210)의 출력은 비교기(232) 입력에 사용되어 CR-DAC(220) 출력과 비교한다. CR-DAC(220) 구조는 더블 에지 트리거 플립플롭을 활용하여 구현된다. 단일 에지 트리거 플립플롭은 직렬로 된 두 개의 투명 래치에 의해 구현될 수 있는 반면, 더블 에지 트리거 FF는 병렬로 두 개의 투명 래치에 의해 구현될 수 있다.
도 2(b)는 본 발명의 실시예에 따른 SAR 스위치를 나타내는 도면이고, 도 2(c)는 클럭신호의 타이밍도이다.
이진 가중 캐패시터를 갖춘 전하 재분배를 사용하면 DAC 충전/방전에 필요한 전력이 기존 이진 어레이 솔루션에 필요한 것과 관련하여 거의 2배 감소하도록 파인(fine) SAR의 스위치 통일 요소 수를 60개에서 30개로 줄일 수 있다.
도 2(d)는 본 발명의 실시예에 따른 코어스(coarse) 비교기 출력(252) 및 입력 신호(251)를 나타내는 도면이다.
또한 이러한 토폴로지는 정확도 제약이 크게 감소하는 코어스(coarse) ADC에 의해 파인(fine) ADC 요건을 완화한다[5]. 파인(fine) SAR의 DAC는 전체 결합 요소의 수를 강하게 줄이기 위해 분할된 이진 어레이가 캐패시터 브릿지에 의해 결합된 하이브리드 구조이다. 이는 에너지와 면적을 감소시킬 수 있다. 코어스(coarse) 및 파인(fine) SAR은 입력을 동시에 샘플링하는 반면, 코어스(coarse) ADC 출력은 SAR DAC 회로의 파인(fine) 부분을 활성화하거나 비활성화하는 컨트롤러 신호로 작동한다.
도 2(e)는 본 발명의 실시예에 따른 파인(fine) ADC 및 코어스(coarse) ADC의 출력을 나타내는 도면이다.
실제로 파인(fine) ADC에서 처음 두 MSB(48Cu 및 16Cu 3개)의 설정은 대략적인 SAR ADC 출력에 따라 달라진다. 그 결과는 b7 추정을 가능하게 한다. 분할된 캐패시터의 이중 그룹은 b6-b3 추정을 위한 것이고, 다른 캐패시터는 b2-b0을 위한 것이다. DAC 출력 전압은 연속적으로 샘플링된 입력 전압에 근접한다. 비교기의 결정에 따라 각 클럭 사이클에서 가장 중요한 비트(MSB)에서 시작하여 디지털 출력 신호의 1비트를 얻는다. 현재 디지털 값은 다시 아날로그 값으로 변환되고 다음 결정을 위해 비교기에 공급된다. DAC 캐패시터의 각 하단 플레이트는 연속적인 근사 단계 동안 간단한 CMOS 인버터 타입 버퍼에 의해 구동된다. 스위치에서 전하 주입 및 클럭 피드 스루로 인한 DAC의 잔류 전하를 제거한다.
전반적인 적합성 함수 값을 개선하기 위해 GA 프로세스는 파레토 프런티어(Pareto frontier)를 동시에 탐색하면서 각 적합성 함수를 개별적으로 최소화하고자 한다. 이러한 전략은 실행 시간과 그에 따른 계산을 상당히 감소시킨다. 이러한 솔루션은 비실용적 회로(impractical circuits)라고 하며 수율 값은 0으로 할당된다. 나머지는 수율 향상을 위해 두 번째 페이즈로 넘어간다.
그런 다음 선형 모델은 원하는 최소값에서 각 샘플 성능의 출력 거리를 대략적으로 추정하며, 성능이 이 요구 사항을 충족하지 않는 설계점은 삭제된다. 진화 알고리즘[7], 브릿지 캐패시터 어레이[8], 스키핑 비교기[8]를 통해 전력/성능 효율성 및 점유 면적을 개선할 수 있다. 또한, 보다 정교한 스위칭 구조는 여러 단계에 걸쳐 또는 분할된 캐패시터 뱅크[8], [21], [22]를 통해 SAR ADC의 용량을 충전 및 방전함으로써 높은 에너지 효율에 도달할 수 있다. 모든 비교 단계가 완료된 후 사이클을 종료한다.
도 3은 본 발명의 일 실시예에 따른 아날로그 블록 및 출력 파형을 나타내는 도면이다.
도 3(a)는 본 발명의 실시예에 따른 SAH 증폭기, 도 3(b)는 본 발명의 실시예에 따른 비교기 및 도 3(c)는 본 발명의 실시예에 따른 샘플링 스위치를 나타내는 도면이다.
빠른 안착, 저전압 및 고이득 앰프 구조의 경우, 구현된 SAH 증폭기 블록은 도 3(a)와 같이 밀러(Miller)가 공통 소스 단계가 뒤따르는 대안 2단계(텔레스코픽 캐스코드(telescopic-cascode)) 밀러(Miller) 보상 OTA 토폴로지다. 2단계 구성의 경우 전력 소비와 과도한 노이즈 요인을 줄이기 위해 폴디드-캐스코드(folded-cascode) 증폭기보다 텔레스코픽 캐스코드를 단일 스테이지 증폭기로 사용하는 것이 더 선호된다.
비동기 SAR 서브-ADC에 사용되는 pMOS 입력 쌍을 가진 동적 래치형 비교기는 도 3(b)에 도시되었다. 신호 LA는 동적 비교기를 시작하거나 재설정하기 위해 SAR 컨트롤러에 의해 생성된다. 입력 공통 모드 전압이 하강하면 pMOS 입력 쌍으로 인해 비교 속도가 증가한다. 따라서, 코어스(coarse) 단계와 파인(fine) 단계 모두 단조로운 스위칭 절차를 채택한다. 또한 몬테카를로 시뮬레이션 결과는 동적 비교기 VOS의 정적 오프셋 전압이 1 변동에 대해 약 6.02mV이며, 이는 0.2VLSB와 동일하다는 것을 보여준다.
스위치 신호 피드스루를 극복하기 위해 도 3(c)와 같이 클럭 부트스트랩 샘플링 스위치 S1과 S2가 각각 제안된다. 샘플링 nMOS 스위치 M1이 꺼지면 다음 변환을 위해 샘플링 캐패시터에 전하가 저장된다. 그러나 M1의 CDS를 통한 신호 공급으로 인해 샘플링된 전압 VOUT은 입력 신호 VIN을 따른다. 특히 나이퀴스트 속도에서와 같이 변환 중에 VIN이 빠르게 변경될 때 샘플링된 전압 VOUT은 입력 신호 VIN을 따른다. VIN을 VOUT에서 분리하기 위해 두 개의 트랜지스터(M2 및 M3)가 추가된다. 타이밍도는 도 3(c)와 같다. CLK가 High에서 Low로 넘어가면 M1과 M2가 꺼진다. 동시에 컨트롤 신호 CLKleak와 함께 M3가 온되어 노드 A를 접지한다. 따라서 VIN은 M1의 CDS를 통해 VOUT을 간섭할 수 없다. 따라서, 신호 피드스루로 인한 신호 의존적 비선형성을 효과적으로 줄일 수 있다.
도 4는 본 발명의 일 실시예에 따른 진화 알고리즘을 활용하여 최적의 구성 블록 설계 지점을 찾는 과정을 설명하기 위한 도면이다.
도 4(a)는 MATLAB-HSPICE 링크 방식의 예시도이고, 도 4(b)는 트랜지스터 크기를 고려한 GA(Genetic Algorithm) 염색체 구조의 예시도이고, 도 4(c)는 다목적 성능 향상 과정을 설명하기 위한 도면이고, 도 4(d)는 최적의 구성 블록 설계를 위한 다양한 파라미터들을 나타내는 그래프이다.
전체 ADC를 최적화하기 위해서는 효율적인 크기 조정과 실질적인 시간 간격에서 합리적인 결과를 얻을 수 있는 진화 알고리즘을 활용하여 최적의 구성 블록 설계 지점을 찾아야 한다. 이 목표를 목표로 유전자 알고리즘(Genetic Algorithm; GA)을 구현하여 독립 변수의 축소된 집합을 통해 모든 관련 구성 요소 수준 설계 매개변수를 추출한다. 도 4(a)는 진화 과정의 구현된 MATLAB-HSPICE 링크를 보여준다. 최적화는 각 빌딩 블록(예를 들어, SAH, 비교기)에 대해 최소 수의 진화 변수가 결정되도록 계층적 블록 기반 방법을 사용하여 수행된다. 이러한 전략은 제한된 검색 공간을 만든다. 도 4(b)는 하위 블록 염색체 구조의 예시를 보여준다. 여기서 Wlp11, Wlp12,...는 각 아날로그 빌딩 블록 내부의 트랜지스터 폭 대 길이 비율을 보여주고 p는 하위 블록 번호를 나타낸다. 각각의 구성 요소 구조에 따라 염색체 크기가 달라진다. 적합성 값은 식(1) 및 식(2)과 같은 적합성 함수를 사용하여 구할 수 있다:
식(1)
식(2)
이 부분의 가장 효과적인 항은 SNDR(Signal-to-Noise Ratio)로, 허용 가능한 값까지 상승하면 데이터 컨버터가 올바르게 작동한다. 관련 계수 k0는 식(1)의 SNDR 항이 다른 것보다 몇 배 더 효과적이기 때문에 선택된다. 두 번째 핵심 요소는 계수 k1을 갖는 FOM으로, 식(2)에 따르면 총 회로 전력 소비량, Pw, 샘플링 주파수, fs 및 유효 데이터 변환기 비트 수, ENOB로 구성된다. GA가 최소화하려고 하는 세 번째 중요한 매개변수는 전력 소비이다. 식(1)에서 k2는 전력 소비가 적합성 값에 미치는 영향을 변화시킨다. 면적 오버헤드 최소화는 적용된 요소 크기 조정에서 추출된 마지막으로 언급된 요인이다. 면적 오버헤드의 중요도가 가장 낮기 때문에 계수(k3)는 다른 항보다 이 항의 값을 적게 만드는 방식으로 할당되어야 한다.
적합성 함수 값은 이 와 같기 때문에 다른 계수보다 k1에 훨씬 더 민감한 반면 FOM은 ENOB, 전력 및 속도와 같은 다른 사양을 취합하기 때문에 이 민감도는 다른 성능 함수에 비해 훨씬 덜하다(예를 들어, ). 도 4(c)는 다목적 진화 과정을 보여준다.
도 5는 본 발명의 일 실시예에 따른 ADC의 측정결과를 나타내는 도면이다.
도 5(a)는 1.0V 전원 공급 장치를 사용하여 65nm CMOS 공정으로 제작된 ADC 칩 마이크로그래프를 보여준다. 탐색 및 크기 조정 프로세스에는 CPU 시간이 약 1시간(12GB RAM이 장착된 8코어 Intel CPU @ 2.80GHz 사용) 소요되고 각 진화 프로세스당 300회 반복된다. 성능 최적화를 위해, 적합성 함수는 나이퀴스트 레이트로 최소 9개의 유효 비트를 제공하도록 제한되는 후보 아키텍처의 전력 소비 및 점유 영역뿐만 아니라 SNDR을 증가시키고 정적 사양(INL, DNL 등)을 감소시키도록 공식화되었다.
코어 회로의 면적은 0.009mm2이다. CR-DAC는 단위 정전 용량이 5fF인 메탈-옥사이드-메탈 캐패시터로 형성된다. 도 5(b)는 1 GS/s 및 450.195 MHz의 나이퀴스트 레이트 입력에서 작동하는 동적 성능을 보여준다. SNDR은 31.2dB이므로 4.9 ENOB가 된다.
변환 속도가 100MS/s로 감소하면 나이퀴스트 레이트에서 5.6 ENOB를 달성한다. 도 5(c)와 같이 DNL과 INL은 각각 +0.59/ -0.65와 +0.58/ -0.65 LSB이다. 소비 전력은 1V에서 5.3mW이며 분포는 다음과 같다. 기준 및 DAC는 전력의 14%, 샘플링 스위치, SF 및 바이어스 회로, 비교기는 46%, SAR 컨트롤러는 40%를 사용한다. 나이퀴스트 레이트에서 FoM은 180fJ/conversion step 이다. ADC는 프로세스, 전압 및 온도(PVT) 코너에서 시뮬레이션된다. 원하는 사양은 두 코너(corner)(일반 및 고속)에서 충족되지만 하나의 코너(저속)에서 통과되지 않았다. 시뮬레이션 결과는 표 1에 나열되어 있으며, 여기서 이다.
<표 1>
노화 스트레스 하에서 설계의 견고성을 보장하기 위해 DAC 재설계에 신뢰성 분석과 진화가 적용된다. 이를 위해 크기 조정 제약 조건은 초기 설계 값의 10%로 제한된다. 이 전략을 사용하면 성능 사양을 이전에 얻은 값으로 유지하면서 초기 크기를 약간 변경하여 진화 프로세스의 신뢰성을 향상시킬 수 있다. 제안된 방법의 계산 효율성을 고려하면 제한된 설계 공간에서 실행되는 제한된 수의 반복이 필요하기 때문에 약 1시간이 소요된다. 기존 설계와 제안된 방법 사이의 동적 및 정적 성능을 비교하기 위해 이 작업 결과를 표 2에 표시된 것과 같이 다른 기술들과 비교하였다.
<표 2>
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
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Claims (8)

  1. 더블 에지 트리거(Double Edge Triggered; DET) 기반의 병렬형 SAH(Sample and Hold);
    브릿지 캐패시터 어레이를 포함하는 CR-DAC(Charge Redistribution Digital-to-Analog Converter);
    상기 SAH의 출력 신호를 입력 받아 상기 CR-DAC의 출력 신호와 비교하는 바이패스 윈도우 비교기 셋(Bypass Window Comparator Set); 및
    상기 바이패스 윈도우 비교기 셋의 출력에 따라 동작하는 SAR 로직(Successive-Approximation-Register Logic)
    을 포함하는 SAR ADC.
  2. 제1항에 있어서,
    상기 SAH는,
    180도 위상차를 갖는 두 개의 병렬형 SAH를 포함하고,
    CR-DAC의 브릿지 캐패시터 어레이의 공통 상단 플레이트에 대한 차동 입력 신호를 샘플링하는
    SAR ADC.
  3. 제1항에 있어서,
    상기 CR-DAC는,
    두 개의 병렬 투명 래치(transparent latches)에 의해 구동하는 더블 에지 트리거 플립플롭을 포함하는
    SAR ADC.
  4. 제1항에 있어서,
    상기 CR-DAC는,
    이진 가중 캐패시터를 이용한 전하 재분배를 사용하는 브릿지 캐패시터 어레이를 통해 CR-DAC 충전 및 방전에 필요한 전력을 감소시키는
    SAR ADC.
  5. 제4항에 있어서,
    상기 SAR 로직은,
    상기 CR-DAC가 브릿지 캐패시터 어레이를 이용함으로써 상기 SAR 로직의 스위치의 수를 감소시키는
    SAR ADC.
  6. 제1항에 있어서,
    상기 SAR 로직은,
    상기 바이패스 윈도우 비교기 셋의 출력에 따라 코어스(coarse) ADC 및 파인(fine) ADC 로서 동작하고,
    파인(fine) DAC는 전체 결합 요소의 수를 줄이기 위해 이진 가중 캐패시터를 이용한 전하 재분배를 사용하는 브릿지 캐패시터 어레이에 의해 결합된 하이브리드 구조인
    SAR ADC.
  7. 제6항에 있어서,
    상기 SAR 로직은,
    코어스(coarse) ADC의 출력은 파인(fine) ADC를 활성화하거나 또는 비활성화하는 컨트롤러 신호로서 작동하는
    SAR ADC.
  8. 더블 에지 트리거(Double Edge Triggered; DET) 기반의 병렬형 SAH(Sample and Hold)를 통해 입력 신호를 샘플링하는 단계;
    브릿지 캐패시터 어레이를 포함하는 CR-DAC(Charge Redistribution Digital-to-Analog Converter)를 통해 샘플링된 디지털 신호를 아날로그로 변환하는 단계;
    바이패스 윈도우 비교기 셋(Bypass Window Comparator Set)을 통해 상기 SAH의 출력 신호를 입력 받아 상기 CR-DAC의 출력 신호와 비교하는 단계; 및
    상기 바이패스 윈도우 비교기 셋의 출력에 따라 SAR 로직(Successive-Approximation-Register Logic)을 통해 아날로그 신호를 디지털 신호로 변환하는 단계
    를 포함하는 SAR ADC의 동작 방법.
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