KR102384362B1 - 노이즈를 성형하기 위한 델타 시그마 변조기 그리고 이를 포함하는 오디오 코덱 - Google Patents

노이즈를 성형하기 위한 델타 시그마 변조기 그리고 이를 포함하는 오디오 코덱 Download PDF

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Abstract

본 발명의 하나의 실시형태에 따른 델타-시그마 변조기(delta-sigma modulator)는 루프 필터; 상기 루프 필터로부터 아날로그 출력을 디지털 신호로 변환하는 양자화기; 그리고 상기 디지털 신호를 수신하며, 제1 캐패시터 그리고 제2 캐패시터를 포함하는 디지털-아날로그 변환기를 포함하고, 제1 샘플링 주기 동안, 상기 제1 캐패시터는 디스챠징되고, 동시에 상기 제2 캐패시터는 기준 전압으로 프리챠지되고, 제2 샘플링 주기 동안, 상기 디지털 신호는 클록 지터에 의하여 유발된 노이즈를 포함하고, 상기 제1 캐패시터는 상기 기준 전압으로 프리챠지되고, 상기 제2 캐패시터는 디스챠징되면서, 상기 노이즈에 대응하는 전하를 생성하고, 다음 제1 샘플링 주기 동안, 상기 제1 캐패시터는 디스챠징되고, 동시에 상기 제2 캐패시터는 상기 전하로 인하여 상기 노이즈에 대응하는 노이즈 전류를 생성하고 나서, 상기 기준 전압으로 프리챠지된다.

Description

노이즈를 성형하기 위한 델타 시그마 변조기 그리고 이를 포함하는 오디오 코덱{DELTA SIGMA MODULATOR FOR SHAPING NOISE AND AUDIO CODEC HAVING THE SAME}
본 발명은 델타 시그마 변조기(sigma delta modulator)에 관한 것으로, 좀더 구체적으로는 노이즈를 성형할 수 있는 델타 시그마 변조기와 이를 포함하는 오디오 코덱(audio codec)에 관한 것이다.
고해상도 데이터 변환기는 양자화 잡음의 성형(noise-shaping) 특성과 과표본화(oversampling) 기법을 사용하는 양자화 잡음의 억제(quantization noise suppression)를 이용하는 델타-시그마 변조기(Delta-Sigma Modulator, DSM)를 사용하였다.
고해상도(High resolution) ADC(Analog-to-Digital Converter)에 사용되는 아날로그 델타-시그마 변조기는 루프 필터(Loop Filter)의 구성 방법에 따라 스위치드-커패시터 (Switched-Capacitor) 적분기(Integrator)를 이용하는 이산 시간(Discrete-Time, DT) 방식과 대표적으로 저항과 커패시터를 사용하는 능동 필터(Active Filter)를 이용하는 연속 시간(Continuous-Time, CT) 방식으로 나눌 수 있다.
델타-시그마 변조기는 루프 필터(loop filter)로서 액티브 필터를 채용할 수 있다. 델타-시그마 변조기는 아날로그 신호를 디지털 신호로 변환하는 과정에서 필수적으로 발생하는 양자화 잡음을 저주파 대역에서 최소화할 수 있다. 또한, 델타-시그마 변조기는 아날로그 디지털 변조기로 광범위하게 사용된다. 이러한 델타-시그마 변조기는 루프 필터의 종류에 따라 이산 시간 델타-시그마 변조기(discrete-time delta-sigma modulator)와 연속 시간 델타-시그마 변조기(continuous-time delta sigma modulator)로 구분된다.
이산 시간 델타-시그마 변조기는 스위치드 커패시터 회로를 사용함으로써 필터 계수의 변화가 작고 주파수 확장성이 좋은 장점이 있으나, 전력 소모가 크고, 입력단에서 스위칭 노이즈가 발생하며, 고해상도 신호를 저해상도로 표현할 때 발생하는 알리어싱(aliasing)을 최소화하기 위한 안티-알리어싱(anti-aliasing) 필터를 부가적으로 사용해야 하는 단점이 있다. 연속 시간 시그마-델타 변조기는 고유한 안티-알리아싱 기능을 제공하나, 공정 변화, 온도 등에 따른 수동 소자의 변화에 따라 필터 특성이 달라지는 문제가 있다.
본 발명의 목적은 클록 지터로 인한 잡음을 성형할 수 있는 델타 시그마 변조기를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 델타 시그마 변조기를 포함하는 오디오 코덱을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 델타-시그마 변조기(delta-sigma modulator)는 루프 필터; 상기 루프 필터로부터 아날로그 출력을 디지털 신호로 변환하는 양자화기; 그리고 상기 디지털 신호를 수신하며, 제1 캐패시터 그리고 제2 캐패시터를 포함하는 디지털-아날로그 변환기를 포함하고, 제1 샘플링 주기 동안, 상기 제1 캐패시터는 디스챠징되고, 동시에 상기 제2 캐패시터는 기준 전압으로 프리챠지되고, 제2 샘플링 주기 동안, 상기 디지털 신호는 클록 지터에 의하여 유발된 노이즈를 포함하고, 상기 제1 캐패시터는 상기 기준 전압으로 프리챠지되고, 상기 제2 캐패시터는 디스챠징되면서, 상기 노이즈에 대응하는 전하를 생성하고, 다음 제1 샘플링 주기 동안, 상기 제1 캐패시터는 디스챠징되고, 동시에 상기 제2 캐패시터는 상기 전하로 인하여 상기 노이즈에 대응하는 노이즈 전류를 생성하고 나서, 상기 기준 전압으로 프리챠지된다.
하나의 실시 예에 있어서, 상기 디지털-아날로그 변환기는 상기 제1 샘플링 주기 그리고 상기 제2 샘플링 주기 동안 일정한 크기를 가지는 기준 전류를 상기 루프 필터로 제공한다.
하나의 실시 예에 있어서, 상기 디지털-아날로그 변환기는 상기 기준 전류를 상기 루프 필터로 제공하면서, 동시에 상기 노이즈 전류를 상기 루프 필터로 제공하며, 상기 노이즈 전류와 상기 기준 전류 각각의 방향은 상기 노이즈에 따라 동일하거나 서로 반대이다.
하나의 실시 예에 있어서, 상기 디지털-아날로그 변환기는 상기 제1 노드와 제3 노드 사이에 연결되는 제1 전류원; 상기 제2 노드와 제4 노드 사이에 연결되며, 제2 샘플링 주기 동안 제1 제어 신호에 응답하여 활성화되는 제1 스위치; 상기 제3 노드과 상기 제4 노드 사이에 연결되며, 제1 샘플링 주기 동안 활성화되는 제2 스위치; 상기 제4 노드와 제5 노드 사이에 연결되는 제1 캐패시터; 상기 제4 노드와 상기 제6 노드 사이에 연결되며, 상기 제2 샘플링 주기 동안 상기 제1 제어 신호에 응답하여 활성화되는 제3 스위치; 상기 제5 노드와 상기 제6 노드 사이에 연결되며, 상기 제2 샘플링 주기 동안 제2 제어 신호에 응답하여 활성화되는 제4 스위치; 상기 제7 노드와 제8 노드 사이에 연결되고, 상기 제1 샘플링 주기 동안 상기 제2 제어 신호에 응답하여 활성화되는 제5 스위치; 상기 제3 노드와 상기 제8 노드 사이에 연결되고, 상기 제2 샘플링 주기 동안 활성화되는 제6 스위치; 상기 제8 노드와 제9 노드 사이에 연결되는 제2 캐패시터; 상기 제8 노드와 상기 제10 노드 사이에 연결되고, 상기 제1 샘플링 주기 동안 상기 제1 제어 신호에 응답하여 활성화되는 제7 스위치; 상기 제10 노드와 제11 노드 사이에 연결되고, 제1 샘플링 주기 동안 상기 제1 제어 신호에 응답하여 활성화하는 제8 스위치; 상기 제9 노드와 상기 제10 노드 사이에 연결되고, 상기 제1 샘플링 주기 동안 상기 제2 제어 신호에 응답하여 활성화되는 제9 스위치; 상기 제10 노드와 상기 제12 노드 사이에 연결되고, 상기 제1 샘플링 주기 동안 상기 제2 제어 신호에 응답하여 활성화되는 제10 스위치; 상기 제11 노드와 제13 노드 사이에 연결되고, 상기 제2 샘플링 주기 동안 활성화되는 제11 스위치; 상기 제11 노드와 상기 제12 노드 사이에 연결되는 제3 캐패시터; 상기 제11 노드와 상기 제14 노드 사이에 연결되고, 상기 제1 샘플링 주기 동안, 상기 제2 제어 신호에 응답하여 활성화되는 제12 스위치; 상기 제15 노드와 제16 노드 사이에 연결되고, 상기 제2 샘플링 주기 동안 상기 제1 제어 신호에 응답하여 활성화되는 제13 스위치; 상기 제15 노드와 제17 노드 사이에 연결되고, 상기 제2 샘플링 주기 동안 상기 제2 제어 신호에 응답하여 활성화되는 제14 스위치; 상기 제13 노드와 상기 제16 노드 사이에 연결되고, 상기 제1 샘플링 주기 동안 활성화되는 제15 스위치; 상기 제16 노드와 상기 제17 노드 사이에 연결되는 제4 캐패시터; 상기 제16 노드와 상기 제19 노드 사이에 연결되며, 상기 제2 샘플링 주기 동안 상기 제2 제어 신호에 응답하여 활성화되는 제16 스위치; 그리고 상기 제13 노드와 상기 제18 노드 사이에 연결되는 제2 전류원을 포함한다.
하나의 실시 예에 있어서, 상기 디지털-아날로그 변환기는 상기 제5 노드와 제20 노드 사이에 연결되고, 상기 제1 샘플링 주기 동안 현재 디지털 데이터가 하이 상태이면, 활성화되거나, 상기 제2 샘플링 주기 동안 이전 디지털 데이터가 로우 상태이고, 상기 제1 제어 신호가 활성화되면, 활성화되는 제17 스위치; 상기 제17 노드와 상기 제20 노드 사이에 연결되고, 상기 제1 샘플링 주기 동안 현재 디지털 데이터가 로우 상태이면, 활성화되거나, 상기 제2 샘플링 주기 동안 이전 디지털 데이터가 로우 상태이고, 상기 제1 제어 신호가 활성화되면, 활성화되는 제18 스위치; 상기 제9 노드와 상기 제20 노드 사이에 연결되고, 상기 제2 샘플링 주기 동안 현재 디지털 데이터가 하이 상태이면, 활성화되거나, 상기 제1 샘플링 주기 동안 이전 디지털 데이터가 하이 상태이고, 상기 제1 제어 신호가 활성화되면, 활성화되는 제19 스위치; 상기 제12 노드와 상기 제20 노드 사이에 연결되고, 상기 제2 샘플링 주기 동안 현재 디지털 데이터가 로우 상태이면, 활성화되거나, 상기 제1 샘플링 주기 동안 이전 디지털 데이터가 로우 상태이고, 상기 제1 제어 신호가 활성화되면, 활성화되는 제20 스위치; 상기 제9 노드와 제21 노드 사이에 연결되며, 상기 제2 샘플링 주기 동안 현재 디지털 데이터가 로우 상태이면, 활성화되거나 상기 제1 샘플링 주기 동안 이전 디지털 데이터가 로우 상태이고, 상기 제1 제어 신호가 활성화되면, 활성화되는 제21 스위치; 상기 제12 노드와 상기 제21 노드 사이에 연결되며, 상기 제2 샘플링 주기 동안 현재 디지털 데이터가 하이 상태이면, 활성화되거나, 상기 제1 샘플링 주기(T1) 동안 이전 디지털 데이터가 하이 상태이고, 상기 제1 제어 신호가 활성화되면, 활성화되는 제22 스위치; 상기 제17 노드와 상기 제21 노드 사이에 연결되며, 상기 제1 샘플링 주기 동안 현재 디지털 데이터가 로우 상태이면, 활성화되거나, 상기 제2 샘플링 주기 동안 이전 디지털 데이터가 로우 상태이고, 상기 제1 제어 신호가 활성화되면, 활성화되는 제23 스위치; 그리고 상기 제17 노드와 상기 제21 노드 사이에 연결되며, 상기 제1 샘플링 주기 동안 현재 디지털 데이터가 하이 상태이면, 활성화되거나, 상기 제2 샘플링 주기 동안 이전 디지털 데이터가 하이 상태이고, 상기 제1 제어 신호가 활성화되면, 활성화되는 제24 스위치를 더 포함한다.
하나의 실시 예에 있어서, 상기 제20 노드와 상기 제21 노드 각각은 상기 루프 필터 내 연산 증폭기의 가상 그라운드 노드들(virtual ground nodes)에 연결되며, 상기 가상 그라운드 노드는 연산 증폭기의 반전 입력 단자 또는 비반전 입력 단자(+)에 각각 연결된다.
하나의 실시 예에 있어서, 상기 델타-시그마 변조기는 상기 제1 샘플링 주기 신호, 상기 제2 샘플링 주기 신호, 상기 제1 제어 신호 그리고 상기 제2 제어 신호를 생성하기 위한 2-페이즈 클록 생성기를 더 포함한다.
하나의 실시 예에 있어서, 상기 양자화기는 상기 현재 디지털 데이터 그리고 상기 이전 디지털 데이터를 상기 디지털-아날로그 변환기로 전송한다.
하나의 실시 예에 있어서, 상기 디지털-아날로그 변환기는 차동적인 구조(differential structure)를 포함하고, 상기 제1 전류원 및 상기 제2 전류원는 하나의 전류원으로 구현된다.
하나의 실시 예에 있어서, 상기 제1 노드에는 전원 전압이 인가되고, 상기 제2 노드에는 공통 전압에서 기준 전압이 차감된 전압이 인가되며, 상기 제6 노드에는 상기 공통 전압이 인가되고, 상기 제7 노드에는 상기 공통 전압에서 상기 기준 전압이 차감된 전압이 인가되고, 상기 제10 노드에는 상기 공통 전압이 인가되고, 상기 제14 노드에는 상기 공통 전압에서 상기 기준 전압이 더해진 전압이 인가되고, 상기 제15 노드에는 상기 공통 전압이 인가되고, 상기 제18 노드에는 그라운드 전압이 인가되고, 상기 제19 노드에는 상기 공통 전압에서 상기 기준 전압이 더해진 전압이 인가된다.
본 발명의 다른 하나의 실시형태에 따른 오디오 코덱(audio codec)은 델타 시그마 변조기를 포함하는 오디오 코덱을 포함하고, 상기 델타 시그마 변조기는 루프 필터; 상기 루프 필터로부터 아날로그 출력을 디지털 신호로 변환하는 양자화기; 그리고 상기 디지털 신호를 수신하며, 제1 캐패시터 그리고 제2 캐패시터를 포함하는 디지털-아날로그 변환기를 포함하고, 제1 샘플링 주기 동안, 캐패시터를 기준 전압으로 프리챠지시키고, 제2 샘플링 주기 동안, 상기 캐패시터를 디스챠징하면서, 상기 노이즈에 대응하는 전하를 생성하고, 다음 제1 샘플링 주기 동안, 노이즈에 대응하는 노이즈 전류를 생성한다.
하나의 실시 예에 있어서, 상기 디지털-아날로그 변환기는 상기 제1 샘플링 주기 그리고 상기 제2 샘플링 주기 동안 일정한 크기를 가지는 기준 전류를 상기 루프 필터로 제공한다.
하나의 실시 예에 있어서, 상기 디지털-아날로그 변환기는 상기 기준 전류를 상기 루프 필터로 제공하면서, 동시에 상기 노이즈에 대응하는 전류를 상기 루프 필터로 제공하며, 상기 노이즈 전류와 상기 기준 전류 각각의 방향은 상기 노이즈에 따라 동일하거나 서로 반대이다.
하나의 실시 예에 있어서, 상기 델타-시그마 변조기는 무선 송수신단 내 리시버로 구현된다.
하나의 실시 예에 있어서, 상기 오디오 코덱은 SoC(system-on-chip)으로 구현되거나 하나의 독립된 칩으로 제조된다.
본 발명의 또 다른 하나의 실시형태에 따른 시스템-온-칩(system-on-chip)는 델타 시그마 변조기를 이용하여 오디오 신호를 처리하는 오디오 코덱; 그리고 상기 델타 시그마 변조기를 제어하기 위한 신호를 생성하는 클록 발생기를 포함하고, 상기 델타 시그마 변조기는 루프 필터; 상기 루프 필터로부터 아날로그 출력을 디지털 신호로 변환하는 양자화기; 그리고 상기 디지털 신호를 수신하며, 제1 캐패시터 그리고 제2 캐패시터를 포함하는 디지털-아날로그 변환기를 포함하고, 제1 샘플링 주기 동안, 캐패시터를 기준 전압으로 프리챠지시키고, 제2 샘플링 주기 동안, 상기 캐패시터를 디스챠징하면서, 상기 노이즈에 대응하는 전하를 생성하고, 다음 제1 샘플링 주기 동안, 노이즈에 대응하는 노이즈 전류를 생성한다.
하나의 실시 예에 있어서, 상기 디지털-아날로그 변환기는 상기 제1 샘플링 주기 그리고 상기 제2 샘플링 주기 동안 일정한 크기를 가지는 기준 전류를 상기 루프 필터로 제공한다.
하나의 실시 예에 있어서, 상기 디지털-아날로그 변환기는 상기 기준 전류를 상기 루프 필터로 제공하면서, 동시에 상기 노이즈에 대응하는 전류를 상기 루프 필터로 제공하며, 상기 노이즈 전류와 상기 기준 전류 각각의 방향은 상기 노이즈에 따라 동일하거나 서로 반대이다.
하나의 실시 예에 있어서, 상기 델타-시그마 변조기는 무선 송수신단 내 리시버로 구현된다.
하나의 실시 예에 있어서, 상기 오디오 코덱은 SoC(system-on-chip)으로 구현되거나 하나의 독립된 칩으로 제조된다.
본 발명의 실시 예에 따른 연속시간 델타 시그마 변조기는 클럭 지터에 의한 노이즈를 제거하거나 감소시킬 수 있다.
도 1은 종래 기술에 따른 델타 시그마 변조기를 도시한 회로도이다;
도 2는 도 1에 도시된 델타 시그마 변조기 내 일부를 상세히 도시한 회로도이다;
도 3은 도 2에 도시된 디지털-아날로그 변환기의 동작을 도시한 타이밍도이다;
도 4는 도 2에 도시된 디지털-아날로그 변환기에서 지터가 발생한 경우, 루프 필터의 동작을 설명하기 위한 타이밍도이다;
도 5는 도 2에 도시된 디지털-아날로그 변환기에서 지터가 발생한 경우, 디지털-아날로그 변환기의 동작을 도시한 타이밍도이다;
도 6은 본 발명의 실시 예에 따른 델타 시그마 변조기를 도시한 블록도이다;
도 7은 도 6에 도시된 디지털-아날로그 변환기(140)를 도시한 회로도이다;
도 8a 내지 도 8d는 도 7에 도시된 디지털-아날로그 변조기의 동작을 설명하기 위한 회로도이다;
도 9은 도 7에 도시된 디지털-아날로그 변환기의 동작을 설명하기 위한 타이밍도이다;
도 10는 본 발명의 일 실시 예에 따른 델타 시그마 변조기를 포함하는 전자 시스템을 개략적으로 도시한 블록도이다;
도 11는 본 발명의 다른 실시 예에 따른 델타 시그마 변조기를 포함하는 전자 시스템을 개략적으로 도시한 블록도이다;
도 12는 본 발명의 또 다른 실시 예에 따른 델타 시그마 변조기를 포함하는 전자 시스템을 개략적으로 도시한 블록도이다;
도 13는 본 발명의 실시 예에 따른 시스템 온 칩을 개략적으로 도시한 블록도이다; 그리고
도 14는 본 발명의 실시 예에 따른 디지털 텔레비전(DTV: Digital TeleVision) 시스템의 개략적인 구성 블록도이다;
본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.
도 1은 종래 기술에 따른 델타 시그마 변조기를 도시한 회로도이다. 도 1을 참조하면, 종래 기술에 따른 델타 시그마 변조기(10)는 루프 필터(11), 양자화기(quantizer; 12), 그리고 디지털-아날로그 변환기(digital-analog converter, DAC; 13)를 포함할 수 있다.
루프 필터(11)는 입력 신호(Vin)에 대하여 필터링(filtering)할 수 있다. 하나의 실시 예에 있어서, 루프 필터(11)는 연산 증폭기(OP), 입력 저항(R), 그리고 피드백 캐패시터(CFB)를 포함할 수 있다.
입력 신호(Vin)는 입력 저항(R)을 통하여 연산 증폭기(OP)의 반전 입력 단자(-)로 입력될 수 있다. 그라운드 전압(VSS)은 연산 증폭기(OP)의 비반전 입력 단자(+)에 인가될 수 있다. 피드백 캐패시터(CFB)는 연산 증폭기(OP)의 출력단과 연산 증폭기(OP)의 반전 입력 단자(-) 사이에 연결될 수 있다.
양자화기(12)는 루프 필터(11)로부터 수신된 상기 필터링된 결과를 양자화할 수 있다. 양자화란 연속적인 데이터를 이산적인 물리량으로 만드는 것이다. 양자화기(12)는 양자화된 결과인 출력 신호(Vout)를 출력할 수 있다.
디지털-아날로그 변환기(13)는 출력 신호(Vout)를 아날로그 신호로 변환할 수 있다. 디지털-아날로그 변환기(13)는 상기 아날로그 신호를 연산 증폭기(OP)의 반전 입력 단자(-)로 전송할 수 있다.
이 때, 연산 증폭기(OP)의 반전 입력 단자(-)에는 지터가 발생될 수 있다. 이로 인하여, 루프 필터(11)의 적분 결과는 오차를 포함할 수 있다. 이러한 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 델타 시그마 변조기는 지터로 인한 에러를 보상할 수 있다.
도 2는 도 1에 도시된 델타 시그마 변조기 내 일부를 상세히 도시한 회로도이다. 도 1 및 도 2를 참조하면, 종래 기술에 따른 디지털-아날로그 변환기(13)는 스위치드 캐패시터 리턴투제로 디지털-아날로그 변환기(switched-capacitor return-to-zero DAC)를 포함한다.
제1 노드(N1)에는 전원 전압(Vdd)이 인가될 수 있다. 제2 노드(N2)에는 공통 전압(Vcm)에서 기준 전압(Vref)이 차감된 전압(즉, Vcm Vref)이 인가될 수 있다.
제1 전류원(current source; CS1)은 제1 노드(N1)와 제3 노드(N3) 사이에 연결될 수 있다. 하나의 실시 예에 있어서, 전류원(CS)은 2I0의 전류를 제공할 수 있다.
제1 스위치(SW1)는 제2 노드(N2)와 제4 노드(N4) 사이에 연결될 수 있다. 제1 스위치(SW1)는 제1 제어 신호(1)에 응답하여 활성화될 수 있다. 제2 스위치(SW2)는 제3 노드(N3)과 제4 노드(N4) 사이에 연결될 수 있다. 제2 스위치(SW2)는 제2 제어 신호(2)에 응답하여 활성화될 수 있다.
제1 DAC 캐패시터(CDAC1)는 제4 노드(N4)와 제5 노드(N5) 사이에 연결될 수 있다. 제3 스위치(SW3)는 제4 노드(N4)와 제6 노드(N6) 사이에 연결될 수 있다. 제3 스위치(SW3)는 제3 제어 신호(3)에 응답하여 활성화될 수 있다. 제4 스위치(SW4)는 제5 노드(N5)와 제6 노드(N6) 사이에 연결될 수 있다. 제4 스위치(SW4)는 제1 제어 신호(1)에 응답하여 활성화될 수 있다.
양자화기(12)는 디지털 데이터(예를 들면, D[n] 또는 DB[n])를 디지털-아날로그 변환기(13)로 출력할 수 있다. 여기서, D[n]는 디지털 데이터가 하이 상태임을 나타낸다. DB[n]는 디지털 데이터가 로우 상태임을 나타낸다.
제5 스위치(SW5)는 제5 노드(N5)와 제7 노드(N7) 사이에 연결될 수 있다. 디지털 데이터가 하이 상태이고, 제2 제어 신호(2)가 활성화되거나 디지털 데이터가 하이 상태이고, 제3 제어 신호(3)가 활성화되면, 제5 스위치(SW5)는 활성화될 수 있다. 제6 스위치(SW6)는 제5 노드(N5)와 제8 노드(N8) 사이에 연결될 수 있다. 디지털 데이터가 로우 상태이고, 제2 제어 신호(2)가 활성화되거나 디지털 데이터가 로우 상태이고, 제3 제어 신호(3)가 활성화되면, 제6 스위치(SW6)는 활성화될 수 있다.
제9 노드(N9)에는 그라운드 전압(Vss)이 인가될 수 있다. 제10 노드(N10)에는 공통 전압(Vcm)에서 기준 전압(Vref)이 더해진 전압(즉, Vcm + Vref)이 인가될 수 있다. 제7 스위치(SW7)는 제10 노드(N10)와 제12 노드(N12) 사이에 연결될 수 있다. 제7 스위치(SW7)는 제1 제어 신호(1)에 응답하여 활성화될 수 있다.
제2 전류원(CS2)은 제9 노드(N9)와 제11 노드(N11) 사이에 연결될 수 있다. 하나의 실시 예에 있어서, 전류원(CS)은 2I0의 전류를 제공할 수 있다.
제8 스위치(SW8)는 제11 노드(N11)과 제12 노드(N12) 사이에 연결될 수 있다. 제8 스위치(SW8)는 제2 제어 신호(2)에 응답하여 활성화될 수 있다. 제2 캐패시터(C2)는 제12 노드(N12)와 제13 노드(N13) 사이에 연결될 수 있다.
제9 스위치(SW9)는 제12 노드(N12)와 제6 노드(N6) 사이에 연결될 수 있다. 제9 스위치(SW9)는 제3 제어 신호(3)에 응답하여 활성화될 수 있다. 제10 스위치(SW10)는 제13 노드(N13)와 제6 노드(N6) 사이에 연결될 수 있다. 제10 스위치(SW10)는 제1 제어 신호(1)에 응답하여 활성화될 수 있다.
제11 스위치(SW11)는 제13 노드(N13)와 제7 노드(N7) 사이에 연결될 수 있다. 디지털 데이터가 로우 상태이고, 제2 제어 신호(2)가 활성화되거나 디지털 데이터가 로우 상태이고, 제3 제어 신호(3)가 활성화되면, 제11 스위치(SW11)는 활성화될 수 있다. 제12 스위치(SW12)는 제13 노드(N13)와 제8 노드(N8) 사이에 연결될 수 있다. 디지털 데이터가 하이 상태이고, 제2 제어 신호(2)가 활성화되거나 디지털 데이터가 하이 상태이고, 제3 제어 신호(3)가 활성화되면, 제12 스위치(SW12)는 활성화될 수 있다.
제7 노드(N7)와 제8 노드(N8) 각각은 루프 필터(11) 내 연산 증폭기(OP)의 가상 그라운드 노드들(virtual ground node, A and B)에 연결될 수 있다. 가상 그라운드 노드들(A, B) 각각은 연산 증폭기(OP)의 반전 입력 단자(-) 그리고 비반전 입력 단자(+)에 연결될 수 있다.
종래 기술에 따른 디지털-아날로그 변환기(13)는 제7 노드(N7)와 제8 노드(N8)를 통하여 DAC 전류(IDAC)를 루프 필터(11)로 전송할 수 있다. 종래 기술에 따른 디지털-아날로그 변환기(13)의 동작은 도 3에서 설명될 것이다.
디지털-아날로그 변환기(13)는 1/4 주기(T/4) 동안 커패시턴스(CDAC)에 적분될 전하를 미리 저장할 수 있다. 그리고 나서, 디지털-아날로그 변환기(13)는 1/2 주기(T/2) 동안 커패시턴스(CDAC1)를 통해서 적분할 수 있다. 이 때, 디지털-아날로그 변환기(13) 내 클록 지터(clock jitter)가 존재할 경우 커패시턴스(CDAC)내 '0'이 아닌 전하가 생성될 수 있다. 마지막 1/4 주기(T/4) 동안, 디지털-아날로그 변환기(13)는 클록 지터에 의한 추가 전하를 다시 반대의 부호로 적분할 수 있다.
종래 기술에 따른 디지털-아날로그 변환기(13)는 1/4 주기를 만들기 위해 2배의 샘플링 주파수를 갖는 클럭을 필요로 한다. 1/2 주기 동안 입력 신호를 적분하기 위하여 고효율의 루프 필터(11)를 필요로 한다.
도 3은 도 2에 도시된 디지털-아날로그 변환기의 동작을 도시한 타이밍도이다. 도 2 및 도 3을 참조하면, 샘플링 주기(T)는 첫번째 1/4 주기(T/4), 1/2 주기(T/2), 그리고 두번째 1/4 주기(T/4)를 포함할 수 있다.
처음 1/4 주기(T/4) 동안, 제1 제어 신호(1)가 활성화된다. 제1 제어 신호(1)가 활성화되면, 제1 스위치(SW1), 제4 스위치(SW4), 제7 스위치(SW7), 그리고 제10 스위치(SW10) 각각은 활성화될 수 있다. 이 때, 제1 캐패시터(C1)는 네거티브 기준 전압(Vref)으로 충전될 수 있다. 제2 캐패시터(C2)는 포지티브 기준 전압(Vref)으로 충전될 수 있다. 또한, 제4 노드(N4)를 X 노드(node)라 하고, 제12 노드(N12)를 Y 노드라 칭한다. X 노드와 Y 노드 사이의 전압(Vxy)는 0 V에서 2Vref로 증가할 수 있다.
그리고 나서, 1/2 주기(T/2) 동안, 제2 제어 신호(2)가 활성화된다. 제2 제어 신호(2)가 활성화되면, 제2 스위치(SW2), 제5 스위치(SW5), 제6 스위치(SW6), 제8 스위치(SW8), 제11 스위치(SW11), 그리고 제12 스위치(SW12) 각각은 활성화될 수 있다. 이 때, 제1 캐패시터(C1) 그리고 제2 캐패시터(C2) 각각은 방전될 수 있다. 또한, X 노드와 Y 노드 사이의 전압(Vxy)은 2Vref에서 0 V로 감소할 수 있다. 그리고, 제7 노드(N7) 그리고 제8 노드(N8) 각각에는 전류원(SC)에 의하여 DAC 전류(IDAC)가 흐르게 된다. DAC 전류(IDAC)의 크기는 2I0를 가질 수 있다.
다음 1/4 주기(T/4) 동안, 제3 제어 신호(3)가 활성화된다. 제3 제어 신호(3)가 활성화되면, 제3 스위치(SW3), 제5 스위치(SW5), 제6 스위치(SW6), 제9 스위치(SW9), 제11 스위치(SW11), 그리고 제12 스위치(SW12) 각각은 활성화될 수 있다.
이 때, X 노드와 Y 노드 사이의 전압(Vxy)은 0 V를 가질 수 있다. 만약, 클록 지터에 의하여 X 노드와 Y 노드 사이의 전압(Vxy)이 0 V이 아니면, 제1 캐패시터(C1)는 제4 노드(N4)의 전위로 충전될 수 있고, 제2 캐패시터(C2)는 제12 노드(N12)의 전위로 충전될 수 있다. 마지막 1/4 주기(T/4) 동안, 디지털-아날로그 변환기(13)는 반대의 부호를 가지는 전류를 전송할 수 있다. 이러한 설명은 도 5에서 상세히 설명될 것이다.
도 4는 도 2에 도시된 디지털-아날로그 변환기에서 지터가 발생한 경우, 루프 필터의 동작을 설명하기 위한 타이밍도이다. 도 1, 도 2 및 도 4를 참조하면, 양자화기(12)는 디지털 신호를 생성할 수 있다. 이 때, 디지털 신호는 지터를 포함할 수 있다. 이로 인하여, 디지털-아날로그 변환기(13)는 지터에 영향을 받을 수 있다. 지터는 펄스 위치 지터(pulse position jitter) 그리고 펄스 폭 지터(pulse width jitter)를 포함할 수 있다.
샘플링 주기(T) 동안, 디지털-아날로그 변환기(13)는 DAC 전류(IDAC)를 루프 필터(11)로 전송할 수 있다. 구체적으로, 처음 T/2 주기 동안, 디지털-아날로그 변환기(13)는 I0 크기에 해당하는 DAC 전류(IDAC)를 루프 필터(11)로 전송할 수 있다.
이 때, 디지털-아날로그 변환기(13)는 제1 캐패시터(C1)와 제2 캐패시터(C2)를 이용하여 DAC 전류(IDAC)를 적분할 수 있다. 만약 적분하는 과정에서 펄스 폭 지터가 발생하면, 적분량은 에러를 포함할 수 있다.
또한, 다음 T/2 주기 동안, 디지털-아날로그 변환기(13)는 제1 캐패시터(C1)와 제2 캐패시터(C2)를 이용하여 0에 해당하는 DAC 전류(IDAC)를 적분할 수 있다. 이 때, 적분량은 일정할 수 있다. 펄스 폭 지터에 의한 에러를 해결하는 방법은 도 5에 상세히 설명될 것이다.
도 5는 도 2에 도시된 디지털-아날로그 변환기에서 지터가 발생한 경우, 디지털-아날로그 변환기의 동작을 도시한 타이밍도이다. 도 2 및 도 5을 참조하면, 처음 1/4 주기(T/4) 동안, 제1 제어 신호(1)가 활성화된다. 제1 제어 신호(1)가 활성화되면, 제1 스위치(SW1), 제4 스위치(SW4), 제7 스위치(SW7), 그리고 제10 스위치(SW10) 각각은 활성화될 수 있다. 이 때, 제1 캐패시터(C1)는 네거티브 기준 전압(-Vref)으로 충전될 수 있다. 제2 캐패시터(C2)는 기준 전압(Vref)으로 충전될 수 있다. 또한, 제4 노드(N4)를 X 노드(node)라 하고, 제12 노드(N12)를 Y 노드라 하면, X 노드와 Y 노드 사이의 전압(Vxy)는 0 V에서 2Vref로 증가할 수 있다.
그리고 나서, 1/2 주기(T/2) 동안, 제2 제어 신호(2)가 활성화된다. 제2 제어 신호(2)가 활성화되면, 제2 스위치(SW2), 제5 스위치(SW5), 제6 스위치(SW6), 제8 스위치(SW8), 제11 스위치(SW11), 그리고 제12 스위치(SW12) 각각은 활성화될 수 있다. 이 때, 제1 캐패시터(C1) 그리고 제2 캐패시터(C2) 각각은 방전될 수 있다.
한편, 양자화기(12)는 지터를 포함하는 디지털 신호를 디지털-아날로그 변환기(13)로 전송할 수 있다. 따라서, 디지털-아날로그 변환기(13)에는 적분 과정에 에러가 발생할 수 있다. T/2 주기 동안, 디지털-아날로그 변환기(13)는 DAC 전류(IDAC)를 루프 필터(11)로 전송할 수 있다. 구체적으로, T/2 주기 동안, 디지털-아날로그 변환기(13)는 2I0 전류에 해당하는 DAC 전류(IDAC)를 루프 필터(11)로 전송할 수 있다.
이 때, 디지털-아날로그 변환기(13)는 2I0 전류에 해당하는 DAC 전류(IDAC)를 제1 캐패시터(C1) 그리고 제2 캐패시터(C2)를 이용하여 적분할 수 있다. 만약 적분하는 과정에서, 지터가 발생하면, 적분량은 에러를 포함할 수 있다. 예를 들면, 디지털-아날로그 변환기(13)는 제1 캐패시터(C1) 그리고 제2 캐패시터(C2)를 이용하여 A1 면적만큼 더 DAC 전류(IDAC)를 적분할 수 있다.
이에 반하여, 지터가 없는 경우, X 노드와 Y 노드 사이의 전압(Vxy)은 2Vref에서 0 V로 감소할 수 있다. 그러나, 지터의 영향으로 인하여 X 노드와 Y 노드 사이의 전압(Vxy)은 0 V 이하로 더 낮아질 수 있다. 이 때, 제1 캐패시터(C1)는 제4 노드(N4)의 전위로 충전될 수 있고, 제2 캐패시터(C2)는 제12 노드(N12)의 전위로 충전될 수 있다. 그리고, 제7 노드(N7) 그리고 제8 노드(N8) 각각에는 전류원(SC)에 의하여 DAC 전류(IDAC)가 흐르게 된다. DAC 전류(IDAC)의 크기는 2I0를 가질 수 있다. 또한, 디지털-아날로그 변환기(13)는 A1 면적에 대응하는 전류를 루프 필터(11)로 더 전송할 수 있다.
다음 1/4 주기(T/4) 동안, 제3 제어 신호(3)가 활성화된다. 제3 제어 신호(3)가 활성화되면, 제3 스위치(SW3), 제5 스위치(SW5), 제6 스위치(SW6), 제9 스위치(SW9), 제11 스위치(SW11), 그리고 제12 스위치(SW12) 각각은 활성화될 수 있다.
이 때, 지터의 영향이 없으면, X 노드와 Y 노드 사이의 전압(Vxy)은 공통 전압(Vcm)을 가질 수 있다. 그러나, 클록 지터에 의하여 X 노드와 Y 노드 사이의 전압(Vxy)이 공통 전압(Vcm)이 아닌 경우, 제1 캐패시터(C1)와 제2 캐패시터(C2) 각각은 디스챠지되면서 A2에 대응하는 전류를 생성할 수 있다.
마지막 1/4 주기(T/4) 동안, 디지털-아날로그 변환기(13)는 제1 캐패시터(C1) 그리고 제2 캐패시터(C2)를 이용하여 A2 면적에 대응하는 전류를 루프 필터(11)로 전송할 수 있다. 즉, 디지털-아날로그 변환기(13)는 제1 캐패시터(C1) 그리고 제2 캐패시터(C2)를 이용하여 A2 면적만큼 반대로 적분할 수 있다. 따라서, 종래 기술에 따른 델타 시그마 변조기(10)는 지터에 의한 노이즈를 제거하거나 감소시킬 수 있다.
이 경우, 종래 기술에 따른 델타 시그마 변조기(10)는 1/4 주기를 생성하기 위하여 2배의 샘플링 주파수(sampling frequency)를 갖는 클록을 가질 수 있다. 또한, 델타 시그마 변조기(10)는 반주기(T/2) 동안 DAC 전류(IDAC)가 2Io 이기 때문에, 고효율의 루프 필터(11)를 포함할 수 있다.
도 6은 본 발명의 실시 예에 따른 델타 시그마 변조기를 도시한 블록도이다. 도 6을 참조하면, 본 발명의 실시 예에 따른 델타 시그마 변조기(100)는 펄스폭 지터(pulse-width jitter)에 의하여 유발된 잡음을 성형할 수 있다.
델타 시그마 변조기(100)는 루프 필터(110), 스위치(120), 양자화기(quantizer, 130), 디지털-아날로그 변환기(digital-analog converter, DAC; 140), 그리고 덧셈기(150)를 포함할 수 있다.
루프 필터(110)는 도 1에 도시된 루프 필터(11)와 동일한 기능을 포함할 수 있다. 예를 들면, 루프 필터(110)는 연산 증폭기, 저항, 그리고 캐패시터를 포함하는 적분기일 수 있다.
스위치(120)는 샘플링 주기(sampling period)에 기초하여 동작할 수 있다. 루프 필터(110)는 스위치(120)를 통하여 루프 필터(110)의 출력을 양자화기(130)로 전송할 수 있다.
양자화기(130)는 도 1에 도시된 양자화기(12)와 동일한 기능을 포함할 수 있다. 양자화기(130)는 디지털 신호인 출력 신호(Vout)를 출력할 수 있다.
디지털-아날로그 변환기(140)는 스위치드-전류 디지털-아날로그 변환기(switched-current digital-analog converter, SI-DAC; 141), 스위치드-캐패시터 디지털-아날로그 변환기(switched-capacitor digital-analog converter, SC-DAC; 142), 제1 DAC 덧셈기(143), 원-싸이클 지연부(one-cycle delay unit; 144), 그리고 제2 DAC 덧셈기(144)를 포함할 수 있다.
스위치드-전류 디지털-아날로그 변환기(141)은 양자화기(130)으로부터 출력 신호(Vout)를 수신할 수 있다. 스위치드-전류 디지털-아날로그 변환기(141)는 출력 신호(Vout)를 이용하여 DAC 출력 신호(VDAC[n])를 생성할 수 있다. 그러나, 스위치드-전류 디지털-아날로그 변환기(141)는 지터의 영향을 받을 수 있다. 따라서, 스위치드-전류 디지털-아날로그 변환기(141)는 DAC 출력 신호(VDAC[n])에 에러(Ej[n])를 포함할 수 있다. 즉, 스위치드-전류 디지털-아날로그 변환기(141)는 제1 DAC 출력 신호(VDAC[n] + Ej[n])를 생성할 수 있다.
스위치드-캐패시터 디지털-아날로그 변환기(142)는 클록 싸이클에 대하여 일정한 디지털 데이터 신호를 샘플링하기 때문에 클록 지터가 매우 적은 전압 샘플링 회로이다. 따라서, 스위치드-캐패시터 디지털-아날로그 변환기(142)는 양자화기(130)로부터 출력 신호(Vout)을 수신할 수 있다. 스위치드-캐패시터 디지털-아날로그 변환기(142)는 출력 신호(Vout)를 이용하여 DAC 출력 신호(VDAC[n])를 생성할 수 있다.
제1 DAC 덧셈기(143)는 스위치드-전류 디지털-아날로그 변환기(141)로부터 전송된 제1 DAC 출력 신호(VDAC[n] + Ej[n])에서 스위치드-캐패시터 디지털-아날로그 변환기(142)로부터 전송된 제2 DAC 출력 신호(VDAC[n])를 차감할 수 있다. 즉, 제1 DAC 덧셈기(143)는 현재의 에러 신호(Ej[n])를 원-싸이클 지연부(144)으로 전송할 수 있다.
원-싸이클 지연부(144)는 하나의 싸이클 동안 신호를 지연시킬 수 있다. 즉, 원-싸이클 지연부(144)는 제1 DAC 덧셈기(143)로부터 현재의 에러 신호(Ej[n])를 수신하고, 이전의 에러 신호(Ej[n-1])를 생성할 수 있다. 원-싸이클 지연부(144)는 이전의 에러 신호(Ej[n-1])를 제2 DAC 덧셈기(145)로 전송할 수 있다.
제2 DAC 덧셈기(145)는 스위치드-전류 디지털-아날로그 변환기(141)로부터 전송된 제1 DAC 출력 신호(VDAC[n] + Ej[n])에서 원-싸이클 지연부(144)로부터 전송된 이전의 에러 신호(Ej[n-1])를 차감할 수 있다. 따라서, 제2 DAC 덧셈기(145)의 출력 신호(VF[n])는 수학식 1과 같다.
[수학식 1]
VF[n] = VDAC[n] + Ej[n] - Ej[n-1]
수학식 1에 따르면, 저주파 영역에서 현재의 에러 신호(Ej[n])는 이전의 에러 신호(Ej[n-1])와 동일할 수 있다. 따라서, 제2 DAC 덧셈기(145)의 출력 신호(VF[n])는 제2 DAC 출력 신호(VDAC[n])와 동일할 수 있다. 본 발명의 실시 예에 따른 아날로그 변환기(140)는 도 7에서 상세히 설명될 것이다.
본 발명의 실시 예에 따른 델타 시그마 변조기(100)는 저주파를 제거하기 위한 하이-패스 필터 특성(high-pass filtering)를 포함할 수 있다.
덧셈기(150)는 입력 신호(Vin)와 제2 DAC 덧셈기(145)의 출력 신호(VF[n])를 수신할 수 있다. 덧셈기(150)는 입력 신호(Vin)에서 제2 DAC 덧셈기(145)의 출력 신호(VF[n])를 차감할 수 있다. 덧셈기(150)는 상기 차감된 결과를 루프 필터(110)로 전송할 수 있다.
또한, 본 발명의 실시 예에 따른 델타-시그마 변조기(100)는 2-페이즈 클록 생성기(2-phase clock generator, 160), 그리고 제1 및 제2 AND 게이트(AND1-AND2)를 더 포함할 수 있다.
2-페이즈 클록 생성기(160)는 마스터 클록(master clock, MCLK)를 수신하며, 디지털-아날로그 변환기(140)를 제어하기 위한 T1, T2, 제1 제어 신호(1), 그리고 2 신호를 생성할 수 있다. T1, T2, 제1 제어 신호(1), 그리고 제2 제어 신호(2) 각각은 도 7에서 설명될 것이다.
제1 AND 게이트(AND1)는 양자화기(130)의 현재 출력(Vout)(즉, D[n])과 T1 신호를 AND 연산할 수 있다. 제1 AND 게이트(AND1)는 D[n]T1 신호 또는 DB[n]T1신호를 생성할 수 있다.
제2 AND 게이트(AND2)는 양자화기(130)의 현재 출력(Vout)(즉, D[n])과 T2 신호를 AND 연산할 수 있다. 제2 AND 게이트(AND2)는 D[n]T2 신호 또는 DB[n]T2신호를 생성할 수 있다.
제3 AND 게이트(AND3)는 양자화기(130)의 이전 출력(Vout)(즉, D[n-1])과 제1 제어 신호(1)를 AND 연산할 수 있다. 제3 AND 게이트(AND3)는 D[n-1] 1 신호 또는 DB[n-1] 1 신호를 생성할 수 있다.
제4 AND 게이트(AND4)는 양자화기(130)의 이전 출력(Vout)(즉, D[n-1])과 제2 제어 신호(2)를 AND 연산할 수 있다. 제4 AND 게이트(AND4)는 D[n] 2 신호 또는 DB[n] 2 신호를 생성할 수 있다.
D[n]T1 신호, DB[n]T1 신호, D[n]T2 신호, DB[n]T2 신호, D[n-1] 1 신호, DB[n-1] 1 신호, D[n] 2 신호, 그리고 DB[n] 2 신호 각각은 도 7에서 설명될 것이다.
본 발명의 실시 예에 따른 델타-시그마 변조기(100)는 오디오 코덱(audio CODEC)으로 구현될 수 있다. 하나의 실시 예에 있어서, 오디오 코덱은 하나의 기능 블록으로 구현될 수 있다. 또한, 오디오 코덱은 하나의 독립된 칩으로 구현될 수 있다.
또한, 본 발명의 실시 예에 따른 델타-시그마 변조기(100)는 리시버(receiver)로 구현될 수 있다. 예를 들면, 모뎀(MODEM)은 무선송수신기(transceiver)를 포함할 수 있다. 상기 무선송수신기는 델타-시그마 변조기(100)를 포함할 수 있다.
디지털-아날로그 변환기(140)의 구성은 기능적으로 구현된 하나의 예시이다. 따라서, 디지털-아날로그 변환기(140)는 다른 구성들을 포함할 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 디지털-아날로그 변환기를 도시한 회로도이다. 도 6 및 도 7을 참조하면, 양자화기(130)로부터 디지털 데이터를 수신하고, 지터에 의한 에러가 생성되는 SI 부분은 스위치드-전류 디지털-아날로그 변환기(141)에 해당될 수 있다. 또한, 양자화기(130)로부터 디지털 데이터를 수신하고, 지터에 의한 에러가 생성되지 않는 SC 부분은 스위치드-캐패시터 디지털-아날로그 변환기(142)에 해당될 수 있다. 디지털-아날로그 변환기(200)의 동작은 도 8a 내지 도 8d 그리고 도 9을 통하여 상세히 설명될 것이다.
디지털-아날로그 변환기(200)는 기준 전압으로 프리챠징되고, 디스챠징되는 적어도 하나의 캐패시터를 포함할 수 있다.
캐패시터가 기준 전압으로 프리챠징된 후, 디스챠징되는 시간 동안, 디지털-아날로그 변환기(200)는 일정한 전류를 루프필터로 전송할 수 있다. 지터가 없는 경우, 상기 디스챠징되는 시간은 미리 결정될 수 있다. 따라서, 지터가 없는 경우, 루프 필터로 전송된 전류량은 미리 결정될 수 있다. 즉, 디지털-아날로그 변환기(200)는 루프필터로 전송된 전류량을 적분할 수 있다.
계속해서 도 7을 참조하면, 제1 노드(N1)에는 전원 전압(Vdd)이 인가될 수 있다. 제2 노드(N2)에는 공통 전압(Vcm)에서 기준 전압(Vref)이 차감된 전압(즉, Vcm Vref)이 인가될 수 있다.
제1 전류원(CS1)은 제1 노드(N1)와 제3 노드(N3) 사이에 연결될 수 있다. 하나의 실시 예에 있어서, 제1 전류원(CS1)은 I0의 전류를 제공할 수 있다. 제1 스위치(SW1)는 제2 노드(N2)와 제4 노드(N4) 사이에 연결될 수 있다. 제1 스위치(SW1)는 제2 샘플링 주기(T2) 동안 제2 제어 신호(2)에 응답하여 활성화될 수 있다. 제2 스위치(SW2)는 제3 노드(N3)과 제4 노드(N4) 사이에 연결될 수 있다. 제2 스위치(SW2)는 제1 샘플링 주기(T1) 동안 활성화될 수 있다.
제1 캐패시터(C1)는 제4 노드(N4)와 제5 노드(N5) 사이에 연결될 수 있다. 제3 스위치(SW3)는 제4 노드(N4)와 제6 노드(N6) 사이에 연결될 수 있다. 제3 스위치(SW3)는 제2 샘플링 주기(T2) 동안 제1 제어 신호(1)에 응답하여 활성화될 수 있다. 제4 스위치(SW4)는 제5 노드(N5)와 제6 노드(N6) 사이에 연결될 수 있다. 제4 스위치(SW4)는 제2 샘플링 주기(T2) 동안 제2 제어 신호(2)에 응답하여 활성화될 수 있다.
제6 노드(N6)에는 공통 전압(Vcm)이 인가될 수 있다. 제7 노드(N7)에는 공통 전압(Vcm)에서 기준 전압(Vref)이 차감된 전압(즉, Vcm Vref)이 인가될 수 있다. 제5 스위치(SW5)는 제7 노드(N7)와 제8 노드(N8) 사이에 연결될 수 있다. 제5 스위치(SW5)는 제1 샘플링 주기(T1) 동안 제2 제어 신호(2)에 응답하여 활성화될 수 있다. 제6 스위치(SW6)는 제3 노드(N3)와 제8 노드(N8) 사이에 연결될 수 있다. 제6 스위치(SW6)는 제2 샘플링 주기(T2) 동안 활성화될 수 있다.
제2 캐패시터(C2)는 제8 노드(N8)와 제9 노드(N9) 사이에 연결될 수 있다. 제10 노드(N10)에는 공통 전압(Vcm)이 인가될 수 있다. 제7 스위치(SW7)는 제8 노드(N8)와 제10 노드(N10) 사이에 연결될 수 있다. 제7 스위치(SW7)는 제1 샘플링 주기(T1) 동안 제1 제어 신호(1)에 응답하여 활성화될 수 있다. 제8 스위치(SW8)는 제10 노드(N10)와 제11 노드(N11) 사이에 연결될 수 있다. 제8 스위치(SW8)는 제1 샘플링 주기(T1) 동안 제1 제어 신호(1)에 응답하여 활성화될 수 있다.
제9 스위치(SW9)는 제9 노드(N9)와 제10 노드(N10) 사이에 연결될 수 있다. 제9 스위치(SW9)는 제1 샘플링 주기(T1) 동안 제2 제어 신호(2)에 응답하여 활성화될 수 있다. 제10 스위치(SW10)는 제10 노드(N10)와 제12 노드(N12) 사이에 연결될 수 있다. 제10 스위치(SW10)는 제1 샘플링 주기(T1) 동안 제2 제어 신호(2)에 응답하여 활성화될 수 있다. 제11 스위치(SW11)는 제11 노드(N11)와 제13 노드(N13) 사이에 연결될 수 있다. 제11 스위치(SW11)는 제2 샘플링 주기(T2) 동안 활성화될 수 있다.
제3 캐패시터(C3)는 제11 노드(N11)와 제12 노드(N12) 사이에 연결될 수 있다. 제12 스위치(SW12)는 제11 노드(N11)와 제14 노드(N14) 사이에 연결될 수 있다. 제12 스위치(SW12)는 제1 샘플링 주기(T1) 동안, 제2 제어 신호(2)에 응답하여 활성화될 수 있다. 제14 노드(N14)에는 공통 전압(Vcm)에서 기준 전압(Vref)이 더해진 전압(즉, Vcm + Vref)이 인가될 수 있다. 제15 노드(N15)에는 공통 전압(Vcm)이 인가될 수 있다.
제13 스위치(SW13)는 제15 노드(N15)와 제16 노드(N16) 사이에 연결될 수 있다. 제13 스위치(SW13)는 제2 샘플링 주기(T2) 동안 제1 제어 신호(1)에 응답하여 활성화될 수 있다. 제14 스위치(SW14)는 제15 노드(N15)와 제17 노드(N17) 사이에 연결될 수 있다. 제14 스위치(SW14)는 제2 샘플링 주기(T2) 동안 제2 제어 신호(2)에 응답하여 활성화될 수 있다. 제15 스위치(SW15)는 제13 노드(N13)와 제16 노드(N16) 사이에 연결될 수 있다. 제15 스위치(SW15)는 제1 샘플링 주기(T1) 동안 활성화될 수 있다.
제4 캐패시터(C4)는 제16 노드(N16)와 제17 노드(N17) 사이에 연결될 수 있다. 제18 노드(N18)에는 그라운드 전압(Vss)이 인가될 수 있다. 제19 노드(N19)에는 공통 전압(Vcm)에서 기준 전압(Vref)이 더해진 전압(즉, Vcm + Vref)이 인가될 수 있다. 제16 스위치(SW16)는 제16 노드(N16)와 제19 노드(N19) 사이에 연결될 수 있다. 제16 스위치(SW16)는 제2 샘플링 주기(T2) 동안 제2 제어 신호(2)에 응답하여 활성화될 수 있다.
제2 전류원(CS2)은 제13 노드(N13)와 제18 노드(N18) 사이에 연결될 수 있다. 하나의 실시 예에 있어서, 제2 전류원(CS2)은 I0의 전류를 제공할 수 있다.
본 발명의 실시 예에 따른 디지털-아날로그 변환기(140)는 차동적인 구조(differential structure)를 포함할 수 있다. 따라서, 제1 전류원(CS1) 및 제2 전류원(CS2)는 하나의 전류원으로 구현될 수 있다.
양자화기는 현재 디지털 데이터(예를 들면, D[n] 또는 DB[n]) 그리고 이전 디지털 데이터(예를 들면, D[n-1] 또는 DB[n-1])를 디지털-아날로그 변환기(200)로 출력할 수 있다. 여기서, D[n]는 현재 디지털 데이터가 하이 상태임을 나타낸다. DB[n]는 현재 디지털 데이터가 로우 상태임을 나타낸다. D[n-1]는 이전 디지털 데이터가 하이 상태임을 나타낸다. 그리고, DB[n-1]는 이전 디지털 데이터가 로우 상태임을 나타낸다.
제17 스위치(SW17)는 제5 노드(N5)와 제20 노드(N20) 사이에 연결될 수 있다. 제1 샘플링 주기(T1) 동안 현재 디지털 데이터가 하이 상태이면, 제17 스위치(SW17)는 활성화될 수 있다. 또한, 제2 샘플링 주기(T2) 동안 이전 디지털 데이터가 로우 상태이고, 제1 제어 신호(1)가 활성화되면, 제17 스위치(SW17)는 활성화될 수 있다.
제18 스위치(SW18)는 제17 노드(N17)와 제20 노드(N20) 사이에 연결될 수 있다. 제1 샘플링 주기(T1) 동안 현재 디지털 데이터가 로우 상태이면, 제18 스위치(SW18)는 활성화될 수 있다. 또한, 제2 샘플링 주기(T2) 동안 이전 디지털 데이터가 하이 상태이고, 제1 제어 신호(1)가 활성화되면, 제18 스위치(SW18)는 활성화될 수 있다.
제19 스위치(SW19)는 제9 노드(N9)와 제20 노드(N20) 사이에 연결될 수 있다. 제2 샘플링 주기(T2) 동안 현재 디지털 데이터가 하이 상태이면, 제19 스위치(SW19)는 활성화될 수 있다. 또한, 제1 샘플링 주기(T1) 동안 이전 디지털 데이터가 하이 상태이고, 제1 제어 신호(1)가 활성화되면, 제19 스위치(SW19)는 활성화될 수 있다.
제20 스위치(SW20)는 제12 노드(N12)와 제20 노드(N20) 사이에 연결될 수 있다. 제2 샘플링 주기(T2) 동안 현재 디지털 데이터가 로우 상태이면, 제20 스위치(SW20)는 활성화될 수 있다. 또한, 제1 샘플링 주기(T1) 동안 이전 디지털 데이터가 로우 상태이고, 제1 제어 신호(1)가 활성화되면, 제20 스위치(SW20)는 활성화될 수 있다.
제21 스위치(SW21)는 제9 노드(N9)와 제21 노드(N21) 사이에 연결될 수 있다. 제2 샘플링 주기(T2) 동안 현재 디지털 데이터가 로우 상태이면, 제21 스위치(SW21)는 활성화될 수 있다. 또한, 제1 샘플링 주기(T1) 동안 이전 디지털 데이터가 로우 상태이고, 제1 제어 신호(1)가 활성화되면, 제21 스위치(SW21)는 활성화될 수 있다.
제22 스위치(SW22)는 제12 노드(N12)와 제21 노드(N21) 사이에 연결될 수 있다. 제2 샘플링 주기(T2) 동안 현재 디지털 데이터가 하이 상태이면, 제22 스위치(SW22)는 활성화될 수 있다. 또한, 제1 샘플링 주기(T1) 동안 이전 디지털 데이터가 하이 상태이고, 제1 제어 신호(1)가 활성화되면, 제22 스위치(SW22)는 활성화될 수 있다.
제23 스위치(SW23)는 제5 노드(N5)와 제21 노드(N21) 사이에 연결될 수 있다. 제1 샘플링 주기(T1) 동안 현재 디지털 데이터가 로우 상태이면, 제23 스위치(SW23)는 활성화될 수 있다. 또한, 제2 샘플링 주기(T2) 동안 이전 디지털 데이터가 로우 상태이고, 제1 제어 신호(1)가 활성화되면, 제23 스위치(SW23)는 활성화될 수 있다.
제24 스위치(SW24)는 제17 노드(N17)와 제21 노드(N21) 사이에 연결될 수 있다. 제1 샘플링 주기(T1) 동안 현재 디지털 데이터가 하이 상태이면, 제24 스위치(SW24)는 활성화될 수 있다. 또한, 제2 샘플링 주기(T2) 동안 이전 디지털 데이터가 하이 상태이고, 제1 제어 신호(1)가 활성화되면, 제24 스위치(SW24)는 활성화될 수 있다.
예를 들면, 양자화기(130)의 디지털 출력이 D이면, 제17 스위치(SW17), 제19 스위치(SW19), 제22 스위치(SW22), 그리고 제24 스위치(SW24) 각각은 활성화될 수 있다. 이에 반하여, 양자화기(130)의 디지털 출력이 DB이면, 제18 스위치(SW18), 제20 스위치(SW20), 제21 스위치(SW21), 그리고 제23 스위치(SW23) 각각은 활성화될 수 있다.
제20 노드(N20)와 제21 노드(N21) 각각은 루프 필터(11) 내 연산 증폭기(OP)의 가상 그라운드 노드(virtual ground node)에 연결될 수 있다. 가상 그라운드 노드(virtual ground node)는 연산 증폭기(OP)의 반전 입력 단자(-) 또는 비반전 입력 단자(+)에 연결될 수 있다.
도 8a 내지 도 8d는 도 7에 도시된 디지털-아날로그 변조기의 동작을 설명하기 위한 회로도이다. 도 8a를 참조하면, 제1 샘플링 주기(T1) 동안, 제1 제어 신호(1)가 활성화될 수 있다. 이 때, 제2 스위치(SW2), 제7 스위치(SW7), 제8 스위치(SW8), 그리고 제15 스위치(SW15)가 활성화될 수 있다.
현재의 디지털 데이터 신호(예를 들면, D[n] 또는 DB[n])가 하이 상태이면, 제17 스위치(SW17) 그리고 제23 스위치(SW23)가 활성화될 수 있다. 그렇지 않으면, 제18 스위치(SW18) 그리고 제24 스위치(SW24)가 활성화될 수 있다.
또한, 이전의 디지털 데이터 신호(즉, D[n-1] 또는 DB[n-1])가 하이 상태이면, 제19 스위치(SW19) 그리고 제21 스위치(SW21)가 활성화될 수 있다. 그렇지 않으면, 제20 스위치(SW20) 그리고 제22 스위치(SW22)가 활성화될 수 있다.
도 8b를 참조하면, 제1 샘플링 주기(T1) 동안, 제2 제어 신호(2)가 활성화될 수 있다. 이 때, 제2 스위치(SW2), 제5 스위치(SW5), 제9 스위치(SW9), 제10 스위치(SW10), 제12 스위치(SW12), 그리고 제15 스위치(SW15)가 활성화될 수 있다.
현재의 디지털 데이터 신호(예를 들면, D[n] 또는 DB[n])가 하이 상태이면, 제17 스위치(SW17) 그리고 제23 스위치(SW23)가 활성화될 수 있다. 그렇지 않으면, 제18 스위치(SW18) 그리고 제24 스위치(SW24)가 활성화될 수 있다.
도 8c를 참조하면, 제2 샘플링 주기(T2) 동안, 제1 제어 신호(1)가 활성화될 수 있다. 이 때, 제3 스위치(SW3), 제6 스위치(SW6), 제11 스위치(SW11), 그리고 제13 스위치(SW13)가 활성화될 수 있다.
현재의 디지털 데이터 신호(예를 들면, D[n] 또는 DB[n])가 하이 상태이면, 제19 스위치(SW19) 그리고 제21 스위치(SW21)가 활성화될 수 있다. 그렇지 않으면, 제20 스위치(SW20) 그리고 제22 스위치(SW22)가 활성화될 수 있다.
또한, 이전의 디지털 데이터 신호(즉, D[n-1] 또는 DB[n-1])가 하이 상태이면, 제17 스위치(SW17) 그리고 제23 스위치(SW23)가 활성화될 수 있다. 그렇지 않으면, 제18 스위치(SW18) 그리고 제24 스위치(SW24)가 활성화될 수 있다.
도 8d를 참조하면, 제2 샘플링 주기(T2) 동안, 제2 제어 신호(2)가 활성화될 수 있다. 이 때, 제1 스위치(SW1), 제4 스위치(SW4), 제6 스위치(SW6), 제11 스위치(SW11), 제14 스위치(SW14), 그리고 제16 스위치(SW16)가 활성화될 수 있다.
현재의 디지털 데이터 신호(예를 들면, D[n] 또는 DB[n])가 하이 상태이면, 제19 스위치(SW19) 그리고 제21 스위치(SW21)가 활성화될 수 있다. 그렇지 않으면, 제20 스위치(SW20) 그리고 제22 스위치(SW22)가 활성화될 수 있다.
도 9은 도 7에 도시된 디지털-아날로그 변환기의 동작을 설명하기 위한 타이밍도이다. 도 8a 및 도 9를 참조하면, 제1 샘플링 주기(T1) 동안, 제1 제어 신호(1)가 활성화될 수 있다.
제2 스위치(SW2)가 활성화되면, 제1 전류원(CS1)은 현재의 디지털 데이터 신호에 기초하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 예를 들면, 현재의 디지털 데이터 신호가 하이 상태이면, 제1 전류원(CS1)은 제17 스위치(SW17)를 통하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 그렇지 않으면, 제1 전류원(CS1)은 제23 스위치(SW23)를 통하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다.
또한, 제15 스위치(SW15)가 활성화되면, 제2 전류원(CS2)은 현재의 디지털 데이터 신호에 기초하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 예를 들면, 현재의 디지털 데이터 신호가 하이 상태이면, 제2 전류원(CS2)은 제24 스위치(SW24)를 통하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 그렇지 않으면, 제2 전류원(CS2)은 제18 스위치(SW18)를 통하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 즉, DAC 전류(IDAC)는 I0로 유지될 수 있다.
제11 노드(N11)를 x1 노드라 하고, 제8 노드(N8)를 y1 노드라 칭한다. 제7 스위치(SW7) 그리고 제8 스위치(SW8)가 활성화되면, x1 노드와 y1 노드는 전기적으로 연결될 수 있다. 따라서, 제8 노드(N8)와 제11 노드(N11) 사이의 제1 전압(Vx1y1)은 0 V일 것이다.
또한, 제16 노드(N16)를 x2 노드라 하고, 제4 노드(N4)를 y2 노드라 칭한다. 만약 제1 캐패시터(C1)가 Vref로 프리-챠지되고, 제4 캐패시터(C4)가 Vref로 프리-챠지되면, 제4 노드(N4)와 제16 노드(N16) 사이의 제2 전압(Vx2y2)은 2Vref일 것이다. 이 때, 제1 캐패시터(C1)와 제4 캐패시터(C4) 각각은 디스챠지될 것이다. 따라서, 제1 샘플링 주기(T1) 동안 제2 전압(Vx2y2)은 2Vref로부터 0 V로 감소할 수 있다.
도 8b 및 도 9를 참조하면, 제1 샘플링 주기(T1) 동안, 제2 제어 신호(2)가 활성화될 수 있다. 계속해서 제2 스위치(SW2)가 활성화되면, 제1 전류원(CS1)은 현재의 디지털 데이터 신호에 기초하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 예를 들면, 현재의 디지털 데이터 신호가 하이 상태이면, 제1 전류원(CS1)은 제17 스위치(SW17)를 통하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 그렇지 않으면, 제1 전류원(CS1)은 제23 스위치(SW23)를 통하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다.
또한, 계속해서 제15 스위치(SW15)가 활성화되면, 제2 전류원(CS2)은 현재의 디지털 데이터 신호에 기초하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 예를 들면, 현재의 디지털 데이터 신호가 하이 상태이면, 제2 전류원(CS2)은 제24 스위치(SW24)를 통하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 그렇지 않으면, 제2 전류원(CS2)은 제18 스위치(SW18)를 통하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 즉, DAC 전류(IDAC)는 I0로 유지될 수 있다.
제5 스위치(SW5), 제9 스위치(SW9), 제10 스위치(SW10) 그리고 제12 스위치(SW12)가 활성화되면, 제1 캐패시터(C1)가 Vref로 프리-챠지되고, 제2 캐패시터(C2)가 Vref로 프리-챠지될 수 있다. 이 때, 제1 전압(Vx1y1)은 0 V에서 2Vref로 증가할 수 있다.
또한, 제1 캐패시터(C1)와 제4 캐패시터(C4) 각각은 디스챠지되기 때문에, 제2 전압(Vx2y2)은 2Vref 에서 0 V로 감소할 수 있다.
도 8c 및 도 9를 참조하면, 제2 샘플링 주기(T2) 동안, 제1 제어 신호(1)가 활성화될 수 있다. 제6 스위치(SW6)가 활성화되면, 제1 전류원(CS1)은 현재의 디지털 데이터 신호에 기초하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 예를 들면, 현재의 디지털 데이터 신호가 하이 상태이면, 제1 전류원(CS1)은 제19 스위치(SW19)를 통하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 그렇지 않으면, 제1 전류원(CS1)은 제21 스위치(SW21)를 통하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다.
또한, 제11 스위치(SW11)가 활성화되면, 제2 전류원(CS2)은 현재의 디지털 데이터 신호에 기초하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 예를 들면, 현재의 디지털 데이터 신호가 하이 상태이면, 제2 전류원(CS2)은 제22 스위치(SW22)를 통하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 그렇지 않으면, 제2 전류원(CS2)은 제20 스위치(SW20)를 통하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 즉, DAC 전류(IDAC)는 I0로 유지될 수 있다.
만약 제2 캐패시터(C2)가 Vref로 프리-챠지되고, 제3 캐패시터(C3)가 Vref로 프리-챠지되면, 제1 전압(Vx1y1)은 2Vref일 것이다. 이 때, 제2 캐패시터(C2)와 제3 캐패시터(C3) 각각은 디스챠지될 것이다. 따라서, 제2 샘플링 주기(T2) 동안 제1 전압(Vx1y1)은 2Vref로부터 0 V로 감소할 수 있다.
제3 스위치(SW3)가 활성화되면, 제1 캐패시터(C1)은 공통 전압(Vcm)으로 프리-챠지될 수 있다. 마찬가지로, 제13 스위치(SW13)가 활성화되면, 제4 캐패시터(C4)은 공통 전압(Vcm)으로 프리-챠지될 수 있다. 따라서, 제2 전압(Vx2y2)은 0 V일 수 있다.
도 8d 및 도 9를 참조하면, 제2 샘플링 주기(T2) 동안, 제2 제어 신호(2)가 활성화될 수 있다. 계속해서 제6 스위치(SW6)가 활성화되면, 제1 전류원(CS1)은 현재의 디지털 데이터 신호에 기초하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 예를 들면, 현재의 디지털 데이터 신호가 하이 상태이면, 제1 전류원(CS1)은 제19 스위치(SW19)를 통하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 그렇지 않으면, 제1 전류원(CS1)은 제21 스위치(SW21)를 통하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다.
또한, 계속해서 제11 스위치(SW11)가 활성화되면, 제2 전류원(CS2)은 현재의 디지털 데이터 신호에 기초하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 예를 들면, 현재의 디지털 데이터 신호가 하이 상태이면, 제2 전류원(CS2)은 제22 스위치(SW22)를 통하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 그렇지 않으면, 제2 전류원(CS2)은 제20 스위치(SW20)를 통하여 DAC 전류(IDAC)를 루프 필터로 전송할 수 있다. 즉, DAC 전류(IDAC)는 I0로 유지될 수 있다.
만약 제2 캐패시터(C2)가 Vref로 프리-챠지되고, 제3 캐패시터(C3)가 Vref로 프리-챠지되면, 제1 전압(Vx1y1)은 2Vref일 것이다. 이 때, 제2 캐패시터(C2)와 제3 캐패시터(C3) 각각은 디스챠지되기 때문에, 제2 샘플링 주기(T2) 동안 제1 전압(Vx1y1)은 2Vref로부터 0 V로 감소할 수 있다.
제1 스위치(SW1), 제4 스위치(SW4), 제14 스위치(SW14) 그리고 제16 스위치(SW16)가 활성화되면, 제1 캐패시터(C1)는 Vref로 프리-챠지되고, 제4 캐패시터(C4)는 Vref로 프리-챠지될 수 있다. 따라서, 제2 전압(Vx2y2)은 0 V에서 2Vref로 증가할 수 있다.
이 때, 양자화기로부터 클록 지터에 의하여 유발된 노이즈가 발생될 수 있다. 따라서, 양자화기는 에러가 포함된 디지털 신호를 디지털-아날로그 변환기(200)로 전송할 수 있다.
양자화기로부터 클록 지터에 의하여 유발된 노이즈가 디지털 신호에 포함될 수 있다. 상기 노이즈로 인하여, 제1 제어 신호(1) 그리고 제2 제어 신호(2) 각각은 지터를 포함할 수 있다. 예를 들면, 제1 제어 신호(1) 그리고 제2 제어 신호(2) 각각은 샘플링 주기(Ts) 내에서 Dt1에 대응하는 지터를 포함할 수 있다. 여기서, 샘플링 주기(Ts)는 제1 샘플링 주기(T1) 그리고 제2 샘플링 주기(T2)를 포함할 수 있다.
이로 인하여, 제1 전압(Vx1y1) 또는 제2 전압(Vx2y2)은 0 V 이하가 될 수 있다. 또한, 제1 전류원(CS1) 그리고 제2 전류원(CS2) 각각은 Dt1 시간 동안 DCA 전류(IDCA)를 루프 필터로 더 전송할 수 있다. 이로 인하여, 디지털-아날로그 변환기(200)는 제2 캐패시터(C2) 그리고 제3 캐패시터(C3)를 이용하여 Dt1 시간 동안 더 적분할 것이다.
이러한 문제를 해결하기 위하여, 캐패시터는 제1 샘플링 주기(T1)에서 기준 전압으로 프리챠지하고, 제2 샘플링 주기(T2)에서 상기 캐패시터는 디스챠징하면서 상기 노이즈에 대응하는 전하를 생성한 다음, 그 다음 제1 샘플링 주기 동안, 상기 캐패시터는 노이즈에 대응하는 전류를 생성할 수 있다. 따라서, 상기 전류는 상기 클록 지터로 인한 노이즈에 따라 DAC 전류(IDAC)에서 더해지거나 차감될 수 있다.
제2 샘플링 주기(T2) 동안, 양자화기로부터 클록 지터에 의하여 제2 제어 신호(2)는 지터(Dt1/Ts)를 포함할 수 있다. 이로 인하여, 제1 전압(Vx1y1)은 0 V 이하가 될 수 있다. 이 때, 제2 캐패시터(C2) 그리고 제3 캐패시터(C3) 각각은 지터(Dt1/Ts)로 인하여 A1 면적만큼 더 DAC 전류(IDAC)를 적분할 수 있다. 동시에, 제2 캐패시터(C2)는 제8 노드(N8)의 전압으로 프리-챠지될 수 있다. 또한, 제3 캐패시터(C3)는 제11 노드(N11)의 전압으로 프리-챠지될 수 있다.
제1 샘플링 주기(T1) 동안, 제2 캐패시터(C2) 그리고 제3 캐패시터(C3) 각각은 디스챠징을 통하여 지터(Dt1/Ts)에 대응하는 전류를 생성할 수 있다. 즉, 제1 샘플링 주기(T1) 동안, 제2 캐패시터(C2) 그리고 제3 캐패시터(C3)는 디스챠징을 통하여 A2 면적만큼 반대로 적분할 수 있다.
구체적으로, 디지털-아날로그 변환기(200)는 일정한 크기를 가지는 DCA 전류(IDCA)를 루프 필터로 전송할 수 있다. 동시에, 디지털-아날로그 변환기(200)는 지터(Dt1/Ts)에 대응하는 전류를 루프 필터로 전송할 수 있다. 따라서, 디지털-아날로그 변환기(200)는 일정한 크기를 가지는 DCA 전류(IDCA)에 지터(Dt1/Ts)에 대응하는 전류를 차감한 전류를 루프 필터로 전송할 수 있다.
만약, A1 면적과 A2 면적이 동일하면, 노이즈는 제거될 수 있다. 그렇지 않다면, 노이즈는 감소될 수 있다. 따라서, 본 발명의 실시 예에 따른 델타 시그마 변조기(200)는 지터에 의한 노이즈를 제거하거나 감소시킬 수 있다.
다른 예시에 따르면, 제1 샘플링 주기(T1) 동안, 제2 제어 신호(2)는 다른 지터(Dt2/Ts)를 포함할 수 있다. 이로 인하여, 제2 전압(Vx2y2)은 0 V 이하가 될 수 있다. 이 때, 제1 캐패시터(C1) 그리고 제4 캐패시터(C4) 각각은 디스챠징을 통하여 B1 면적만큼 더 DAC 전류(IDAC)를 적분할 수 있다. 동시에, 제1 캐패시터(C1)는 제4 노드(N4)의 전압으로 프리-챠지될 수 있다. 또한, 제4 캐패시터(C4)는 제16 노드(N16)의 전압으로 프리-챠지될 수 있다.
제2 샘플링 주기(T2) 동안, 제1 캐패시터(C1) 그리고 제4 캐패시터(C4) 각각은 디스챠징을 통하여 지터(Dt2/Ts)에 대응하는 전류를 생성할 수 있다. 즉, 제2 샘플링 주기(T2) 동안, 디지털-아날로그 변환기(200)는 B2 면적만큼 반대로 적분할 수 있다.
구체적으로, 디지털-아날로그 변환기(200)는 일정한 크기를 가지는 DCA 전류(IDCA)를 루프 필터로 전송할 수 있다. 동시에, 디지털-아날로그 변환기(200)는 지터(Dt2/Ts)에 대응하는 전류를 루프 필터로 전송할 수 있다. 따라서, 디지털-아날로그 변환기(200)는 일정한 크기를 가지는 DCA 전류(IDCA)에 지터(Dt2/Ts)에 대응하는 전류를 차감한 전류를 루프 필터로 전송할 수 있다.
만약, B1 면적과 B2 면적이 동일하면, 노이즈는 제거될 것이다. 그렇지 않다면, 노이즈는 감소될 것이다. 따라서, 본 발명의 실시 예에 따른 델타 시그마 변조기(200)는 지터에 의한 노이즈를 제거하거나 감소시킬 수 있다.
도 10는 본 발명의 일 실시 예에 따른 델타 시그마 변조기를 포함하는 전자 시스템을 개략적으로 도시한 블록도이다. 도 10를 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1000)은 오디오 시스템, 모바일 기기, 그리고 디지털 텔레비전 중 어느 하나일 수 있다.
전자 시스템(1000)는 입력부(1100), CPU(1200), 오디오 코덱(audio CODEC; 1300), 그리고 출력부(1300)를 포함할 수 있다. 하나의 실시 예에 있어서, 오디오 코덱(1300)은 도 6에 도시된 델타 시그마 변조기(100)를 포함할 수 있다.
입력부(1100)는 오디오 신호를 입력받기 위한 모듈이다. 입력부(1100)는 오디오 입력 라인, 마이크 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
CPU(1200)는 전자 시스템(1000)의 전반적인 동작을 제어할 수 있다. 출력부(1400)는 오디오 신호를 출력하기 위한 모듈이다. 출력부(1300)는 오디오 출력 라인, 스피커 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 11는 본 발명의 다른 실시 예에 따른 델타 시그마 변조기를 포함하는 전자 시스템을 개략적으로 도시한 블록도이다. 도 11를 참조하면, 본 발명의 다른 실시 예에 따른 전자 시스템(2000)은 이동 전화기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 또는 PDA(personal digital assistant)와 같은 휴대용 전자 장치(portable electronic device)일 수 있다.
전자 시스템(2000)은 안테나(2100), 무선 송수신기(2200), 입력 장치(2300), SOC(System On Chip, 2400), 디스플레이(2500) 및 전원관리부(power management integrated circuit, PMIC; 2600)를 포함할 수 있다.
무선 송수신기(2200)는 안테나(2100)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(2200)는 안테나(2100)를 통하여 수신된 무선 신호를 SOC(2400)에서 처리될 수 있는 신호로 변경할 수 있다. 또한, 무선 송수신기(2200)는 변조(modulation) 및 복조(demodulation)을 수행하는 모뎀(modem) 기능을 포함할 수 있다.
SOC(2400)는 오디오 코덱(2700)을 포함할 수 있다. 하나의 실시 예에 있어서, 오디오 코덱(2700)은 도 6에 도시된 델타 시그마 변조기(100)를 포함할 수 있다.
SOC(2400)는 무선 송수신기(2200)로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이(2500)로 전송할 수 있다. 또한, 무선 송수신기(2200)는 SOC(2400)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(2100)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(2300)는 SOC(2400)의 동작을 제어하기 위한 제어 신호 또는 SOC(2400)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
PMIC(2600)는 무선 송수신기(2200), 입력 장치(2300), SOC(2400), 그리고 디스플레이(2500) 각각으로 전원을 공급한다.
도 12는 본 발명의 또 다른 실시 예에 따른 델타 시그마 변조기를 포함하는 전자 시스템을 개략적으로 도시한 블록도이다. 도 12를 참조하면, 본 발명의 다른 실시 예에 따른 전자 시스템(3000)은 이동 전화기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 또는 PDA(personal digital assistant)와 같은 휴대용 전자 장치(portable electronic device)일 수 있다.
전자 시스템(3000)은 안테나(3100), 무선 송수신기(3200), 입력 장치(3300), SOC(3400), 디스플레이(3500) 및 전원관리부(3600)를 포함할 수 있다.
무선 송수신기(3200)는 안테나(3100)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(3200)는 안테나(3100)를 통하여 수신된 무선 신호를 SOC(3400)에서 처리될 수 있는 신호로 변경할 수 있다. 또한, 무선 송수신기(3200)는 변조(modulation) 및 복조(demodulation)을 수행하는 모뎀(modem) 기능을 포함할 수 있다.
무선 송수신기(3200)는 오디오 코덱(3700)과 리시버(3800)을 포함할 수 있다. 하나의 실시 예에 있어서, 오디오 코덱(3700) 그리고 리시버(3800) 각각은 도 6에 도시된 델타 시그마 변조기(100)를 포함할 수 있다.
SOC(3400)는 무선 송수신기(3200)로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이(3500)로 전송할 수 있다. 또한, 무선 송수신기(3200)는 SOC(3400)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(3100)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(3300)는 SOC(3400)의 동작을 제어하기 위한 제어 신호 또는 SOC(3400)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
PMIC(3600)는 무선 송수신기(3200), 입력 장치(3300), SOC(3400), 그리고 디스플레이(3500) 각각으로 전원을 공급한다.
도 11에 도시된 전자 시스템(2000)에서는, 오디오 코덱(2700)이 SOC(2400) 내에 구현되는 데 비하여, 도 12에 도시된 전자 시스템(3000)에서는, 오디오 코덱(3700)이 무선 송수신기(3200) 내에 구현된다.
도 13는 본 발명의 실시 예에 따른 시스템 온 칩을 개략적으로 도시한 블록도이다. 도 13를 참조하면, SOC(4000)는 비디오 아날로그 프런트 엔드(Video AFE, 4100), HDMI 유닛(4200), 비디오 코덱(4300), CPU(4400), GPU(graphic processing unit; 4500), 클럭부(4600), 메모리(4700), 그리고 오디오 코덱(4800)를 포함할 수 있다.
비디오 아날로그 프런트 엔드(4100)는 비디오 신호를 수신하기 위한 블록이다. 비디오 아날로그 프런트 엔드(4100)는 RGB 신호 또는 YPbPr 신호를 수신하여 처리하기 위한 RGB 프론트 엔드(미도시), 21-pin으로 연결하는 비디오 통신 방식의 하나인 SCART 신호 또는 CVBS(Composite Video Banking Sync) 신호를 처리하기 위한 CVBS 프런트 엔드(미도시), 및 SIF/CH/IF 신호를 처리하기 위한 SIF/CH/IF 프론트 엔드(미도시) 등을 포함할 수 있다. SIF(sound intermediate frequency) 신호는 오디오 신호이고, CH 신호는 DTV(digital TV) 비디오 신호이며, IF 신호는 아날로그 비디오 신호이다.
HDMI 유닛(4200)은 HDMI(High-Definition Multimedia Interface) 신호를 수신하고, 상기 수신된 HDMI 신호를 처리한다.
비디오 코덱(4300)은 Video AFE(4100) 또는 HDMI 유닛(4200)을 통해 수신한 비디오 신호를 복조하거나, 디코딩할 수 있다.
CPU(4400)는 SOC(4000)의 동작을 전반적으로 제어한다. 클럭부(4600)는 시스템 PLL을 포함할 수 있으며, SOC(4000)의 내부 동작에 필요한 클록 신호를 제공할 수 있다.
메모리(4700)은 내부 메모리 장치(휘발성 메모리 또는 비휘발성 메모리)를 포함하거나, 외부의 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함할 수 있다.
오디오 코덱(4800)은 오디오 신호를 처리할 수 있다. 오디오 코덱(4800)은 도 6에 도시된 델타 시그마 변조기(100)를 포함할 수 있다.
도 14는 본 발명의 실시 예에 따른 디지털 텔레비전(DTV: Digital TeleVision) 시스템의 개략적인 구성 블록도이다. 도 14를 참조하면, DTV 시스템(5000)은 위성용(satellite) DTV 시스템, 케이블용(cable) DTV 시스템, 휴대용(handheld) DTV, 또는 지상파용 (terrestrial) DTV시스템으로 구현될 수 있다. DTV 시스템(5000)은 HD(highdefinition) TV 시스템을 포함한다. 휴대용 DTV 시스템은 이동 전화기, 스마트폰(smart phone), 태블릿(tablet) PC, 차량용 내비게이션 장치, PDA(personal digital assistant), 또는 PMP(portable multimedia player)으로 구현될 수 있다.
본 발명의 실시 예에 따른 DTV 시스템(5000)은 튜너(5100), SOC(5200), 디스플레이(5300), 그리고 스피커(5400)를 포함한다.
튜너(5100)는 적합한 회로(circuit), 로직(logic), 및/또는 코드(code)를 포함하며, 방송 신호(BS)를 획득하고 수 Mhz의 캐리어 주파수를 갖는 싱글-엔디드 음성 중간 주파수 신호(single-ended sound intermediate frequency signal) 및/또는 차동 TV 방송 신호들을 발생할 수 있다.
차동 TV 방송 신호들은 차동 디지털 TV 방송 신호들, 예컨대 DTV 비디오 신호들과 DTV 음성 중간 주파수 신호들을 포함할 수 있다. 또한, 차동 TV 방송 신호들은 차동 아날로그 TV 방송 신호들, 예컨대 아날로그 비디오 신호들과 아날로그 음성 중간 주파수 신호들을 포함할 수 있다.
튜너(5100)의 출력 신호(TBS)는 SOC(5200)로 입력되어 디스플레이(5300) 및 스피커(5400) 각각으로 출력하기에 적합한 신호들(V_O, A_O)로 처리 및 가공될 수 있다. 디스플레이(5300) 및 스피커(5400)는 일체형으로 구현될 수 있다.
SOC(5200)는 도 13에 도시된 SOC(4000)으로 구현될 수 있다. SOC(5200)는 오디오 코덱(5500)을 포함할 수 있다. 오디오 코덱(5500)은 오디오 신호를 처리할 수 있다. 오디오 코덱(5500)은 도 6에 도시된 델타 시그마 변조기(100)를 포함할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 오디오 코덱 및 이를 포함하는 SoC에 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 종래 기술에 따른 델타-시그마 변조기
11: 루프 필터
12: 양자화기
13: 디지털-아날로그 변환기
100: 본 발명에 따른 델타-시그마 변조기
110: 루프 필터
120: 스위치
130: 양자화기
140: 디지털-아날로그 변환기
150: 덧셈기
160: 2-phase 클록 생성기

Claims (10)

  1. 루프 필터;
    상기 루프 필터로부터의 아날로그 출력을 디지털 신호로 변환하는 양자화기; 그리고
    상기 디지털 신호를 수신하며, 제1 캐패시터 그리고 제2 캐패시터를 포함하는 디지털-아날로그 변환기를 포함하고,
    제1 샘플링 주기 동안, 상기 제1 캐패시터는 디스챠징되고, 동시에 상기 제2 캐패시터는 기준 전압으로 프리챠지되고,
    제2 샘플링 주기 동안, 상기 디지털 신호는 클록 지터에 의하여 유발된 노이즈를 포함하고, 상기 제1 캐패시터는 상기 기준 전압으로 프리챠지되고, 상기 제2 캐패시터는 디스챠징되면서, 상기 노이즈에 대응하는 전하를 생성하고,
    다음 제1 샘플링 주기 동안, 상기 제1 캐패시터는 디스챠징되고, 동시에 상기 제2 캐패시터는 상기 전하로 인하여 상기 노이즈에 대응하는 노이즈 전류를 생성하고 나서, 상기 기준 전압으로 프리챠지되는 델타-시그마 변조기(delta-sigma modulator).
  2. 제 1 항에 있어서,
    상기 디지털-아날로그 변환기는 상기 제1 샘플링 주기 그리고 상기 제2 샘플링 주기 동안 일정한 크기를 가지는 기준 전류를 상기 루프 필터로 제공하는 델타-시그마 변조기.
  3. 제 2 항에 있어서,
    상기 디지털-아날로그 변환기는 상기 기준 전류를 상기 루프 필터로 제공하면서, 동시에 상기 노이즈 전류를 상기 루프 필터로 제공하며,
    상기 노이즈 전류와 상기 기준 전류 각각의 방향은 상기 노이즈에 따라 동일하거나 서로 반대인 델타-시그마 변조기.
  4. 제 1 항에 있어서,
    상기 디지털-아날로그 변환기는,
    제1 노드와 제3 노드 사이에 연결되는 제1 전류원;
    제2 노드와 제4 노드 사이에 연결되며, 제2 샘플링 주기 동안 제2 제어 신호에 응답하여 활성화되는 제1 스위치;
    상기 제3 노드과 상기 제4 노드 사이에 연결되며, 제1 샘플링 주기 동안 활성화되는 제2 스위치;
    상기 제4 노드와 제5 노드 사이에 연결되는 제1 캐패시터;
    상기 제4 노드와 제6 노드 사이에 연결되며, 상기 제2 샘플링 주기 동안 상기 제1 제어 신호에 응답하여 활성화되는 제3 스위치;
    상기 제5 노드와 상기 제6 노드 사이에 연결되며, 상기 제2 샘플링 주기 동안 제2 제어 신호에 응답하여 활성화되는 제4 스위치;
    제7 노드와 제8 노드 사이에 연결되고, 상기 제1 샘플링 주기 동안 상기 제2 제어 신호에 응답하여 활성화되는 제5 스위치;
    상기 제3 노드와 상기 제8 노드 사이에 연결되고, 상기 제2 샘플링 주기 동안 활성화되는 제6 스위치;
    상기 제8 노드와 제9 노드 사이에 연결되는 제2 캐패시터;
    상기 제8 노드와 제10 노드 사이에 연결되고, 상기 제1 샘플링 주기 동안 상기 제1 제어 신호에 응답하여 활성화되는 제7 스위치;
    상기 제10 노드와 제11 노드 사이에 연결되고, 제1 샘플링 주기 동안 상기 제1 제어 신호에 응답하여 활성화하는 제8 스위치;
    상기 제9 노드와 상기 제10 노드 사이에 연결되고, 상기 제1 샘플링 주기 동안 상기 제2 제어 신호에 응답하여 활성화되는 제9 스위치;
    상기 제10 노드와 제12 노드 사이에 연결되고, 상기 제1 샘플링 주기 동안 상기 제2 제어 신호에 응답하여 활성화되는 제10 스위치;
    상기 제11 노드와 제13 노드 사이에 연결되고, 상기 제2 샘플링 주기 동안 활성화되는 제11 스위치;
    상기 제11 노드와 상기 제12 노드 사이에 연결되는 제3 캐패시터;
    상기 제11 노드와 제14 노드 사이에 연결되고, 상기 제1 샘플링 주기 동안, 상기 제2 제어 신호에 응답하여 활성화되는 제12 스위치;
    제15 노드와 제16 노드 사이에 연결되고, 상기 제2 샘플링 주기 동안 상기 제1 제어 신호에 응답하여 활성화되는 제13 스위치;
    상기 제15 노드와 제17 노드 사이에 연결되고, 상기 제2 샘플링 주기 동안 상기 제2 제어 신호에 응답하여 활성화되는 제14 스위치;
    상기 제13 노드와 상기 제16 노드 사이에 연결되고, 상기 제1 샘플링 주기 동안 활성화되는 제15 스위치;
    상기 제16 노드와 상기 제17 노드 사이에 연결되는 제4 캐패시터;
    상기 제16 노드와 제19 노드 사이에 연결되며, 상기 제2 샘플링 주기 동안 상기 제2 제어 신호에 응답하여 활성화되는 제16 스위치; 그리고
    상기 제13 노드와 제18 노드 사이에 연결되는 제2 전류원을 포함하는 델타-시그마 변조기.
  5. 제 4 항에 있어서,
    상기 디지털-아날로그 변환기는,
    상기 제5 노드와 제20 노드 사이에 연결되고, 상기 제1 샘플링 주기 동안 현재 디지털 데이터가 하이 상태이면, 활성화되거나, 상기 제2 샘플링 주기 동안 이전 디지털 데이터가 로우 상태이고, 상기 제1 제어 신호가 활성화되면, 활성화되는 제17 스위치;
    상기 제17 노드와 상기 제20 노드 사이에 연결되고, 상기 제1 샘플링 주기 동안 현재 디지털 데이터가 로우 상태이면, 활성화되거나, 상기 제2 샘플링 주기 동안 이전 디지털 데이터가 로우 상태이고, 상기 제1 제어 신호가 활성화되면, 활성화되는 제18 스위치;
    상기 제9 노드와 상기 제20 노드 사이에 연결되고, 상기 제2 샘플링 주기 동안 현재 디지털 데이터가 하이 상태이면, 활성화되거나, 상기 제1 샘플링 주기 동안 이전 디지털 데이터가 하이 상태이고, 상기 제1 제어 신호가 활성화되면, 활성화되는 제19 스위치;
    상기 제12 노드와 상기 제20 노드 사이에 연결되고, 상기 제2 샘플링 주기 동안 현재 디지털 데이터가 로우 상태이면, 활성화되거나, 상기 제1 샘플링 주기 동안 이전 디지털 데이터가 로우 상태이고, 상기 제1 제어 신호가 활성화되면, 활성화되는 제20 스위치;
    상기 제9 노드와 제21 노드 사이에 연결되며, 상기 제2 샘플링 주기 동안 현재 디지털 데이터가 로우 상태이면, 활성화되거나 상기 제1 샘플링 주기 동안 이전 디지털 데이터가 로우 상태이고, 상기 제1 제어 신호가 활성화되면, 활성화되는 제21 스위치;
    상기 제12 노드와 상기 제21 노드 사이에 연결되며, 상기 제2 샘플링 주기 동안 현재 디지털 데이터가 하이 상태이면, 활성화되거나, 상기 제1 샘플링 주기(T1) 동안 이전 디지털 데이터가 하이 상태이고, 상기 제1 제어 신호가 활성화되면, 활성화되는 제22 스위치;
    상기 제5 노드와 상기 제21 노드 사이에 연결되며, 상기 제1 샘플링 주기 동안 현재 디지털 데이터가 로우 상태이면, 활성화되거나, 상기 제2 샘플링 주기 동안 이전 디지털 데이터가 로우 상태이고, 상기 제1 제어 신호가 활성화되면, 활성화되는 제23 스위치; 그리고
    상기 제17 노드와 상기 제21 노드 사이에 연결되며, 상기 제1 샘플링 주기 동안 현재 디지털 데이터가 하이 상태이면, 활성화되거나, 상기 제2 샘플링 주기 동안 이전 디지털 데이터가 하이 상태이고, 상기 제1 제어 신호가 활성화되면, 활성화되는 제24 스위치를 더 포함하는 델타-시그마 변조기.
  6. 제 5 항에 있어서,
    상기 제20 노드와 상기 제21 노드 각각은 상기 루프 필터 내 연산 증폭기의 가상 그라운드 노드들(virtual ground nodes)에 연결되며,
    상기 가상 그라운드 노드는 연산 증폭기의 반전 입력 단자 또는 비반전 입력 단자(+)에 각각 연결되는 델타-시그마 변조기.
  7. 제 5 항에 있어서,
    상기 델타-시그마 변조기는 상기 제1 샘플링 주기 신호, 상기 제2 샘플링 주기 신호, 상기 제1 제어 신호 그리고 상기 제2 제어 신호를 생성하기 위한 2-페이즈 클록 생성기를 더 포함하는 델타-시그마 변조기.
  8. 제 5 항에 있어서,
    상기 양자화기는 상기 현재 디지털 데이터 그리고 상기 이전 디지털 데이터를 상기 디지털-아날로그 변환기로 전송하는 델타-시그마 변조기.
  9. 델타 시그마 변조기를 포함하는 오디오 코덱에 있어서,
    상기 델타 시그마 변조기는:
    루프 필터;
    상기 루프 필터로부터의 아날로그 출력을 디지털 신호로 변환하는 양자화기; 그리고
    상기 디지털 신호를 수신하며, 캐패시터를 포함하는 디지털-아날로그 변환기를 포함하고,
    제1 샘플링 주기 동안, 상기 캐패시터는 기준 전압으로 프리챠지되고,
    제2 샘플링 주기 동안, 상기 캐패시터는 디스챠징되면서, 상기 디지털 신호에 포함된 클록 지터에 의하여 유발되는 노이즈에 대응하는 전하를 생성하고,
    다음 제1 샘플링 주기 동안, 상기 캐패시터는 상기 전하에 기초하여, 상기 노이즈에 대응하는 노이즈 전류를 생성하는 오디오 코덱.
  10. 제 9 항에 있어서,
    상기 디지털-아날로그 변환기는 상기 제1 샘플링 주기 그리고 상기 제2 샘플링 주기 동안 일정한 크기를 가지는 기준 전류를 상기 루프 필터로 제공하는 오디오 코덱.
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