JP5785127B2 - ディジタル・アナログコンバータ - Google Patents

Description

本発明は、ディジタル・アナログ（Ｄ／Ａ）コンバータを実現するためのディジタル・デルタ・シグマ（ΔΣ）変調器に関し、特にオーバーサプリング・ノイズシェーピング方式のディジタル・アナログ（Ｄ／Ａ）コンバータを構成するのに好適なディジタル・デルタ・シグマ（ΔΣ）変調器に関する。

ディジタル・デルタ・シグマ（ΔΣ）変調器（以下、単にΔΣ変調器と記す）は、信号の周波数帯域における量子化誤差(ノイズ)（以下、量子化ノイズまたは単にノイズと記す）の分布を所定の周波帯域で低く、それ以外の周波帯域で高くなるように調整する機器である。例えば、オーディオ機器などに適用されるΔΣ変調器は、信号の周波数帯域における量子化ノイズの分布を低周波帯域で低く、高周波帯域で高くなるように調整する。ΔΣ変調器のノイズの調整はノイズシェーピングと呼ばれている。ノイズシェーピングにより、信号の周波数帯域におけるノイズのフロアレベルは小さく抑えられる。

図１は、従来のΔΣ変調器の構成を説明するための図である。このΔΣ変調器は、多ビットのディジタル信号Ｘを入力とし、量子化器１０１と、量子化誤差(ノイズ)検出部１０３と、ｄ₁〜ｄ₃の遅延素子ｚ^-1およびそれぞれの重み係数ａ₁〜ａ₃を備える伝達関数作成部１０２と、量子化誤差検出部１０３で検出された量子化誤差(ノイズ)を伝達関数作成部１０２によりシェーピングしたフィードバック値を上記ディジタル信号（入力信号）Ｘと加算するための加算器１０４とを有し、加算器１０４の加算結果を量子化器１０１により所定の判定基準に応じて出力Ｙとして出力するように構成されている。

下記の式（１）は、ΔΣ変調器の伝達関数を示す一般式である。式（１）において、Ｘは入力信号の値、Ｙは出力信号の値、Ｎｑはノイズであり、ｚはｚ変換された変数である。また、ＮはΔΣ変調の次数であり、自然数が代入される。次数が高次になるほどノイズシェーピングの傾き（入力信号のノイズレベルに対する出力信号のノイズレベル）が大きくなり、帰還回路の設計が難しくなる。
Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ^-1）^N・Ｎｑ …式（１）

また、式（１）から、ノイズシェーピング特性ＮＦは、次の式（２）のように表わされる。
ＮＦ＝（１−ｚ^-1）^N …式（２）

なお、ノイズシェーピング特性ＮＦは、ノイズが低減される周波数帯域や、ノイズが高められる周波数帯域を表している。ノイズシェーピング特性は、ΔΣ変調器の伝達関数によって決定付けられる。

このようなΔΣ変調器の従来技術としては、例えば非特許文献１が挙げられる。

トランジスタ技術７月号、ＣＱ出版社、２００３、第４０巻、第４４６号、２０５頁〜２１４頁

図２は、本発明が改良対象とするディジタル・アナログ（Ｄ／Ａ）コンバータの構成を説明するための図である。ディジタル・アナログ（Ｄ／Ａ）コンバータ（以下、Ｄ／Ａコンバータと記す）では、図１に示すようなΔΣ変調器から出力されるバイナリコードを、等しく重みづけされたサーモメータコードに変換する。例えば、４ビットのバイナリコードＶｘを、サーモメータコード変換器２０１によりサーモメータコードに変換すると、１６値（２⁴）のサーモメータコードを取り得ることになる（以下、バイナリコードは単にビット数とし、サーモメータコードの取り得る値は値数と記す）。サーモメータコード変換器２０１により得られた値数を、ローテーション回路２０２により平均化し、その平均化された値数を素子選択部２０３に入力する。素子選択部２０３は、入力信号に応じて、Ｄ／Ａコンバータに用いられる抵抗素子や容量（以下、抵抗素子や容量は、単に「素子」と記す）を選択する素子選択を行い、それにより得られた信号をアンプ入力Ｖｙとすることにより、ディジタル信号Ｖｘをアナログ信号Ｖｙへと変換する。

このとき、Ｄ／Ａコンバータに用いられる素子数は上記の値数に応じて必要となる。広い帯域でノイズフロアを低減させるためには、ΔΣ変調器から出力されるビット数を増加することで、ノイズ自体を低減させる必要があり、それを行うためには上記の値数は指数関数的に増大し、これがＤ／Ａコンバータの回路規模が大きくなる要因になっている。

本発明は、このノイズと値数の関係による、Ｄ／Ａコンバータの回路規模増大を改善するために為されたものであり、より小さな回路規模でノイズフロアを抑えることが可能なΔΣ変調器を提供することを目的とする。

上記目的を達成するため、本発明の第１の形態のディジタル・アナログコンバータは、複数のディジタル・デルタ・シグマ変調回路が多段縦続接続され、二段目以降の少なくとも最終段のディジタル・デルタ・シグマ変調回路から、信号成分を含む主信号と、上記信号成分を含まずに量子化誤差成分を含むノイズキャンセル信号と、を出力し、前記ノイズキャンセル信号は、二段目以降の少なくとも最終段において、量子化誤差検出部で検出した量子化器の量子化誤差成分から、前記量子化誤差成分を入力とし、遅延部と重み係数部とを含む伝達関数作成部の出力を差し引くことで生成されるディジタル・デルタ・シグマ変調器を備え、前記主信号から前記ノイズキャンセル信号が差し引かれた出力を生成することを特徴とする。

また、上記二段目以降の少なくとも最終段のディジタル・デルタ・シグマ変調回路の次数を調整することにより、素子によるゲインミスマッチの影響を低減することを特徴とすることができる。

また、上記二段目以降の少なくとも最終段のディジタル・デルタ・シグマ変調回路内の量子化器によりデータの丸め処理を行うことを特徴とすることができる。

また、上記二段目以降の少なくとも最終段のディジタル・デルタ・シグマ変調回路内の上記量子化器の直前で上記データの飽和処理を行うことを特徴とすることができる。

上記目的を達成するため、本発明の第２の形態のディジタル・アナログコンバータは、多段縦続接続された複数のディジタル・デルタ・シグマ変調回路を有し、上記複数のディジタル・デルタ・シグマ変調回路は、それぞれ、ディジタル入力信号を入力する加算器と、上記加算器による加算結果を基に所定の判定基準に応じてディジタル出力信号を出力する量子化器と、上記量子化器の量子化誤差成分を検出する量子化誤差検出部と、遅延部と重み係数部とを含み上記量子化誤差成分をシェーピングして、そのシェーピングされた量子化誤差成分を上記ディジタル入力信号と加算させるために上記加算器に出力する伝達関数作成部とを備え、二段目以降の少なくとも最終段の前記ディジタル・デルタ・シグマ変調回路は、自身の前記量子化器から信号成分を含む主信号を出力し、前記量子化誤差検出部で検出した前記量子化誤差成分から前記伝達関数作成部の出力を差し引いたノイズキャンセル信号を生成するノイズキャンセル信号作成部を更に備え、前記主信号から前記ノイズキャンセル信号が差し引かれた出力を生成することを特徴とする。

ここで、上記二段目以降の少なくとも最終段の上記ディジタル・デルタ・シグマ変調回路は、自身の上記加算器による上記加算結果を丸め処理して自身の上記量子化器に出力する丸め処理部を更に備えることを特徴とすることができる。

また、上記二段目以降の少なくとも最終段の上記ディジタル・デルタ・シグマ変調回路は、自身の上記加算器による上記加算結果を飽和処理して上記丸め処理部に出力する飽和処理部を更に備えることを特徴とすることができる。

ここで、上記ディジタル・アナログコンバータは、上記主信号を値数に変換する第１のサーモメータコード変換器と、上記ノイズキャンセル信号を値数に変換する第２のサーモメータコード変換器と、上記第１のサーモメータコード変換器から出力される上記値数を平均化する第１のローテーション回路と、上記第２のサーモメータコード変換器から出力される上記値数を平均化する第２のローテーション回路と、上記第１のローテーション回路で平均化した結果と上記第２のローテーション回路で平均化した結果とを重みづけして差し引くことで、前記差し引かれた出力を生成する素子選択部とをさらに備えることを特徴とする。

本発明によれば、上記構成により、後で詳述するように、Ｄ／Ａコンバータの回路規模を大幅に削減でき、広い帯域においてノイズフロアを低減させることが可能な高次のシェーピング特性を持つΔΣ変調器を実現でき、またその結果として、このΔΣ変調器の出力を用いるＤ／Ａコンバータのアナログ回路の小面積化、およびアナログ特性の向上に寄与するという効果が得られる。

従来のディジタルΔΣ変調器の構成を説明するためのブロック図である。 本発明が改良対象とするＤ／ＡコンバータのＯＰアンプ入力までの構成を説明するためのブロック図である。 本発明のディジタルΔΣ変調器の構成を説明するためのブロック図である。 本発明のディジタルΔΣ変調器の構成の別形態を説明するためのブロック図である。 本発明の後段のディジタルΔΣ変調器から外部に出力される主信号とノイズキャンセル信号のバイナリコード差分を説明するための概念図である。 本発明の後段のディジタルΔΣ変調器で実施される丸め処理と飽和処理を説明するためのブロック図である。

以下、図面を参照して、本発明の実施の形態を詳細に説明する。

図３は、本発明のディジタルΔΣ変調器の構成を説明するための図である。図３に示すΔΣ変調器は、ΔΣ変調器を多段接続させ、二段目以降からシェーピングされたノイズをノイズキャンセル信号として出力させるΔΣ変調器である。ここでは、二段接続させたΔΣ変調器を例として一段目を初段、二段目を後段として説明を行うが、これは説明のためであり、本発明の内容は接続段数や次数に関係なく適用できる。

まず、初段のΔΣ変調器は、多ビットのディジタル信号Ｘを入力とし、遅延回路と重み係数を備える伝達関数作成部３０２ａにより、量子化誤差検出部３０３ａで検出されたノイズをシェーピングし、このシェービングしたフィードバック値を加算器３０４ａにより上記入力信号Ｘと加算し、その加算結果を量子化器３０１ａにより所定の判定基準に応じて出力Ｙ１として出力する。

前述の式（１）と式（２）から、初段のΔΣ変調器の量子化により発生するノイズをＮｑ１、次数をＮ１とすると、初段のΔΣ変調器の出力信号Ｙ１とノイズシェーピング特性ＮＦ１は、式（３）、式（４）のように表せる。
Ｙ１（ｚ）＝Ｘ（ｚ）＋（１−ｚ^-1）^N1・Ｎq１ …式（３）
ＮＦ１＝（１−ｚ^-1）^N1 …式（４）

上記と同様に、後段のΔΣ変調器では、初段のΔΣ変調器から出力される信号Ｙ１を入力とし、遅延回路と重み係数を備える伝達関数作成部３０２ｂにより、量子化誤差検出部３０３ｂで検出したノイズをシェーピングし、このシェービングしたフィードバック値を加算器３０４ｂにより上記入力信号Ｙ１と加算し、その加算結果を量子化器３０１ｂにより所定の判定基準に応じて出力Ｙ２として出力する。

後段のΔΣ変調器での再量子化により生じるノイズをＮｑ２、次数をＮ２とすると、後段のΔΣ変調器の主信号Ｙ２とノイズシェーピング特性ＮＦ２は、式（５）、式（６）のように表せる。
Ｙ２（ｚ）＝Ｙ１（ｚ）＋（１−ｚ^-1）^N2・Ｎｑ２ …式（５）
ＮＦ２＝（１−ｚ^-1）^N2 …式（６）

式（５）に式（３）を代入すると、後段のΔΣ変調器から出力される主信号Ｙ２は式（７）のように表せる。
Ｙ２（ｚ）＝Ｘ（ｚ）＋（１−ｚ^-1）^N1・Ｎｑ１＋（１−ｚ^-1）^N2・Ｎｑ２ …式（７）

さらに、後段のΔΣ変調器では、遅延回路と重み係数を備える伝達関数作成部３０２ｂにより、量子化誤差検出器３０３ｂで検出されたノイズをシェーピングしたフィードバック値を、そのシェーピングさせる前のノイズの値から差し引くことで、ノイズキャンセル信号ＮＣをノイズキャンセル信号作成部３０５において作成し、そのノイズキャンセル信号ＮＣを後段のΔΣ変調器から出力する。ノイズキャンセル信号ＮＣは、式（８）のように表すことができ、式（８）から信号成分を含んでいないことは明らかである。
ＮＣ＝−（１−ｚ^-1）^N2・Ｎｑ２ …式（８）

このように、後段のΔΣ変調器から、主信号Ｙ２と信号成分を含まないノイズキャンセル信号ＮＣとを出力させるができる。

後段のΔΣ変調器で得られたノイズキャンセル信号ＮＣを主信号Ｙ２から差し引くためのＤ／Ａコンバータは、サーモメータコード変換器３０６ａ、３０６ｂ、ローテーション回路３０７ａ、３０７ｂ、素子選択部３０８を有する。このＤ／Ａコンバータにおいて、後段のΔΣ変調器から出力された出力信号Ｙ２がサーモメータコード変換器３０６ａにより値数に変換され、またノイズキャンセル信号ＮＣはサーモメータコード変換器３０６ｂにより値数に変換され、それぞれの値数はそれぞれのローテーション回路３０７ａと３０７ｂにより平均化され、素子選択部３０８において加算させる。

このとき、図３に示すように、後段のΔΣ変調器から出力する主信号Ｙ２とノイズキャンセル信号ＮＣの間には、入力信号Ｙ１から量子化したビット数Ｎｑ２の差分が生じているため、ビット数Ｎｑ２の差分を素子選択部３０８において重みづけして、補正する。このＤ／Ａコンバータにおいて、主信号Ｙ２からノイズキャンセル信号ＮＣを差し引いて、最終的に得られる信号Ｙ３は式（９）のように表せる。
Ｙ３（ｚ）＝Ｙ２（ｚ）＋ＮＣ
＝Ｘ（ｚ）＋（１−ｚ-１）^N1・Ｎｑ１ …式（９）

Ｙ３は前述の式（３）と等価であり、このことは、主信号Ｙ２からノイズキャンセル信号ＮＣを差し引くことで、再量子化する前の初段のΔΣ変調器の出力信号Ｙ１と等価な出力が得られることを意味する。このとき、後段のΔΣ変調器の再量子化により主信号Ｙ２とノイズキャンセル信号ＮＣとの間に生じた、量子化したビットの差分を、Ｄ／Ａコンバータの素子選択部３０８において重みづけをすることで補正し、好ましいシェーピング特性を実現する。この差し引きの際に、主信号Ｙ２とノイズキャンセル信号ＮＣにゲインミスマッチが生じる場合がある。

しかしながら、本発明では、上述のように、ノイズキャンセル信号に信号成分を含んでいないため、信号成分を損なうことなく、その前段のΔΣ変調器の多ビット出力相当のノイズシェーピング特性が得られる。また、後段のΔΣ変調器より再量子化され、出力ビット数が削減されることにより、値数も削減され、小さな回路規模のＤ／Ａコンバータで、初段のΔΣ変調器から出力される値数を変換した場合と同等の、シェーピング特性を実現することができる。

また、後段のΔΣ変調器の次数を調整することは、前述の式（８）に示すＮ２を調整することと等価であり、再量子化によるシェーピング特性を向上させることができる。後段のΔΣ変調器から出力された主信号Ｙ２とノイズキャンセル信号ＮＣを、Ｄ／Ａコンバータにおいて、サーモメータコード変換器３０６ａおよび３０６ｂとにより値数に変換した後、これら値数をそれぞれのローテーション回路３０７ａおよび３０７ｂとにより平均化し、平均化した結果が素子選択部３０８において重みづけして加算されることで、最終出力Ｙ３が得られる。

このとき、主信号Ｙ２とノイズキャンセル信号ＮＣの間には、差し引きの結果に応じて選択される素子により、ゲインミスマッチの影響を生じる可能性がある。しかし、本発明では、このゲインミスマッチの影響を、後段のΔΣ変調器の次数調整により、シェーピング特性を変化させることで調整することができる。

図４は、本発明のΔΣ変調器の構成の別形態を説明するための図である。図４に示すΔΣ変調器では、多ビットのディジタル信号Ｘを入力とし、遅延回路と重み係数を備える第１の伝達関数作成部４０２ａにより、第１の量子化誤差検出器４０３ａで検出されたノイズをシェーピングし、そのシェーピングした第１のフィードバック値と、遅延回路と重み係数を備える第２の伝達関数作成部４０２ｂにより、第２の量子化誤差検出器４０３ｂで検出されたノイズをシェーピングし、そのシェーピングした第２のフィードバック値と、上記の入力信号Ｘとを加算器４０４により加算し、その加算結果を前段の量子化器４０１ａにより所定の判定基準に応じて出力Ｙ１として出力し、さらにその出力Ｙ１を後段の量子化器４０１ｂに入力して、後段の量子化器４０１ｂにより所定の判定基準に応じて出力（主信号）Ｙ２として出力する。同時に、遅延回路と重み係数を備える上記の第２の伝達関数作成部４０２ｂにより、第２の量子化誤差検出部４０３ｂで検出されたノイズをシェーピングし、シェーピングした上記第２のフィードバック値を、そのシェーピングさせる前のノイズの値から差し引くことで、ノイズキャンセル信号ＮＣをノイズキャンセル信号４０５により作成し、出力する。

図４に示すこれらの主信号Ｙ２とノイズキャンセル信号ＮＣは、図３に示す構成のＤ／Ａコンバータに入力されて、前述と同様に処理されることで、前述と同様の最終出力Ｙ３が得られる。

このように、ΔΣ変調器のフィードバックループの中に、さらに多重のΔΣ変調器を持つような形態においても、同様に前述の特徴を実現することができる。

次に、後段のΔΣ変調器から出力される主信号Ｙ２とノイズキャンセル信号ＮＣのバイナリコード差分について、図５を参照して説明する。図５は、本発明の後段ΔΣ変調器から出力される主信号とノイズキャンセル信号のバイナリコード差分を説明するための図である。ここでは具体例として、二段縦列接続のΔΣ変調器を用いて、初段（すなわち、前段）のΔΣ変調器から６ビットのディジタル信号Ｙ１を出力し、後段のΔΣ変調器から４ビットの主信号Ｙ２と３ビットのノイズキャンセル信号ＮＣを出力させる場合について述べるが、これは説明のためのものであり、本発明の内容は接続段数や出力ビット数に関係なく適用できるものである。さらにまた、ΔΣ変調器の次数としては、初段のΔΣ変調器の伝達関数の次数を３次（Ｎ１＝３）、後段のΔΣ変調器の伝達関数の次数を１次（Ｎ２＝１）の場合を実例として選択しているが、その他の求めるターゲットに応じた各種の次数や、ここでの説明では触れていないオーバーサンプリング比の構成に対しても、本発明は適用可能である。

まず、二段接続されている初段のΔΣ変調器で量子化した信号Ｙ１を、後段のΔΣ変調器の入力とし、後段のΔΣ変調器で再量子化した信号を信号成分の出力信号（主信号）Ｙ２とする。この結果、初段のΔΣ変調器から出力される信号Ｙ１の信号成分の出力ビット数は、後段のΔΣ変調器から出力される信号Ｙ２の信号成分の出力ビット数よりも大きいこととなる。このときの初段のΔΣ変調器から出力される出力信号Ｙ１は式（１０）で表される。
Ｙ１（ｚ）＝Ｘ（ｚ）＋（１−３ｚ^-1＋３ｚ^-2−ｚ^-3）・Ｎｑ１ …式（１０）

また、後段のΔΣ変調器から信号成分として出力される主信号Ｙ２は、式（１１）で表される。
Ｙ２（ｚ）＝Ｙ１（ｚ）＋（１−ｚ^-1）・Ｎｑ２ …式（１１）

さらに、後段のΔΣ変調器からは、量子化ノイズＮｑ２を次数Ｎ２回だけ乗累算した値からその乗累算前の値を差し引いて作成された信号を、ノイズキャンセル信号ＮＣとして出力させる。このノイズキャンセル信号ＮＣは式（１２）で表せる。
ＮＣ＝−Ｎｑ２−（−ｚ^-1）・Ｎｑ２
＝−（１−ｚ^-1）・Ｎｑ２ …式（１２）

このとき、後段のΔΣ変調器から出力される主信号Ｙ２は、初段のΔΣ変調器から出力されるビット数６ビットから、後段のΔΣ変調器から出力されるビット数４ビットに再量子化された信号であり、ノイズキャンセル信号ＮＣは、その６ビットから４ビットに再量子化した際に生じるノイズ成分の信号であるため、主信号Ｙ２とノイズキャンセル信号ＮＣの間には、再量子化による２ビット分の重みの差が生じている。

この重みの差は、図３に示すＤ／Ａコンバータの素子選択部３０８において、値数として素子を選択する際に、Ｙ２：ＮＣを４：１の重みとして扱うことで、この差分を補正する。一般式で表すと、後段のΔΣ変調器に入力される信号Ｙ１のビット数をＭ１とし、後段のΔΣ変調器から出力される主信号Ｙ２のビット数Ｍ２に再量子化されるときに、その重みの差分は、２^(M1-M2)となる。図３のＤ／Ａコンバータにより、重みづけされて加算された最終出力Ｙ３は、式（１３）で表すことができる。
Ｙ３（ｚ）＝Ｙ２（ｚ）＋ＮＣ
＝Ｙ１（ｚ）＋（１−ｚ^-1）・Ｎｑ２−（１−ｚ^-1）・Ｎｑ２ …式（１３）
＝Ｙ１（ｚ）

従って、本発明によれば、例えば、後段のΔΣ変調器から出力される主信号Ｙ２の４ビットの１６値と、ノイズキャンセル信号ＮＣの３ビットの８値とで構成される、計２４値という少ない値数により、初段のΔΣ変調器から出力される信号Ｙ１の６ビットの６４値相当のシェーピング特性を、最終出力Ｙ３において実現することが可能となるという利点が得られる。

前述のとおり、最終出力Ｙ３において、初段のΔΣ変調器から出力される信号Ｙ１相当の出力を得ることができるが、実際の回路においては、後段のΔΣ変調器から出力される主信号Ｙ２の４ビットの１６値とノイズキャンセル信号ＮＣの３ビットの８値を、図３に示すようなＤ／Ａコンバータにより重みづけし、差し引く際に、素子によるゲインミスマッチが生じる場合がある。このゲインミスマッチをαとし、ノイズキャンセル信号ＮＣに、このゲインミスマッチαが影響すると考えると、上記の式（１３）のＮＣは（１±α）倍となり、その影響は式（１４）で表す形で、最終出力Ｙ３のシェーピング特性に現れる。
Ｙ３（ｚ）＝Ｙ２（ｚ）＋（１±α）・ＮＣ
＝Ｙ１（ｚ）±α（１−ｚ^-1）・Ｎｑ２ …式（１４）

最終出力Ｙ３のシェーピング特性に現れるゲインミスマッチαは、後段のΔΣ変調器のシェーピング特性がかかっており、そのため後段のΔΣ変調器の次数を上げることにより、そのゲインミスマッチの影響を高域側にシフトすることができる。また、ゲインミスマッチは、高域になると、初段のΔΣ変調器のシェーピング特性に埋もれていき、その影響は小さくなる。例えば、後段のΔΣ変調器の次数を２次にすると、ゲインミスマッチのαの影響は式（１５）のようになる。
Ｙ３（ｚ）＝Ｙ１（ｚ）±α（１−２ｚ^-1＋ｚ^-2）・Ｎｑ２ …式（１５）
本発明では、このように、後段のΔΣ変調器の次数を調整することにより、ゲインミスマッチの影響を調整することができる。

次に、後段のΔΣ変調器の量子化器のより好ましい具体的構成例について述べる。後段のΔΣ変調器からは、前述の通り、再量子化によるノイズＮｑ２を次数Ｎ２回だけ乗累算した値からその乗累算前の値を差し引いて作成された信号を、ノイズキャンセル信号ＮＣとして出力させる。このため、ノイズキャンセル信号ＮＣの出力ビット数は、ノイズＮｑ２と次数Ｎ２によって決定される。このとき、ノイズＮｑ２は、０に近いほどノイズが少ないことを意味し、そのノイズＮｑ２を次数Ｎ２回だけ乗累算した値からその乗累算前の値を差し引くことにより得られるノイズキャンセル信号ＮＣの値数も、ノイズＮｑ２の絶対値の大きさが小さいほど少なくなる。

後段のΔΣ変調器の量子化器で特に何も処理を行わずに量子化を行った場合には、後段のΔΣ変調器の主信号Ｙ２と、ノイズＮｑ２は上記の表１に示すようになり、ノイズＮｑ２の取り得る範囲は、０〜３と正側に膨れ上がる。

これに対し、後段のΔΣ変調器の量子化器から出力するビットの１ビット下で四捨五入する丸め処理を行うことで、その量子化器から出力するビットの１ビット下が１なら繰り上がり、０であればそのまま量子化される。この丸め処理により、後段のΔΣ変調器の主信号Ｙ２とノイズＮｑ２は、上記の表２に示すようになり、ノイズＮｑ２の取り得る範囲は、−２〜１と０中心に正側、負側に小さく遷移する。このため、このような丸め処理を行うことにより、ノイズＮｑ２を低減でき、理想的な信号出力に近づけるとともに、ノイズキャンセル信号ＮＣの値数を削減することができる。

さらに、瞬間的な過大信号がΔΣ変調器に入力される場合を想定する。

瞬間的な過大信号入力に対して、上記のような丸め処理のみの場合は、後段のΔΣ変調器の主信号Ｙ２とノイズＮｑ２は、上記の表３に示すようになり、瞬間的な過大入力により、ノイズＮｑ２の取り得る範囲は、０〜３と正側に膨れ上がることが考えられる。これは、前述の丸め処理の効果をかき消してしまうこととなる。

そこで、丸め処理でオーバーフローしてしまうような過大入力の値には、丸め処理前にオーバーフローしない値までで制限をかける飽和処理を行う。この飽和処理を丸め処理と併用することにより、後段のΔΣ変調器の主信号Ｙ２とノイズＮｑ２は上記の表４に示すようになり、瞬間的な過大信号に対しても、ノイズＮｑ２の取り得る範囲は−２〜１と０中心に正側、負側に小さく遷移する。これにより、瞬間的な過大信号が入力されても、安定動作が可能なままノイズキャンセル信号ＮＣの値数を削減することができる。

図６は、本発明の後段のディジタルΔΣ変調器における上述した丸め処理と飽和処理とを説明するための図である。後段のΔΣ変調器の量子化器（図３の３０１ｂ、図４の４０１ｂを参照）におけるデータ丸め処理は、ノイズキャンセル信号の値数を低減させることを可能とする。

遅延回路と重み係数を備える伝達関数作成部６０２により、量子化誤差検出部６０３で検出したノイズをシェーピングし、加算器６０４によりこのシェーピングしたフィードバック値を入力信号Ｙ１と加算した信号を、飽和処理部６０２で飽和処理し、飽和処理された信号を丸め処理部６０６で丸め処理し、その丸め処理した結果を量子化器６０１により所定の判定基準に応じて出力することで、出力（主信号）Ｙ２が得られる。

後段のΔΣ変調器の量子化誤差検出部６０３で検出したノイズをＮｑ２とすると、一般的にノイズＮｑ２が０に近いほど、理想的な出力となる。また、ノイズキャンセル信号ＮＣは、遅延回路と重み係数を備える伝達関数作成部６０２によりシェーピングされたノイズＮｑ２のフィードバック値を、そのシェーピングさせる前のノイズＮｑ２の値から、ノイズキャンセル信号作成部６０５において、差し引いて作成されるため、再量子化によるノイズＮｑ２の絶対値の大きさが大きいほど、ノイズＮｑ２は膨れ上がる。丸め処理部６０６を行わない場合は、再量子化によるノイズＮｑ２は正側に増大する。

これに対し、丸め処理部６０６により丸め処理を行うと、再量子化によるノイズＮｑ２は、０付近で正側、負側に均等に遷移し、絶対値の大きさも小さくなる。このため、再量子化によるノイズＮｑ２が０に近くなり、理想的な信号出力により近く、絶対値の大きさが小さいため、ノイズキャンセル信号ＮＣの値も小さくなる。このように、丸め処理を行うことで、ノイズキャンセル信号ＮＣの値数を削減することができる。

また、後段のΔΣ変調器の飽和処理部６０７による飽和処理は、瞬間的な過大信号の入力に対して有効である。丸め処理部６０６により丸め処理のみを行った場合は、瞬間的な過大信号がΔΣ変調器に入力されると、再量子化によるノイズＮｑ２は正側に増大し、これは前述の丸め処理部６０６の効果をかき消してしまうこととなる。そこで、丸め処理部６０６の前段に接続した飽和処理部６０７を用いて、所定の判定基準に応じて入力信号を飽和させることで、過大信号入力に対しても、前述した丸め処理部６０６の効果である再量子化によるノイズＮｑ２を０付近に抑えられることができ、安定動作が可能なまま、ノイズキャンセル信号ＮＣの値数を削減できる。

（他の実施形態例）
上記では、本発明の好適な実施形態例を例示して説明したが、本発明の実施形態例は上記例示に限定されるものではなく、特許請求の範囲に記載の範囲内であれば、その構成部材等の置換、変更、追加、個数の増減、形状の設計変更等の各種変形は、全て本発明の実施形態に含まれる。また、本発明は、複数の機器から構成されるシステムに適用しても良いし、１つの機器からなる装置に適用してもよい。

本発明は、オーバーサプリング・ノイズシェーピング方式のディジタル・アナログ（Ｄ／Ａ）コンバータを構成するのに好適なディジタル・デルタ・シグマ（ΔΣ）変調器に利用でき、例えば、オーディオ機器などに適用される。

１０１、３０１ａ、３０１ｂ、４０１ａ、４０１ｂ、６０１ 量子化器
１０２、３０２ａ、３０２ｂ、４０２ａ、４０２ｂ、６０２ 伝達関数作成部
１０３、３０３ａ、３０３ｂ、４０３ａ、４０３ｂ、６０３ 量子化誤差検出部
１０４、３０４ａ、３０４ｂ、４０４、６０４ 加算器
２０１、３０６ａ、３０６ｂ サーモメータコード変換器
２０２、３０７ａ、３０７ｂ ローテーション回路
２０３、３０８ 素子選択部
３０５ａ、３０５ｂ、４０５、６０５ ノイズキャンセル信号作成部
６０６ 丸め処理部
６０７ 飽和処理部

Claims (8)

1. 複数のディジタル・デルタ・シグマ変調回路が多段縦続接続され、二段目以降の少なくとも最終段のディジタル・デルタ・シグマ変調回路から、信号成分を含む主信号と、前記信号成分を含まずに量子化誤差成分を含むノイズキャンセル信号と、を出力し、前記ノイズキャンセル信号は、二段目以降の少なくとも最終段において、量子化誤差検出部で検出した量子化器の量子化誤差成分から、前記量子化誤差成分を入力とし、遅延部と重み係数部とを含む伝達関数作成部の出力を差し引くことで生成されるディジタル・デルタ・シグマ変調器を備え、
   前記主信号から前記ノイズキャンセル信号が差し引かれた出力を生成することを特徴とするディジタル・アナログコンバータ。
2. 前記二段目以降の少なくとも最終段のディジタル・デルタ・シグマ変調回路の次数を調整することにより、素子によるゲインミスマッチの影響を低減することを特徴とする請求項１に記載のディジタル・アナログコンバータ。
3. 前記二段目以降の少なくとも最終段のディジタル・デルタ・シグマ変調回路内の量子化器によりデータの丸め処理を行うことを特徴とする請求項１に記載のディジタル・アナログコンバータ。
4. 前記二段目以降の少なくとも最終段のディジタル・デルタ・シグマ変調回路内の前記量子化器の直前で前記データの飽和処理を行うことを特徴とする請求項３に記載のディジタル・アナログコンバータ。
5. 多段縦続接続された複数のディジタル・デルタ・シグマ変調回路を有し、
   前記複数のディジタル・デルタ・シグマ変調回路は、それぞれ、
   ディジタル入力信号を入力する加算器と、
   前記加算器による加算結果を基に所定の判定基準に応じてディジタル出力信号を出力する量子化器と、
   前記量子化器の量子化誤差成分を検出する量子化誤差検出部と、
   遅延部と重み係数部とを含み前記量子化誤差成分をシェーピングして、そのシェーピングされた量子化誤差成分を前記ディジタル入力信号と加算させるために前記加算器に出力する伝達関数作成部とを備え、
   二段目以降の少なくとも最終段の前記ディジタル・デルタ・シグマ変調回路は、自身の前記量子化器から信号成分を含む主信号を出力し、前記量子化誤差検出部で検出した前記量子化誤差成分から前記伝達関数作成部の出力を差し引いたノイズキャンセル信号を生成するノイズキャンセル信号作成部を更に備え、
   前記主信号から前記ノイズキャンセル信号が差し引かれた出力を生成することを特徴とするディジタル・アナログコンバータ。
6. 前記二段目以降の少なくとも最終段の前記ディジタル・デルタ・シグマ変調回路は、自身の前記加算器による前記加算結果を丸め処理して自身の前記量子化器に出力する丸め処理部を更に備えることを特徴とする請求項５に記載のディジタル・アナログコンバータ。
7. 前記二段目以降の少なくとも最終段の前記ディジタル・デルタ・シグマ変調回路は、自身の前記加算器による前記加算結果を飽和処理して前記丸め処理部に出力する飽和処理部を更に備えることを特徴とする請求項６に記載のディジタル・アナログコンバータ。
8. 前記主信号を値数に変換する第１のサーモメータコード変換器と、
   前記ノイズキャンセル信号を値数に変換する第２のサーモメータコード変換器と、
   前記第１のサーモメータコード変換器から出力される前記値数を平均化する第１のローテーション回路と、
   前記第２のサーモメータコード変換器から出力される前記値数を平均化する第２のローテーション回路と、
   前記第１のローテーション回路で平均化した結果と前記第２のローテーション回路で平均化した結果とを重みづけして差し引くことで、前記差し引かれた出力を生成する素子選択部と
   をさらに備えることを特徴とする請求項１乃至７のいずれかに記載のディジタル・アナログコンバータ。

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