JP4887875B2 - ダイナミック・エレメント・マッチング方法及び装置 - Google Patents

Description

本発明は、デジタル−アナログ変換器（ＤＡＣ）などの電子装置などにおいて使用するダイナミック・エレメント・マッチングの方法および装置に関するものである。

既存のＤＡＣには、ΔΣ変調器を備え、オーバーサンプリングを用いているタイプのものがある。このようなＤＡＣに利用されているΔΣ変調器の特性は、動作周波数やオーバーサンプリング・レシオに大きく依存している。すなわち、オーバーサンプリング・レシオを高くすると、量子化ノイズ（帯域外ノイズのソース）は減少し、ノイズシェーピングされた帯域幅が広くなる。したがって、ΔΣ変調器のオーバーサンプリング・レシオを高くすればするほど良いことになる。一方、高いオーバーサンプリング・レシオは、アナログ部分（特にＤＡＣの重み発生器として機能する複数のアナログ・セグメント）の高い動作周波数を必要とするが、その動作周波数が高すぎると歪みが発生し、歪み性能（ＴＨＤ性能）が劣化する。このことから、オーバーサンプリング・レシオとアナログ歪みはトレードオフの関係にある。

従来、ΔΣ変調器タイプのＤＡＣにおいて、ダイナミック・エレメント・マッチング（ＤＥＭ）回路が設けられている（非特許文献１〜３参照）。このようなＤＡＣにおいて、アナログ部分の歪みは、アナログ・セグメント（これは、重み発生器として機能し、変換エレメントとも呼ばれる）の高速スイッチングから生じ、そしてこのアナログ・セグメントのスイッチングは、主としてＤＡＣに含まれたＤＥＭ回路により支配されている。ＤＥＭ回路は、アナログ・セグメント間のミスマッチ、すなわち各アナログ・セグメントの発生する重み間のミスマッチの影響を低減するため、アナログ・セグメントのスイッチング量を極端に増大させるが、これによってアナログ部分の歪みが増大する。
Tao Shui, Richard Schreier and Forrest Hudson, "Mismatch Shaping for a Current-Mode Multibit Delta-Sigma DAC", IEEE Journal of Solid-State Circuits, Vol.34, No.3, March 1999, pp. 331 - 338 R. Schreier and B. Zhang, "Noise-shaped multibit D/A convertor employing unit elements", Electronics Letters, 28th, September 1995, Vo.31, No. 20, pp. 1712 - 1713 Tao Shui, Richard Schreier and Forrest Hudson, "Modified Mismatch-Shaping for Continuous-Time Delta-Sigma Modulators", IEEE 1998, Custom Integrated Circuits Conference, pp. 225 - 228

したがって、本発明の目的は、改良したダイナミック・エレメント・マッチング（ＤＥＭ）の方法および装置を提供することである。

本発明の別の目的は、上記のＤＥＭの方法または装置を採用したＤＡＣ等の電子装置を提供することである。

本発明の１実施形態によるダイナミック・エレメント・マッチングの方法および装置は、デジタル入力に対し、該デジタル入力の第１の時間レートとは異なる第２の時間レートでダイナミック・エレメント・マッチング処理を行う。

本発明の別の実施形態によれば、前記第２時間レートは、前記第１時間レートよりも低くすることができる。また、本発明の別の実施形態によれば、前記第２時間レートは、前記第１時間レートよりも高くすることができる。

本発明の１実施形態によれば、ＤＥＭの処理速度を、ＤＥＭ処理の適用対象として受ける入力と異なった処理速度とすることができる。このため、１実施形態では、ＤＥＭ処理速度をＤＥＭ処理適用対象の入力より低い速度とすることにより、重み発生器として機能するアナログ・セグメントのスイッチング量を減らすことができる。このスイッチング量が減少すれば、歪みが減少し歪み（ＴＨＤ＋Ｎ）性能が向上する。

以下、図面を参照して本発明の実施形態について詳細に説明する。
まず図１は、本発明の１実施形態によるＤＥＭ（ダイナミック・エレメント・マッチング）回路１を示している。このＤＥＭ回路１は、図示のように、エンコーダ１０とフィードバック回路１２とで構成されている。エンコーダ１０は、２つの入力と１つの出力とを備え、そして２つの入力の内の一方にＤＥＭ処理の対象であるデジタル入力を受け、他方の入力にフィードバック回路１２の出力を受け、そして出力に、エンコードした結果のデジタル出力を発生する。一方、フィードバック回路１２は、ＤＥＭ処理対象のデジタル入力の時間レートとは異なった時間レートでＤＥＭ処理を実行するため、サンプリングレート・コンバータ１２０とループ・フィルタ１２２とを備えている。サンプリングレート・コンバータ１２０は、エンコーダ１０から受けるデジタル出力のサンプリングレートを変換し、そしてその結果のデジタル信号を出力する。これにより、ＤＥＭ処理の時間レートをデジタル入力の時間レートと異なったものとする。ここで、時間レートとは、具体的には、信号のサンプリング周波数である。次に、ループ・フィルタ１２２は、そのサンプリングレート変換後のデジタル信号を受け、そしてこれに対しフィルタ処理を実行することによって、エンコーダでの処理に適したフィルタ出力を発生する。

詳細には、エンコーダ１０は、用意された複数のエレメント（例えば、ＤＡＣにおけるアナログ・セグメント）間のミスマッチを動的に低減するため、それら複数のエレメントをできるだけ均等に使用するための信号を発生するものであって、例えば、ベクトル量子化器、ルックアップ・テーブル、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、その他の任意の回路で構成することができる。一方、サンプリングレート・コンバータ１２０は、公知の回路設計のものを使用することができ、そして例えば、サンプリングレートを低くするダウン・コンバータとすることができる。

図２は、１実施形態のダウン・コンバータ１２０ａを示している。ダウン・コンバータ１２０ａは、図示のように、デシメーション・フィルタ１２００と、この出力を受けて（１／Ｍ）倍にダウン・サンプリングするダウン・サンプリング回路１２０２とを備えている。

また、ループ・フィルタ１２２は、例えば積分器で構成することができ、これによって、各エレメントについて最近の選択されなかった回数に対応する値を発生して、この値をエンコーダ１０が使用して次に使用すべきエレメントを選択できるようにする。最近の選択されなかった回数に対応する値には、最近の選択されなかった回数または頻度に比例する値、あるいはそれに反比例する値などが含まれるが、これは、エンコーダ１０における次に使用するエレメントの選択アルゴリズムに依存する。

以上の構成をもつＤＥＭ回路１によれば、ＤＥＭ処理の時間レートをＤＥＭ処理対象のデジタル信号の時間レートと異なったものとすることができる。これにより、例えばＤＥＭ処理の時間レートをＤＥＭ処理対象のデジタル信号の時間レートよりも低いものとした場合、エレメントのスイッチング量を減らすことができ、これにより歪みが減少してＴＨＤ性能が向上する。一方、ＤＥＭ処理の時間レートをＤＥＭ処理対象のデジタル信号の時間レートよりも高いものとした場合、ダイナミック・エレメント・マッチング速度が大きくなるため、ＤＥＭ性能が向上する。このように、本発明の１実施形態によれば、ニーズに応じて、ＤＥＭ処理対象のデジタル信号の時間レートとは異なった値をＤＥＭ処理の時間レートとして使用することができる。

次に、図３を参照して、図１のＤＥＭ回路１を用いた１実施形態のオーディオ用のデジタル−アナログ変換器（ＤＡＣ）Ａについて説明する。尚、この図では、図１の要素と対応する要素には、同じ番号に記号“Ａ”を付してある。詳細には、図示のように、ＤＡＣＡは、ΔΣ変調器３と、ＤＥＭ回路１Ａと、重み発生器として機能する電流セグメントをＮ個備えた電流セグメント型ＤＡＣ５とを備えている。尚、重み発生器は、セグメント・デバイス、インバータ、スイッチト・キャパシタ、電流源等により構成でき、そしてこれら重み発生器が発生する重みは、電流以外の電圧その他の任意の形態とすることができる。アナログ形態に変換すべきオーディオ・デジタル入力は、変調器３に供給され、そしてこの変調器は、受けたデジタル入力に対しノイズシェーピングのためΔΣ変調を行い、そしてその結果の変調出力をデジタル出力として発生する。この変調器からのデジタル出力が供給されるＤＥＭ回路１Ａは、図１のＤＥＭ回路１に相当する要素であってサンプリングレート・コンバータ１２０として図２ａに示されたダウン・コンバータ１２０ａを備えたタイプのものである。したがって、このＤＥＭ回路は、変調出力の時間レートよりも低い時間レートのＤＥＭ処理を実行する。このＤＥＭ回路１Ａは、変調出力に対しＤＥＭ処理を行い、そしてその結果のＤＥＭ出力を発生する。このＤＥＭ出力が供給される電流セグメント型ＤＡＣ５は、従来から知られたＤＡＣであって、重み発生器として機能するアナログ・セグメントとして、互いに同じ大きさの電流を発生できる電流セグメントをＮ個備えている。これらＮ個の電流セグメントは、ＤＥＭ出力に応じて選択されて使用され、その結果としてオーディオ・アナログ出力が発生される。

図４は、図３のＤＥＭ回路１Ａをより詳細に示している。尚、この図では、図１および図２ａの要素と対応する要素には、同じ番号に記号“Ａ”を付してある。図示のように、ＤＥＭ回路１Ａは、ベクトル量子化器１０Ａと、フィードバック回路として複数のフィードバック経路１２Ａ−１〜Ｌとを備えている。より詳細には、ベクトル量子化器１０Ａは、図５に示すようにΔΣ変調器３からの変調出力を信号入力（Ｎ）として受ける１つの入力と、入力ベクトル（Ｉ）（入力ベクトル要素Ｉ［１］〜Ｉ［Ｌ］を有する）を受けるＬ個のベクトル入力端と、出力ベクトル（Ｏ）（出力ベクトル要素Ｏ［１］〜Ｏ［Ｌ］を有する）を発生するＬ個のベクトル出力端とを備え、そして変調出力と入力ベクトルに応答して出力ベクトルを発生する。この出力ベクトルは、電流セグメント型ＤＡＣ５のＮ個の電流セグメントに供給される。尚、通常、電流セグメントの数Ｎと、入力ベクトルおよび出力ベクトルにおけるベクトル要素の数Ｌとは互いに等しい。

また、ベクトル量子化器１０Ａの出力ベクトルのＬ個の要素Ｏ［１］〜Ｏ［Ｌ］は、それぞれ、Ｌ個のフィードバック経路１２Ａ−１〜Ｌにそれぞれ供給され、そしてそれら経路からの出力により入力ベクトルのＬ個の要素Ｉ［１］〜Ｉ［Ｌ］が形成される。ここで、本実施形態においては、出力ベクトルの各要素は、関連するアナログ・セグメントの使用を示す“１”と、その不使用を示す“−１”の２つの値のいずれかをとるものとする。尚、これら２つの値以外の値、例えば“１”と“０”としてもよい。これら出力ベクトル要素を受ける各フィードバック経路は同じであるため、そのうちの１つすなわちフィードバック経路１２Ａ−１について詳細に説明する。図示のように、フィードバック経路１２Ａ−１は、ダウン・コンバータ１２０ａを構成するデシメーション・フィルタ１２００Ａ−１およびダウン・サンプリング回路１２０２Ａ−１と、そしてループ・フィルタ１２２Ａ−１とを備えている。デシメーション・フィルタ１２００Ａ−１は、出力ベクトル要素Ｏ［１］を受け、そしてフィルタ処理を行って出力に発生する。このフィルタは、図示のように、１つの遅延器と加算器とを備えた１次のフィルタで構成することができるが、２次以上のフィルタとすることもできる。このフィルタ出力を受けるダウン・サンプリング回路１２０２Ａ−１は、ダウン・サンプリングを行うことによってサンプリングレートを１／Ｍにする。ここで、１／Ｍは、例えば、１／２、１／４、１／８等の整数分の一とすることができる。次に、このダウン・サンプリング回路からの出力を受けるループ・フィルタ１２２Ａ−１は、図示のように、加算器と１つの遅延器とを備えた１次のローパス・フィルタすなわち積分器で構成することができるが、２次以上の積分器で構成することもできる。また、ループ・フィルタ１２２Ａ−１は、積分器出力を反転したものをフィルタ出力として発生するための反転器を含む。このような構成のループ・フィルタが発生する出力は、関連する電流セグメントが最近最も多く選択されている場合には、最も小さな値である負の最大値を有し、そして最近最も少なく選択されていた場合には、最も大きな値である正の最大値を有し、そしてそれらの中間の選択頻度の場合にはそれら正の最大値と負の最大値との間の値を有する。このように、フィードバック経路１２Ａ−１は、出力ベクトル要素Ｏ［１］から、この要素が関連する電流セグメントの最近の選択回数に応じた値を入力ベクトル要素Ｉ［１］として発生する。その他のフィードバック経路１２Ａ−２〜Ｌも、これと同様の動作して、関連する電流セグメントの最近の選択回数に応じた値を発生して入力ベクトル要素Ｉ［２］〜Ｉ［Ｌ］とする。

次に、図６は、上記のように発生された入力ベクトル要素Ｉ［１］〜Ｉ［Ｌ］と信号入力（Ｎ）を受けるベクトル量子化器１０Ａのベクトル量子化アルゴリズムを示しており、このアルゴリズムにしたがって出力ベクトルを決定する。先ず、ステップＳ１において、いままでに出力ベクトル要素に“１”をセットした回数が、入力信号Ｎと等しいなら、ステップＳ４の処理へ進み、そうでないならステップＳ２の処理へ進む。値Ｎと等しくない場合、ステップＳ２で、入力ベクトルの各要素値で最も大きい値のものを探す。だだし、対応する出力要素Ｏ［ｘ］がまだ定まっていないものの中から探し、そして見つかった要素番号をＸとする。つまり、Ｉ［Ｘ］≧Ｉ［ｊ］である。ここで、０≦ｊ≦Ｌであり、またｊ≠Ｘで、Ｘは使用しない。次に、ステップＳ３に進み、ここで、ステップＳ２で見つかった要素番号に対応する出力ベクトルの要素の出力を“１”にセットする。つまり、Ｏ［Ｘ］＝１とする。この後ステップＳ１に戻る。一方、ステップＳ１でＹＥＳとなった場合、すなわち、値Ｎに等しい数だけ“１”のセットを行っていた場合、ステップＳ４に進み、ここで、決定されていない出力ベクトルの要素をすべて、“−１”とする。これにより、本アルゴリズムは終了する。このような処理の結果、出力ベクトルにおいて、“１”がセットされた回数が少ない要素ほど対応する入力ベクトル要素はより大きな値となるため、次回“１”を出力する要素に選択され易くなる。この働きによって、ＤＡＣ５内の電流セグメントの使用回数が平均化され、これによりＤＥＭ処理が実現される。

次に、図７〜図９を参照して、図３および図４に示したＤＡＣＡにおけるＤＥＭ動作について説明する。図７は、８つのアナログ・セグメントを備えたＤＡＣにおいて、入力データがバイポーラ・ゼロ近傍にある場合（図示例では、４，４，５，４，３，４，４，５，４と入力データが変化）におけるそのアナログ・セグメントの使用／不使用の選択例を示しており、（ａ）はＤＥＭ処理なしの場合で（ｂ）は１次のＤＥＭ処理を行った場合を示している。尚、図７並びに図８および図９においては、各サンプル１〜９の各々において、サンプルの入力データの値に等しい数のセグメントが選択される。

図７（ａ）から明らかなように、ＤＥＭなしの場合、入力データの変化のみよってアナログ・セグメントのスイッチングが生じ、したがってスイッチング数は非常に小さい。一方、図７（ｂ）は、図７（ａ）の場合と同じ入力データを受ける場合であって１次のＤＥＭ処理を行った場合について示しており、この時、前回使用されたセグメントの今回での使用を最大限回避するため、“１”（すなわち使用）から“−１”（すなわち不使用）へ、および“−１”から“１”へ切り替わるセグメントの数が極端に増大し、この結果アナログ・セグメントのスイッチング量が増大する。例えば、サンプル１とサンプル２との間では、ＤＥＭなしの場合（図７（ａ））入力データに変化がないためスイッチングが発生しないが、ＤＥＭありの場合（図７（ｂ））、４つの“１”から“−１”へのスイッチングと、４つの“−１”から“１”へのスイッチングが発生する。

一方、図８は、入力データがプラスのフル・スケール近傍（図８（ａ））とマイナスのフル・スケール近傍（図８（ｂ））のときのアナログ・セグメントの使用／不使用の選択例を示している。この図８の例においては、ＤＥＭ処理を行っている。図８から分かるように、フル・スケール近傍においては、アナログ・セグメントのスイッチング量は、バイポーラ・ゼロ近傍と比べ少ない。このように、スイッチング量は、入力データのレベルに大きく依存し、そしてバイポーラ・ゼロのとき最大となる。

次に、図９は、本発明によるＤＥＭ処理と従来のＤＥＭ処理とを比較して示すものである。すなわち、図９（ａ）は、図７の（ｂ）に示したアナログ・セグメントの使用／不使用の選択例を示し、そして図９（ｂ）は、図７（ｂ）の例と同じ入力データに対し本発明のデシメート型ＤＥＭを施した場合のアナログ・セグメントの使用／不使用の選択例を示す。尚、図９（ｂ）に示したデシメート型ＤＥＭ処理では、Ｍ＝２（すなわち、図４の回路１２０２Ａによるダウン・サンプリング比が１／２）で、しかもループ・フィルタ１２２Ａとして１次ループ・フィルタを使用している。図９（ａ）から分かるように、従来のＤＥＭ処理は、ΔΣ変調器とＤＥＭ処理に同じ動作周波数を用いているため、ΔΣ変調器におけるオーバーサンプリング・レシオが高くなればなる程ＤＥＭ処理速度が大きくなり、その結果としてアナログ・セグメントのスイッチング量が増大する。一方、図９（ｂ）に示す本発明によるデシメート型ＤＥＭ処理では、１／２のダウン・サンプリングを行っているため、奇数サンプルから偶数サンプルへの遷移時には、ループ・フィルタ出力は変化せず、偶数サンプルから奇数サンプルへの遷移時にのみループ・フィルタ出力が変化する。このため、図９（ａ）の従来と比較すると、図９（ｂ）の場合、セグメントのスイッチング量はおよそ半減している。例えば、サンプル１からサンプル２への遷移時には、ループ・フィルタ出力は変化しないため、入力データが同じ値「４」であることから、同じアナログ・セグメントが選択され、したがってアナログ・セグメントのスイッチングは全く発生しない。但し、入力データが変化するサンプル３からサンプル４への遷移時、サンプル５からサンプル６への遷移時、サンプル７からサンプル８への遷移時には、入力データの変化分（この場合、「１」）に等しい数しかアナログ・セグメントのスイッチングが発生しないため、歪み特性の劣化は非常に少ない。一方、ループ・フィルタ出力が変化する偶数サンプルから奇数サンプルへの遷移時、例えば、サンプル２からサンプル３への遷移時、サンプル４からサンプル５への遷移時等においては、デシメート型ＤＥＭの動作は従来のＤＥＭ処理と同様であるため、図９（ａ）の場合とほぼ同じ量のスイッチングしか発生しない。

以上に説明したように、本発明によるデシメート型ＤＥＭは、ＤＥＭによるセグメント間のミスマッチに対するノイズシェーピング動作を維持したまま、アナログ・セグメントのスイッチング量を大幅に減少させることができる。また、本発明によるＤＥＭを用いれば、ΔΣ変調器の動作周波数をＤＥＭ処理の動作周波数とは異なったものとすることができる。このことから、ＤＥＭによる性能劣化なしで、ΔΣ変調器のオーバーサンプリング・レシオをより高くすることもできる。尚、上記の例では、ダウン・サンプリング回路１２０２Ａにおけるダウン・サンプリング比を２（すなわち、Ｍ＝２）としているが、４、８等のその他のダウン・サンプリング比を使用することもでき、このような比を使った場合でも、上述と同様のスイッチング量の低減を同様に図ることができる。

次に、図１０のシミュレーション結果を参照して、本発明によるデシメート型ＤＥＭにより歪み（ＴＨＤ＋Ｎ）性能の向上について説明する。尚、このシミュレーションは、３次で１７レベルのΔΣ変調器と、２次のＤＥＭとをもつ構成で行った。また、このシミュレーションでは、ΔΣ変調器（ＤＳＭ）のオーバーサンプリング・レシオを１２８倍（×１２８）に固定し、そしてＤＥＭの動作周波数を、オーバーサンプリング・レシオと同じ１２８倍から６４倍、３２倍、１６倍の４つの値（すなわち、それぞれダウン・サンプリング比（ＤＳＲ）１，２，４，８に対応）に変化させた。図示のように、ダウン・サンプリング比（ＤＳＲ）が大きくなるにつれ、歪み性能が向上し、そしてダウン・サンプリング比が８のとき、最大入力信号レベル時において約１７ｄＢの特性改善がみられることが分かる。

次に、図１１を参照して、図１のＤＥＭ回路１を用いた別の実施形態のオーディオ用のデジタル−アナログ変換器（ＤＡＣ）Ｂについて説明する。この実施形態のＤＡＣＢは、Ｎ個の電流セグメントを使用して（２Ｎ＋１）個の重みレベル数を実現する“時間ドメイン補間エンコーディング”を実施する構成のものである。ここで、“時間ドメイン補間エンコーディング”とは、補間重みレベルの発生を時間軸上の処理によって実現するという機能をいうものとする。尚、図１１では、図１または図３と対応する要素には同じ参照番号の後に記号“Ｂ”を付してある。このＤＡＣＢは、オーディオ・デジタル入力を受けるΔΣ変調器３Ｂと、補間エンコーダ２と、電流セグメント型ＤＡＣ５Ｂとを備えている。補間エンコーダ２は、図示のように、変調器の出力を入力に受ける分離器２０と、分離器の出力を入力に受けるＤＥＭ回路１Ｂと、変調器の出力を入力に受けるエンコード推定器２２と、ＤＥＭ回路１Ｂの出力を受ける入力とエンコード推定器２２の出力を受ける入力をもちそしてＤＡＣ５Ｂに接続された出力をもつパターン発生器２４を備えている。図３の構成と異なっている点は、補間エンコーダ２として、ＤＥＭ回路１Ｂ以外に分離器２０、エンコード推定器２２およびパターン発生器２４を備えている点である。この構成のＤＡＣＢによれば、図３のＤＡＣ Ａと比べ、同じＮ個の電流セグメントを用いて、ΔΣ変調出力のレベル数をＮレベルから（２Ｎ＋１）レベルに増やすことができる。

次に、図１２〜図１７を参照して、図１１のＤＡＣ Ｂの各部を更に具体化した１実施形態の回路構成について説明する。尚、図１２は、ＤＡＣ Ｂの一部分のみ、すなわち図１１の分離器２０に相当する回路部分（すなわち除算器２０Ｃ）と、ＤＥＭ回路１Ｂに相当する回路部分（すなわちＤＥＭ回路１Ｃ）の一部、パターン発生器２４に相当する回路部分（すなわちパターン発生器２４Ｃ）の詳細を示している。図１３は、図１２のＤＥＭ回路１Ｃの一部の回路（すなわちベクトル量子化器（ＶＱ）１０Ｃ）を示し、図１４は、エンコード推定器２２に相当する回路部分（すなわちエンコード推定器２２Ｃ）を示し、図１７は、パターン発生器２４Ｃの回路の詳細を示している。

先ず、図１２を参照すると、図示した除算器２０Ｃは、変調器３Ｂからの変調出力を受け、そして受けた変調出力を２で除算してその結果の商と余りを各出力に発生する。尚、図１２〜図１７に示す具体回路構成例では、奇数番目の重みレベルを補間重みレベルで構成することによって重みレベルをおよそ１／２にするため、除算器２０Ｃでは２で除算する。この除算は、ΔΣ変調器のマルチビット出力のうち、最下位ビットとそれ以外のビット群とに分離することに等しいため、単に配線の分離によって変調器出力の最下位ビットとそれ以外のビット群とに分けることもできる。尚、図１２に示した例では、変調器出力が値“９”の場合、商の値は“４”で余りの値は“１”となる。このようにして発生された商と余りは、ＤＥＭ回路１Ｃ内のベクトル量子化器１０Ｃに供給される。このベクトル量子化器（ＶＱ）１０Ｃに加えてＤＥＭ回路１Ｃを構成するのは、量子化器１０Ｃの出力から入力へフィードバック回路１２Ｃ（図１のフィードバック回路１２に対応）である。このフィードバック回路１２Ｃは、前述の例と同様に、１／２にダウン・サンプリングするものとし、これにより本発明によるデシメート型ＤＥＭ処理を実現する。すなわち、ベクトル量子化器１０Ｃは、ベクトル量子化を行って出力ベクトルを発生し、そしてこの出力ベクトルは、次回の量子化のためにフィードバック回路１２Ｃを通してフィードバックされて量子化器への入力ベクトルとなる。本実施形態におけるベクトル量子化器は、図４の実施形態とは異なって、出力ベクトルの各出力が１．５ビットであり、“１”，“−１”の２つの値に加えて“０”の値の３つの値を取り得る。ここで、“０”は、“時間ドメイン補間エンコード”を行うビットであることを示し、値“１”と“−１”とは通常のビットで、しかも“１”は電流セグメントの使用を“−１”はその不使用を示すものである。

次に、図１３を参照して、ベクトル量子化器１０Ｃの動作についてより詳細に説明する。図示のように、ベクトル量子化器１０Ｃは、Ｌ個の入力Ｉ［１］〜Ｉ［Ｌ］で構成される入力ベクトルＩと、同じＬ個の出力Ｏ［１］〜Ｏ［Ｌ］で構成される出力ベクトルＯを有している。また、ベクトル量子化器１０Ｃは、入力ベクトル以外の別の信号入力として、図５のベクトル量子化器１０Ａでは１つ信号入力だけであるが、本実施形態では、除算器２０Ｃから商信号Ｎと余り信号Ｍの２つを受けるように構成している。

図１３ａには、図１３に示したベクトル量子化器１０Ｃのベクトル量子化アルゴリズムを示しており、このアルゴリズムにしたがって出力ベクトルを決定する。尚、この図１３ａのアルゴリズムは、図６のアルゴリズムとは、ステップＳ５〜Ｓ７が追加されている点で異なっている。先ず、ステップＳ１において、いままでに出力ベクトル要素に“１”をセットした回数が、入力信号である商Ｎと等しいなら、ステップＳ４の処理へ進み、そうでないならステップＳ２の処理へ進む。商Ｎと等しくない場合、ステップＳ２で、入力ベクトルの各要素値で最も大きい値のものを探す。だだし、対応する出力要素Ｏ［ｘ］がまだ定まっていないものの中から探し、そして見つかった要素番号をＸとする。つまり、Ｉ［Ｘ］≧Ｉ［ｊ］である。ここで、０≦ｊ≦Ｌであり、またｊ≠Ｘで、Ｘは使用しない。次に、ステップＳ３に進み、ここで、ステップＳ２で見つかった要素番号に対応する出力ベクトルの要素の出力を“１”にセットする。つまり、Ｏ［Ｘ］＝１とする。この後ステップＳ１に戻る。一方、ステップＳ１でＹＥＳとなった場合、すなわち、商Ｎに等しい数だけ“１”のセットを行っていた場合、ステップＳ５に進み、ここで、余りＭがゼロでないか否か判定し、そしてゼロでないならステップＳ６へ、ゼロならステップＳ４に進む。もしゼロでなかった場合、ステップＳ６において、入力ベクトルの各要素値で最も大きい値のものを探す。だだし、対応する出力要素Ｏ［ｘ］がまだ定まっていないものの中から探し、そして見つかった要素番号をＸとする。つまり、Ｉ［Ｘ］≧Ｉ［ｊ］である。ここで、０≦ｊ≦Ｌであり、また、ｊ≠Ｘで、Ｘは使用しない。このステップの後、ステップＳ７に進み、ここで、ステップＳ６で見つかった要素番号に対応する出力ベクトルの要素の出力を“０”にセットする。つまり、Ｏ［Ｘ］＝０である。一方、ステップＳ５で、余りＭがゼロであった場合あるいはステップＳ７の実行の後、ステップＳ４に進み、ここで、決定されていない出力ベクトルの要素をすべて、“−１”とする。これにより、本アルゴリズムは終了する。尚、入力ベクトルは、図４の実施形態の場合と同様に、フィードバック回路に含まれるループ・フィルタ（図４のループ・フィルタ１２２Ａに相当）の出力に−１を掛けたものである。これは、出力ベクトルを各要素ごとに積分（高次の積分を含む）した値を反転したものである。そのため、出力ベクトルにおいて、あまり“１”がセットされていない要素に対応する入力ベクトル要素はより大きい値となるため、次回“１”を出力する要素に選択され易くなる。この働きによって、ＤＡＣ５Ｂ内の電流セグメントの使用回数が平均化され、これによりＤＥＭ処理が実現される点は、前述と同じである。このように、ベクトル量子化器が２つの信号入力であるＮとＭを受ける場合でも、本発明によるデシメート型ＤＥＭ処理を実現することができる。

以上に説明したベクトル量子化器１０Ｃの動作について、図１２に示した数値例で説明する。ここで、ベクトルの要素数Ｌ＝８である。図示した数値例では、フィードバック回路１２Ｃからの並列出力である入力ベクトルの各要素Ｉ［１］〜Ｉ［８］は、４、８，−２，−３，１，２，−５，６の値を有し（これら値は、ボックス内に示してある）、また除算器からの商は４で余りは１である。このとき、ベクトル量子化器は、入力ベクトル要素を、その値の大きい方から商の数“４”に相当する数だけ順次選択し、そして順次選択した各要素Ｉ［２］，Ｉ［８］，Ｉ［１］，Ｉ［６］に対応する出力ベクトル要素Ｏ［２］，Ｏ［８］，Ｏ［１］，Ｏ［６］（出力ｂ，ｈ，ｆ，ａに対応）を順次、値“１”にセットする（尚、出力ベクトル要素の値は、ボックス内に示している）。この処理は、ステップＳ１〜Ｓ３を４回繰り返すことにより行われる。次に、商４に等しい回数“１”にセットした後、余りが１であるため、次に大きな値をもつ入力ベクトル要素Ｉ［５］を選択し、そしてこの選択した入力ベクトル要素に対応する出力ベクトル要素Ｏ［５］（出力ｅに対応）を値“０”にセットする。これは、ステップＳ５〜Ｓ７の実行によって行う。次に、残りの入力ベクトル要素Ｉ［３］，Ｉ［４］，Ｉ［７］に対応する出力ベクトル要素Ｏ［３］，Ｏ［４］，Ｏ［７］を“−１”にセットする。これは、ステップＳ４を実行することによって実現する。このようにして、出力ベクトルの値が決定される。

次に、図１４を参照して、エンコード推定器２２Ｃの回路構成を詳細に示している。図示のように、エンコード推定器２２Ｃは、直列に接続された２つの遅延器２２０および２２２と、パターン選択ロジック２２４とを備えている。選択ロジック２２４は、ΔΣ変調器３Ｂの出力を直接受ける入力（ｄ［ｘ＋１］）と、その変調器出力を遅延器２２０を介して受ける入力（ｄ［ｘ］）と、遅延器２２０の出力をさらに遅延器２２２を介して受ける入力（ｄ［ｘ−１］）とを備えた構成となっている。これにより、選択ロジック２２４は、変調器出力における現行のサンプルｄ［ｘ］とこれに隣接する前後の２つのサンプル、すなわち直前サンプルｄ［ｘ−１］および直後サンプルｄ［ｘ＋１］を受け、そしてこれら隣接サンプルの値に基づいて推定信号を出力に発生する。この推定信号は、パターン発生器２４Ｃに供給されて、パターン発生器２４Ｃにおいて選択すべき使用パターンを指定する。

図１５は、パターン選択ロジック２２４における選択アルゴリズムを示すエンコード・パターン選択表である。図１６は、その選択アルゴリズムに基づくパターン選択動作を説明するための波形例を示す図である。図１５のパターン選択表におけるケース１の場合、すなわち直前サンプルおよび直後サンプルの両方が現行サンプルよりも１低い場合、図１６の（ａ）に示すように、“上に凸”のパターンを選択すべきことを示す。図１６（ａ）では、補間エンコード対象のサンプルについて、点線は、補間エンコード前のΔΣ変調器出力を示し、そして実線は、“上に凸”のパターンが選択された結果としての補間エンコード後の出力を示している。パターン選択表におけるケース２の場合は、直前サンプルおよび直後サンプルの両方が現行サンプルよりも１高い場合であり、このときは、図１６の（ｂ）に示すように、“下に凸”のパターンを選択すべきことを示す。図１６（ｂ）では、補間エンコード対象のサンプルについて、（ａ）の場合と同様に、点線は、補間エンコード前のΔΣ変調器出力を示し、そして実線は、“下に凸”のパターンが選択された結果としての補間エンコード後の出力を示している。選択表におけるケース３の場合、すなわち、ケース１および２のいずれにも該当しないとき（直前サンプルおよび直後サンプルの一方が現行サンプルよりも大きく他方が現行サンプルよりも小さいとき）で、しかも現行サンプルが０以上の値をもつすなわち正のとき、図１６の（ｃ）に示すように、“上に凸”のパターンを選択すべきことを示す。図１６（ｃ）では、補間エンコード対象のサンプルについて、（ａ）の場合と同様に、点線は、補間エンコード前のΔΣ変調器出力を示し、そして実線は、“下に凸”のパターンが選択された結果としての補間エンコード後の出力を示している。一方、選択表のケース４の場合、ケース３のときと異なって、現行サンプルが負であるため、“下に凸”のパターンを選択すべきことを示す。選択ロジック２２４が発生する推定信号は、例えば、“下に凸”のパターンを示すときはローとなり、そして“上に凸”のパターンを示すときはハイとなる。

次に、図１７を参照して、パターン発生器２４Ｃの回路構成を詳細に説明する。図示のように、このパターン発生器２４Ｃは、パターンメモリ２４００と、８個のパターン・セレクタ２４０２ａ〜３４０２ｈ（図１２の実施形態におえるベクトル量子化器１０Ｃの出力ベクトル要素の数８と同数）と、１つのスイッチ２４０４とを備えている。詳細には、パターンメモリ２４００は、図示のように、時間ドメイン補間エンコードに用いる“上に凸”のパターンと“下に凸”のパターンの２つの波形データをそれぞれ格納した２つのメモリ領域Ａ２およびＡ３を有している。さらに、本回路構成では、全体にわたってハイ（“１”に相当）およびロー（“−１”に相当）の２つのパターンの波形データ（これらは、補間エンコードには使用しない）を格納した２つのメモリ領域Ａ１およびＡ４も有している。スイッチ２４０４は、２つの入力端と、１つの制御入力端と、１つの出力端を備え、２つの入力はメモリ領域Ａ２およびＡ３の出力に接続され、そして制御入力端は、推定器２２Ｃからの推定信号を受けるように接続されていて、推定信号がハイのときは“上に凸”のパターンを示すためメモリ領域Ａ２の出力を選択し、推定信号がローのときは“下に凸”のパターンを示すためメモリ領域Ａ３の出力を選択する。一方、パターン・セレクタ２４０２−ａ〜ｈは全て同じ構成のものであって、３つの入力端（“−１”、“０”、“＋１”の記号で示す）と、１つの制御入力端と、１つの出力端を有している。このセレクタの３つの入力端のうち、入力端“−１”は、メモリ領域Ａ４の出力に直接接続され、入力端“１”は、メモリ領域Ａ１の出力に直接接続され、そして入力端“０”は、スイッチ２４０４の出力端に接続されている。また、このセレクタの制御入力端は、それぞれベクトル量子化器１０Ｃの出力ベクトルのうちの対応する要素出力ａ〜ｈの対応するものに接続され、制御入力が“−１”のときは入力端“−１”の入力を選択し、制御入力が“０”のときは入力端“０”の入力を選択し、そして制御入力が“１”のときは入力端“１”の入力を選択して出力端に供給する。セレクタのこの出力端は、ＤＡＣ５Ｂの入力に接続されている。

このような構成をもつパターン発生器２４Ｃの動作について、図１２に示した数値例を使い、また上述の図１６も参照して説明する。まず、ベクトル量子化器１０Ｃのベクトル要素出力ａ，ｂ，ｆ，ｈについて、図示例ではこれら出力の各々の値は１であるため、パターン・セレクタ２４０２ａ，ｂ，ｆ，ｈは、入力端“１”の入力、すなわちメモリ領域Ａ１からの完全ハイのパターンを選択して出力する。一方、ベクトル要素出力ｃ、ｄ、ｇの場合、各要素出力の値は−１であるため、パターン・セレクタ２４０２ｃ、ｄ、ｇは、入力端“−１”の入力、すなわちメモリ領域Ａ４からの完全ローのパターンを選択して出力する。これに対し、ベクトル要素出力ｅの場合、この要素出力の値は０であるため、パターン・セレクタ２４０２ｅは、入力端“０”の入力、すなわち推定器２２Ｃからの推定信号に依存してメモリ領域Ａ２またはＡ３からの補間エンコードのためのパターンを選択して出力し、これにより、図１６（ａ）〜（ｃ）に示したような補間エンコードを生じさせる。以上に説明したパターン発生器２４Ｃでは、補間エンコード用のパターンだけでなく通常のパターンもパターンメモリ２４００に格納しているが、これは、パターン発生動作にタイミング制御を容易にするという観点か採用した手法であり、したがって補間エンコード用のパターンのみをパターン・メモリに格納し、通常のパターンは、ベクトル量子化器１０Ｃの出力をそのまま用いるように構成することもできる。

以上に説明した時間ドメイン補間エンコーディングを実施するＤＡＣＢにおいても、本発明によるＤＥＭ回路を用いて、電流セグメントのスイッチング量を低減することができる。また、上述の実施形態では、オーディオ信号に関して説明したが、オーディオ信号とは異なる周波数帯域の信号例えばビデオ信号や通信用の信号にも本発明を適用することができる。さらに、上述の実施形態においては、本発明のＤＥＭ回路を用いたＤＡＣについて例示したが、本発明は、その他の電子装置、例えばアナログ−デジタル変換器（ＡＤＣ）、デジタル信号プロセッサ（ＤＳＰ）、その他の電子デバイスに用いることができる。

以上、本発明のいくつかの実施形態について詳細に説明したが、それらの実施形態に対し、種々の変更、修正を行うことができることは、当業者には明らかである。

図１は、本発明の１実施形態によるＤＥＭ（ダイナミック・エレメント・マッチング）回路を示すブロック図。 図２は、１実施形態のダウン・コンバータを示すブロック図。 図３は、図１のＤＥＭ回路を用いた１実施形態のオーディオ用のデジタル−アナログ変換器（ＤＡＣ）を示すブロック図。 図４は、図３のＤＥＭ回路をより詳細に示すブロック図。 図５は、図４のベクトル量子化器の入力および出力を詳細に示す図。 図６は、図５のベクトル量子化器が実行するベクトル量子化アルゴリズムを示すフローチャート。 図７は、図３および図４に示したＤＡＣにおけるＤＥＭ動作により行われるアナログ・セグメントの使用／不使用の選択例を示すチャートであって、（ａ）は、比較のためＤＥＭなしの場合を、（ｂ）は従来の１次のＤＥＭ処理を行った場合を示している。 図８は、図７と同様のチャートであって、（ａ）は入力データがプラスのフル・スケール近傍の場合、そして（ｂ）はマイナスのフル・スケール近傍の場合のアナログ・セグメントの使用／不使用の選択例を示している。 図９は、図７と同様のチャートであって、本発明によるＤＥＭ処理（（ｂ）に示す）と従来の１次ＤＥＭ処理（（ａ）に示す）とを比較して示す。 図１０は、図３および図４に示したＤＡＣについて、４つの異なったダウン・サンプリング比を用いたときの入力レベルとその歪み（ＴＨＤ＋Ｎ）との関係を示すグラフである。 図１１は、図１のＤＥＭ回路を用いた別の実施形態のオーディオ用のデジタル−アナログ変換器（ＤＡＣ）を示すブロック図。 図１２は、図１１のＤＡＣのいくつかの部分を更に具体化した１実施形態の回路構成を示すブロック図。 図１３は、図１２のＤＥＭ回路の一部であるベクトル量子化器を詳細に示すブロック図。 図１３ａは、図１３に示したベクトル量子化器のベクトル量子化アルゴリズムを示すフローチャート。 図１４は、図１２のエンコード推定器のより具体化した回路構成を示すブロック図。 図１５は、図１４のパターン選択ロジックにおける選択アルゴリズムを示すエンコード・パターン選択表。 図１６は、図１５の選択アルゴリズムに基づくパターン選択動作を説明するための波形例を示す図。 図１７は、図１１のパターン発生器の回路構成を示す回路図。

符号の説明

１，１Ａ，１Ｂ，１Ｃ ダイナミック・エレメント・マッチング（ＤＥＭ）回路
１０ エンコーダ
１０Ａ，１０Ｃ ベクトル量子化器
１２ フィードバック回路
３，３Ｂ ΔΣ変調器
５，５Ｂ 電流セグメント型ＤＡＣ

Claims (16)

1. デジタル入力に対し、該デジタル入力の第１の時間レートとは異なる第２の時間レートでダイナミック・エレメント・マッチング処理を行うことによりデジタル出力を発生するダイナミック・エレメント・マッチング方法であって、
   前記第２の時間レートが前記第１の時間レートよりも低い、
   ダイナミック・エレメント・マッチング方法。
2. 請求項１記載の方法であって、
   前記デジタル入力が複数の重み発生器を使用するためのものである、
   ダイナミック・エレメント・マッチング方法。
3. デジタル入力に対し、該デジタル入力の第１の時間レートとは異なる第２の時間レートでダイナミック・エレメント・マッチング処理を行うことによりデジタル出力を発生するダイナミック・エレメント・マッチング装置であって、
   前記第２の時間レートが前記第１の時間レートよりも低い、
   ダイナミック・エレメント・マッチング装置。
4. 請求項３記載の装置であって、
   前記デジタル入力が複数の重み発生器を使用するためのものである、
   ダイナミック・エレメント・マッチング装置。
5. 請求項４記載の装置であって、
   前記デジタル入力を受けるように接続された第１の入力と、前記複数の重み発生器の数に対応する数の並列入力を有する第２の入力とを有するエンコーダであって、前記第１の入力と前記第２の入力とに応答して、前記デジタル入力の大きさに対応する数の前記重み発生器を、前記第２の入力に基づく組合せで選択するためのエンコーダ出力を発生し、該エンコーダ出力が、前記複数の重み発生器の数に対応する数の並列出力を有する、前記のエンコーダと、
   前記エンコーダの前記出力と前記第２の入力との間に接続されたフィードバック回路であって、前記複数の重み発生器の数に対応する数の並列の経路を有し、該並列経路が、前記エンコーダ出力の並列出力と前記第２の入力の並列入力との間にそれぞれ接続されている、前記フィードバック回路と、
   を含む、ダイナミック・エレメント・マッチング装置。
6. 請求項５記載の装置であって、
   前記フィードバック回路の前記並列経路の各々が、
   前記エンコーダの並列出力のうちの関連した出力を受けるサンプリングレート・コンバータと、
   前記サンプリングレート・コンバータの出力を受けるループ・フィルタであって、その出力が前記エンコーダの前記第２の入力の並列入力のうちの関連した入力に接続される、前記ループ・フィルタと、
   を有する、ダイナミック・エレメント・マッチング装置。
7. 請求項６記載の装置であって、
   前記デジタル入力が、前記デジタル入力をある数で除算した結果の商と余りに対応する第１の部分と第２の部分とを有し、
   前記第１の入力が、前記第１の部分を受ける入力と前記第２の部分を受ける入力とを有する、
   ダイナミック・エレメント・マッチング装置。
8. 請求項６記載の装置であって、
   前記デジタル入力がΔΣ変調器の出力である、
   ダイナミック・エレメント・マッチング装置。
9. 請求項６記載の装置であって、
   前記エンコーダがベクトル量子化器である、
   ダイナミック・エレメント・マッチング装置。
10. 請求項６記載の装置であって、
    前記エンコーダの前記並列出力の各々が、関連する重み発生器を使用するときに第１の値を有し、関連する重み発生器を使用しないときに第２の値を有する、
    ダイナミック・エレメント・マッチング装置。
11. 請求項１０記載の装置であって、
    前記エンコーダ前記並列出力の各々が、関連する重み発生器を部分的に使用するときに前記第１の値と前記第２の値との間の値を有する、
    ダイナミック・エレメント・マッチング装置。
12. 請求項６記載の装置であって、
    前記サンプリングレート・コンバータが、前記デジタル入力のサンプリングレートを１／Ｍにするダウン・コンバータである、
    ダイナミック・エレメント・マッチング装置。
13. 請求項６記載の装置であって、
    前記ループ・フィルタが、関連する重み発生器が最近選択された回数に関連する値を発生する、
    ダイナミック・エレメント・マッチング装置。
14. デジタル信号をアナログ信号に変換するデジタル・アナログ変換装置であって、
    デジタル入力に対してΔΣ変調を行うΔΣ変調器と、
    前記ΔΣ変調器の変調出力を入力してダイナミック・エレメント・マッチング（ＤＥＭ）処理を行うダイナミック・エレメント・マッチング（ＤＥＭ）回路と、
    重み発生器として機能する複数のアナログ・セグメントを有し、前記ＤＥＭ回路のＤＥＭ出力に応答してアナログ信号を出力するセグメント型ＤＡＣと、
    を含み、
    前記デジタル入力の第１の時間レートが前記ＤＥＭ処理の第２の時間レートよりも高い、
    デジタル・アナログ変換装置。
15. デジタル信号をアナログ信号に変換するデジタル・アナログ変換装置であって、
    デジタル入力をΔΣ変調するΔΣ変調器と、
    前記ΔΣ変調器の変調出力を入力する分離器と、
    前記変調出力を入力するエンコード推定器と、
    前記分離器の出力を入力してダイナミック・エレメント・マッチング（ＤＥＭ）処理を行うダイナミック・エレメント・マッチング（ＤＥＭ）回路と、
    前記ＤＥＭ回路のＤＥＭ出力と前記エンコード推定器の出力とを入力するパターン発生器と、
    重み発生器として機能するＮ個のアナログ・セグメントを有し、前記パターン発生器の出力に応答してアナログ信号を出力するセグメント型ＤＡＣと、
    を含み、
    前記デジタル入力の第１の時間レートが前記ＤＥＭ処理の第２の時間レートよりも高く、
    前記分離器が、前記変調出力の除算演算結果の商と余りを前記ＤＥＭ回路の供給する除算器を含み、
    前記エンコード推定器が、前記変調出力を入力する第１の遅延器と、前記第１の遅延器の出力を入力する第２の遅延器と、前記変調出力と前記第１の遅延器の出力と前記第２の遅延器の出力とを入力して推定信号を出力するロジック回路とを含み、
    前記パターン発生器が前記推定信号に応じたＮ個のパターン信号を前記セグメントＤＡＣに出力する、
    デジタル・アナログ変換装置。
16. 請求項１５に記載のデジタル・アナログ変換装置であって、
    前記ＤＥＭ回路が、Ｎ個の信号を受ける第１の入力と前記分離器の出力に接続された第２の入力と前記パターン発生器にＮ個の信号を出力する出力とを有するベクトル量子化器と、前記ベクトル量子化器の前記出力と前記ベクトル量子化器の前記第１の入力との間の接続されたＮ個のフィードバック経路を有するフィードバック回路とを含む、
    デジタル・アナログ変換装置。

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