JP3420531B2 - デルタシグマ方式d/a変換器 - Google Patents
デルタシグマ方式d/a変換器Info
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Description
のオーディオ用のデルタシグマ(変調)方式D/A変換
器に関するものであり、特に、3レベル以上の量子化レ
ベルをもつデルタシグマ方式D/A変換器の量子化器か
らローカルDACまでの構成に係わるものである。
ては、デルタシグマ(変調)方式が多く用いられてい
る。オーディオ用のD/A変換器の性能は主に、歪率
(高調波成分と信号との比)、S/N(信号対雑音比)
などで表される。従来のD/A変換方式の性能は、回路
方式もあるが、主に抵抗や容量(コンデンサ)などのア
ナログ素子の絶対ばらつきや相対ばらつきに大きく依存
しており、微細化が進んできた現在では、これらのばら
つきを小さくすることが難しい。一方、デルタシグマ方
式では、2レベル(1ビット)から数レベルの量子化レ
ベルしか必要としないため、アナログ素子のばらつきは
従来方式ほど問題とされなかった。しかし、最近になっ
て、オーディオ用のD/A変換器の要求性能は16ビット
のCD(Compact Disc)からDVD(Digital Versatil
e Disc)の24ビットフォーマットへの対応が必要とな
り、高性能が求められてきている。
せる手法には、デルタシグマ変調器の次数、サンプリン
グ周波数、量子化レベル数(もしくはビット数)のいず
れかを増加することが理論上必要である(文献:「オー
バーサンプリング方式のA−D/D−A変換技術(第2
回)、日経エレクトロニクス1988.8.8(No.
453)pp.211−221)。
を大きくすることは、ノイズシェーパと呼ばれるフィー
ドバック系の安定性を確保するために、むやみに増加す
ることは適当でない。なお、ノイズシェーパ演算部はオ
ーバーサンプリングされて入力される多ビットデジタル
信号をノイズシェイパー演算によって多ビットデジタル
信号より低ビットのデジタル信号に変換して量子化器か
ら出力するものであり、例えば、3次ノイズシェーパ演
算器は図6のようなものであり、乗算器Y1、Y2、遅
延回路Y3、Y4、Y5、加算器Y6、Y7からなる。
遅延回路Y3、Y4、Y5はそれぞれ1サンプル周期の
遅延を有し、順次縦列に接続されている。入力された多
ビットデジタル信号は加算器Y6で、遅延回路Y5の出
力と、乗算器Y1、Y2を介してそれぞれ係数3、−3
を乗算された遅延回路Y3、Y4の出力と加算され、量
子化器1に出力される。量子化器1の出力は加算器Y7
でその入力から減算され、遅延回路Y3の入力となって
いる。なお、同図では22ビットのデジタル信号を入力
とし、4ビットの11レベルのデジタル信号に変換する
ものを示している。
イズシェーパ演算部の動作周波数を大きくすることも、
それによりオーディオ装置のもつシステムクロック周波
数を敢えて上げる必要が生じ、結果としてオーディオ装
置のコストアップや消費電力の上昇、アナログオーディ
オ回路系への干渉ノイズの発生原因となる可能性があ
り、限界がある。
数、そのサンプリング周波数を適当に設定し、量子化レ
ベル数を増加することがD/A変換器を低歪率・高S/
N化する手段としては最適である。デルタシグマ変調器
の次数とサンプリング周波数を適当に設定し、量子化レ
ベル数を増加するためには、その量子器出力をD/A変
換するローカルD/A変換器の実現方法を工夫する必要
がある。
換器の分解能は、最低2レベルで多くても数10レベル
程度である。従来、3レベル以上ではPWM(パルス幅
変調)方式D/A変換器やダイナミック・エレメント・
マッチング(DEM)方式D/A変換器が使用されてき
ている。
内に複数レベルをサンプリング周波数の数倍のクロック
を使用して表現するため、その変換精度が水晶発振クロ
ックで決まり、高い精度を実現できることである。しか
し、PWM方式の欠点は、その動作のために高いシステ
ムクロックを必要とすることである。
レメントをもつD/A変換器を用いて同時に変換するた
め、サンプリング周波数を比較的高く設定するデルタシ
グマ変調方式の実現が可能なことである。
どのアナログ的素子を複数もつため、ICで実現する場
合にはその製造に用いる半導体プロセスのもつエレメン
トの相対ばらつきにその精度を依存している。そのた
め、DEM方式では、ある手順に従ってあらゆるエレメ
ントが一定時間内に平均的に使用されるようにすること
で、半導体製造上の相対ばらつきで決まる素子精度以上
のD/A変換精度を実現する。
なお、以下では多レベルD/A変換器のことを「マルチ
レベルDAC」と称することにする。ここでは、簡単の
ため、マルチレベルDACの最高レベルを11レベルと
している。また、1ビットのローカルDACはLDAC
1〜LDAC12の12個あるものとする。以降説明の
便宜上ローカルDACLDAC1〜LDAC12を単に
LDAC1〜LDAC12として説明する。したがっ
て、全部がONすること、すなわち、全てが単位量を与
えられることは無いとする。さて、図7に示すものは、
図6に示す量子化器1の出力レベル数に応じたサーモメ
ータ(温度計)コードを出力するサーモメータコード変
換器X2と、サーモメータコードのビット配列を巡回的
にシフトするバレルシフタX3と、互いに等価な重み付
をされた、すなわち、例えば互いに同一抵抗値の抵抗を
備えるLDAC1〜LDAC12、アナログ加算器X4
からなる。サーモメータコード変換器2、バレルシフタ
X3によって量子化器1の出力レベルに応じた数のビッ
トからなるサーモメータコードを生成するとともに、バ
レルシフタX3によってサーモメータコードのビット配
列を巡回的にシフトしながら、LDAC1〜LDAC1
2に選択的に電流(単位量)を供給する。各ローカルD
ACに供給される単位量はアナログ加算され、量子化器
1の出力レベルに応じたアナログ出力が発生する。
リング周波数毎にサーモメータコードをシフトさせ、N
個のローカルDACを順番に平均的に単位量を与える従
来のDEM方式では、次の問題があった。量子化器のサ
ーモメータコード化した出力データに依存してローカル
DACの回り方が変わるため、入力データに依存した歪
が出てしまい、11を越えるような多レベルでのDEM
方式には向かない。図8はサンプリング周波数fsにお
ける周期Ts及びTs/4毎におけるLDAC1〜LD
AC12に与えられる単位量の状態、積分値、各ローカ
ルDACの誤差の周期積分値、周期平均値及び累積平均
値、アナログ加算器9の出力レベルの状態を示してあ
る。同図に示すように、サーモメータコードが1レベル
であるとすると、1サンプリング期間Tsでは1個のロ
ーカルDACにしか入力されない。このため、図8から
分かるように量子化出力Xがレベル1で続くようなとき
にはLDAC1〜LDAC12がすべて使用されるのに
数Tsサイクルを要する。一方、レベル数が大きいとき
には1TsサイクルでほとんどのローカルDACを使用
する。つまりこの方式はローカルDACのばらつきに対
しての平均化具合が信号と関係しやすい欠点がある。ち
なみに、LDAC1〜LDAC12が図8の右上欄にあ
るような誤差を持つ場合をシミュレーションしてみる
と、図8にあるように、低レベル時の誤差の影響が後を
引いて残りやすい。
が、サンプリング期間Tsにおける1つのコードに対し
てN個のローカルDACを順番に平均的に単位量を与え
るDEM方式では、次の問題があった。
数=fsとすると、システムクロックに最低でも(N・
fs)のシステムクロックを必要とし、オーディオシス
テム全体に高いシステムクロックを必要とすることにな
る。図8と同じ誤差条件でシミュレートした図9を示
す。同図では、1サンプリング期間Tsを細かく12分
割した場合を示してあり、(Ts/12)期間では1レ
ベルがLDAC1〜LDAC12が巡回的に与えられ
る。このようにすると、量子化器の出力が1レベル時で
あっても全ローカルDACが平均して使用されるため、
Ts期間では完全に平均化される。しかし、この場合に
は12fsのクロックが必要であり、コスト面で問題で
ある。
モメータコードのビット配列をQ個のビット毎に1つの
ブロックとしてP個のブロックに分け、上記サンプリン
グ周波数fsで各上記ブロック単位でビット配列を巡回
的にシフトするとともに、周波数(fs・Q)で1ビッ
ト単位で上記ビット配列を巡回的にシフトしたコード出
力を発生し、コード出力の各ビットをそれぞれに対応す
る上記ローカルDACに与える。また、上記コード出力
のビット配列を、ブロックの配列を行、ブロック内の配
列を列とするP行Q列の行列として、行と列を交換し、
単位量を与えられる各上記ローカルDACに空間的なば
らつきをもたせる。これらの何れかまたは組み合わせる
ことにより、動作周波数を抑えかつ、サーモメータコー
ド化した出力データに依存してローカルDACの回り方
が変わることによる入力データ依存性の歪を抑える。す
なわち、上記の従来DEM方式の問題点を解決し、変換
特性を改善しつつ、コストの上昇を押さえたD/A変換
器を実現する。
個(P,Qはそれぞれ2以上の任意整数)の1ビットの
ローカルDACと、サンプリング周波数fsで(P・Q
−1)レベルの量子化レベルの出力を発生する量子化器
と、上記量子化器の出力をP・Q個のビットからなるサ
ーモメータコードに変換する第1変換器と、上記サーモ
メータコードを受け、当該サーモメータコードのビット
配列をQ個のビット毎に1つのブロックとしてP個のブ
ロックに分け、上記サンプリング周波数fsで上記ブロ
ック単位でビット配列を巡回的にシフトするとともに、
周波数(fs・Q)で1ビット単位でビット配列を巡回
的にシフトしたコード出力を発生する第2変換器とを備
え、上記第2変換器の発生するコード出力の各ビットを
それぞれに対応する上記ローカルDACに与えるデルタ
シグマ方式D/A変換器を構成する。
ト配列を、ブロックの配列を行、ブロック内の配列を列
とするP行Q列の行列として、行と列を交換してQ行P
列のコード出力に変換するものであり、半導体基板上に
互いに並列に配置された(P・Q)個の上記ローカルD
ACを順にP個毎にQ行に対応させたブロックとし、当
該各ブロック内の配列をP列に対応させ、上記第2の変
換器は上記Q行P列のコード出力を対応するローカルD
ACに与えることも好ましい。
(P,Qはそれぞれ2以上の任意整数)の1ビットのロ
ーカルDACと、サンプリング周波数fsで(P・Q−
1)レベルの量子化レベルの出力を発生する量子化器
と、上記量子化器の出力をP・Q個のビットからなるサ
ーモメータコードに変換する第1変換器と、上記サーモ
メータコードを受け、当該サーモメータコードのビット
配列をQ個毎に1つのブロックとしてP個のブロックに
分け、上記コード出力のビット配列を、ブロックの配列
を行、ブロック内の配列を列とするP行Q列の行列とし
て、行と列を交換してQ行P列のコード出力に変換する
ものであり、半導体基板上に互いに並列に配置された
(P・Q)個の上記ローカルDACを順にP個毎にQ行
に対応させたブロックとし、当該各ブロック内の配列を
P列に対応させ、上記第2の変換器は上記Q行P列のコ
ード出力を対応するローカルDACに与える第2変換器
とからデルタシグマ方式D/A変換器を構成する。
器の詳細を図1に示す第1の実施例にそって説明する。
同図において、図6、6に示したものと同じ符号はこれ
らの図と同じ構成を示している。1は量子化器であり、
2はサーモメータコード変換器である。量子化器1はサ
ンプリング周波数fsに従って入力される多ビットデジ
タル信号、例えば、24ビットのデジタル信号を4ビッ
トの11レベルのデジタル信号に変換して出力する。サ
ーモメータコード変換器2は量子化器1からの出力を1
2ビットのサーモメータコードに変換する。例えば、1
レベルの量子化器1の出力“0001”は“00000
0000001”、2レベルの量子化出力“0010”
は“000000000011”に変換する。3は分周
回路であり、4は3ステートカウンタであり、5はバレ
ルシフタであり、6はデータラッチである。分周回路3
は周波数4fsのクロックを1/4に分周し周波数fs
のクロックを出力する。3ステートカウンタ4は周波数
fsのクロックに応じて3値をカウントする。バレルシ
フタ5はサーモメータコードのビット配列をQ個毎に、
ここでは4個毎に1つのブロックとしてP個、ここでは
3個のブロックに分けてあり、3ステートカウンタ4の
カウントに応じ、ブロック単位でP=1、2、3、1、
2、3・・・と巡回的にシフトする。例えば、サーモメ
ータコードの初期のビット配列が“000000000
001”であれば、“000000010000”、
“000100000000”、“000000000
001”と3ステートカウンタ4のカウント値に応じて
巡回的にシフトして出力する。データラッチ6は周波数
fsのクロックに応じてバレルシフタ5の出力するコー
ドをラッチする。7はシフトレジスタであり、周波数4
fsのクロックに従い、データラッチ6の出力するコー
ドをブロック毎に1ビット単位で巡回的にシフトする。
8はデータラッチであり、周波数4fsのクロックに応
じてシフトレジスタ7の出力するコードをラッチする。
LDAC1〜LDAC12はそれぞれ互いに等価な重み
付けをもつ1ビットのローカルDACであり、データラ
ッチ8の出力するコードの各ビットに対応しており、対
応するビットが“1”のときに所定の単位量が与えられ
る。9はアナログ加算器であり、LDAC1〜LDAC
12に接続され、これらに与えられる単位量をアナログ
加算してアナログ出力を発生する。
例の動作について説明する。図2及び図3はサンプリン
グ周波数fsにおける周期Ts及びTs/4毎における
LDAC1〜LDAC12に与えられる単位量の状態、
アナログ加算器9による積分値、各ローカルDACの誤
差の周期積分値、周期平均値及び累積平均値、アナログ
加算器9の出力レベルの状態を示してある。
ジタル信号Xはサーモメータコード変換器2によりサー
モメータコードに変換される。それをさらにサンプリン
グ周波数fsでバレルシフタ5により4ビット単位でブ
ロックPとして、P=1、2、3、1、2・・・という
順でシフトする。このバレルシフタ5のシフト動作は、
周波数fsで動作する3ステートカウンタ3に従って行
われる。データラッチ6はバレルシフタ5のシフト結果
を保持する。シフトレジスタ7はデータラッチ6の出力
を周波数4fsでシフトする。そのシフトレジスタの出
力するコードY(P,Q)はLDAC1〜12に出力さ
れ、これらを加算することで、アナログ出力が得られ
る。
ックに分割し、LDAC1〜LDAC4をDACブロッ
ク(P=1)、 LDAC5〜LDAC8をDACブロッ
ク(P=2)、 LDAC9〜LDAC12をDACブ
ロック(P=3)とみなすと、シフトレジスタ7によっ
て周期Tsを4分割した周期Ts/4毎にサーモメータ
コード2がLDAC1〜LDAC12を巡回するように
1LDACずつシフトしていくことになる。また、周期
Ts毎にバレルシフタ5によってサーモメータコードが
上記ブロック単位で巡回的にシフトするされる。これに
よって1Ts毎に、DACブロックをP=1、2、3、
1、2、・・・と巡回的にシフトさせることとなる。こ
れにより、図2及び図3に示すようにレベル1でも3T
sで全LDACを使いきり、平均化にかかるサンプル周
期数は少なくて済む。図8で説明したように、 LDA
C1〜LDAC12が図3右上にあるような誤差を持つ
場合をシミュレーションしてみると、低レベル時の誤差
の影響が図8に示す従来のものに比べて早く改善されて
いることが理解されよう。
ロック周波数を極端に高く設定することなく、ローカル
DACのばらつきによる誤差を解消し、従来からあった
クロック周波数の増加させるかレベル数の増加させるか
という互いに矛盾する問題を改善することが可能であ
る。
のではない。次に本発明の第2の実施例について説明す
る。本例は、サーモメータコードのビット配列をQ個毎
に1つのブロックとしてP個のブロックに分け、上記コ
ード出力のビット配列を、ブロックの配列を行、ブロッ
ク内の配列を列とするP行Q列の行列として、行と列を
交換して複数のローカルDACに出力することによっ
て、単位量を与えられる上記ローカルDACに空間的な
ばらつきを与え、入力データ依存性の歪を抑えるもので
ある。図4(a)において、特に図示しないが、従来で
はサーモメータコード変換器、バレルシフタを介し、ロ
ーカルDACにそのまま与えられていた12ビットのコ
ードのビット配列をQ(ここではQ=1〜4)個毎に順
にP(ここではP=1〜3)個のブロックに分け、y
(P,Q)としてある。10、11はデータラッチであ
る。データラッチ10はコードy(P,Q)を受けその
ままのビット配列で出力する。データラッチ11は入力
のビット配列をP個毎に順にQ個のブロックに分けてあ
り、入力ブロック(Q=1)の入力(P=1)にはデー
タラッチ10の出力ブロック(P=1)の出力(Q=
1)を受け、入力ブロック(Q=1)の入力(P=2)
にはデータラッチ10の出力ブクロック(P=2)の出
力1(Q=1)を受け、入力ブロック(Q=1)の入力
(P=3)にはデータラッチ10の出力ブクロック(P
=3)の出力1(Q=1)を受ける。このようにデータ
ラッチ11は、データラッチ10の出力ブロックの番号
と、ブロック内でのビット番号を入れ換えるかたちでデ
ータラッチ10からの出力を各入力に受け、コードy
(P,Q)をP行Q列の行列とすると、その行と列を交
換したコードz(Q,P)を出力する。データラッチ1
1の出力するコードz(Q,P)の各ビットはビット配
列をそのままにLDAC1〜LDAC12に出力され
る。
各ローカルDACに空間的なばらつきをもたせることに
より、サーモメータコード化した出力データに依存して
ローカルDACの回り方が変わることによる入力データ
依存性の歪を抑えることが可能となる。
(b)のようにデータラッチ11から各LDAC1〜L
DAC12に配線しても同様の作用効果を奏する。
実施例のシフトレジスタ7の出力するコードY(P,
Q)を上述のデータラッチ10からデータラッチ11へ
の出力方法と同じく行列入れ替えてデータラッチ11に
出力するように変更しても良い。これにより、上記第1
の実施例のように時間的にも単位量を与えられる各ロー
カルDACにばらつきをもたせることとなり、さらにロ
ーカルDACのばらつきを平均化することにより、DA
Cの歪率やS/Nを向上することができる。
アップさせず、多レベルのローカルDACのばらつきを
時間方向にも空間的にも平均化させるようにコントロー
ルすることにより、オーディオ性能で重要な低歪率や高
S/Nを実現できる。
変換器の構成を示す説明図。
変換器の構成を示す説明図。
変換器の変更例を示す説明図。
要部を示す説明図。
示す説明図。
Claims (3)
- 【請求項1】 互いに等価な重み付けをもつ(P・Q)
個(P,Qはそれぞれ2以上の任意整数)の1ビットの
ローカルDACと、 サンプリング周波数fsで(P・Q−1)レベルの量子
化レベルの出力を発生する量子化器と、 上記量子化器の出力をP・Q個のビットからなるサーモ
メータコードに変換する第1変換器と、 上記サーモメータコードを受け、当該サーモメータコー
ドのビット配列をQ個のビット毎に1つのブロックとし
てP個のブロックに分け、上記サンプリング周波数fs
で各上記ブロック単位でビット配列を巡回的にシフトす
るとともに、さらに周波数(fs・Q)で1ビット単位
で上記ビット配列を巡回的にシフトしたコード出力を発
生する第2変換器とを備え、上記第2変換器の発生する
コード出力の各ビットをそれぞれに対応する上記ローカ
ルDACに与えることを特徴とするデルタシグマ方式D
/A変換器。 - 【請求項2】 上記第2変換器は、上記コード出力のビ
ット配列を、ブロックの配列を行、ブロック内の配列を
列とするP行Q列の行列として、行と列を交換してQ行
P列のコード出力に変換するものであり、半導体基板上
に互いに並列に配置された(P・Q)個の上記ローカル
DACを順にP個毎にQ行に対応させたブロックとし、
当該各ブロック内の配列をP列に対応させ、上記第2の
変換器は上記Q行P列のコード出力を対応するローカル
DACに与えることを特徴とする上記請求項1に記載の
デルタシグマ方式D/A変換器。 - 【請求項3】 等価な重み付けをもつ(P・Q)個
(P,Qはそれぞれ2以上の任意整数)の1ビットのロ
ーカルDACと、 サンプリング周波数fsで(P・Q−1)レベルの量子
化レベルの出力を発生する量子化器と、 上記量子化器の出力をP・Q個のビットからなるサーモ
メータコードに変換する第1変換器と、 上記サーモメータコードを受け、当該サーモメータコー
ドのビット配列をQ個のビット毎に1つのブロックとし
てP個のブロックに分け、上記コード出力のビット配列
を、ブロックの配列を行、ブロック内の配列を列とする
P行Q列の行列として、行と列を交換してQ行P列のコ
ード出力に変換するものであり、半導体基板上に互いに
並列に配置された(P・Q)個の上記ローカルDACを
順にP個毎にQ行に対応させたブロックとし、当該各ブ
ロック内の配列をP列に対応させ、上記第2の変換器は
上記Q行P列のコード出力を対応するローカルDACに
与える第2変換器とを備えることを特徴とするデルタシ
グマ方式D/A変換器。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15985299A JP3420531B2 (ja) | 1999-06-07 | 1999-06-07 | デルタシグマ方式d/a変換器 |
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US09/587,870 US6344812B1 (en) | 1999-06-07 | 2000-06-06 | Delta sigma digital-to-analog converter |
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