KR0163965B1 - 신호 발생 장치 - Google Patents

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Abstract

본 발명은 디지탈필터나 디지탈 가산기를 사용하지 않고 또 고정밀도 소자를 필요로 하지 않는 QPSK 신호 발생 장치를 제공하는 것을 목적으로 한다.
시계열 입력신호를 QPSK 부호를 구성하는 I 및 Q 신호로 변환하는 맵핑 회로(10)와 I 및 Q 신호의 각각을 복수의 디지탈신호로 분할하여 보지하고 그들 디지탈신호를 병렬로 출력하는 데이타보지회로(12)와 데이타보지회로(12)로부터의 복수의 디지탈신호에 각각 대응하는 복수의 성형파형데이타를 출력하는 파형성형회로(13)와 파형성형회로(13)로부터의 복수의 성형파형데이타를 복수의 아날로그신호로 변환하는 D/A 변환회로(14)와 D/A 변환회로(14)로부터의 복수의 아날로그신호를 가산하고 합계 신호를 출력하는 가산회로(15)와 가산회로(15)로부터의 합계신호로부터 불필요한 주파수 성분을 제거하는 필터(16)에 의해서 구성된다.

Description

신호 발생 장치
제1도는 본 발명의 제1실시예에 따른 신호 발생 장치의 블록 회로도.
제2도는 전류형 D/A 변환 회로의 회로도.
제3도는 제1도의 신호 발생 장치의 데이터 보지 회로의 회로도.
제4도는 본 발명의 제2실시예에 따른 신호 발생 장치의 블록 회로도.
제5도는 본 발명의 제3실시예에 따른 신호 발생 장치의 블록 회로도.
제6도는 본 발명의 제4실시예에 따른 신호 발생 장치의 블록 회로도.
제7도는 본 발명의 제5실시예에 따른 신호 발생 장치의 블록 회로도.
제8도는 본 발명의 제6실시예에 따른 신호 발생 장치의 블록 회로도.
제9도는 임펄스 응답의 파형도.
제10도는 본 발명의 제7실시예에 따른 신호 발생 장치의 블록 회로도.
제11도는 본 발명의 제8실시예에 따른 신호 발생 장치의 블록 회로도.
제12도는 임펄스 응답과 △∑ 신호를 나타낸 도면.
제13도는 IQ 평면을 나타낸 도면.
제14도는 임펄스 응답의 파형도.
제15도는 본 발명의 제9실시예에 따른 신호 발생 장치의 블록 회로도.
제16도는 본 발명의 제10실시예에 따른 신호 발생 장치의 블록 회로도.
제17도는 △∑ 변조기의 회로도.
제18도는 노이즈 셰이핑(shaping) 특성을 나타낸 도면.
본 발명은 신호 발생 장치, 특히 QPSK(Quadrature Phase Shift Keying) 신호 발생 장치에 관한 것이다.
QPSK 부호는 시계열 데이터를 단위 데이터열로 분할하고 이들 단위 데이터열을 서로 직교되는 I채널 및 Q채널의 신호로 치환하여 상태를 표현하는 변조 방식에 사용되는 부호이다. 이 부호에 의하면 IQ평면에 있어서 (I,Q)의 조합에 의해서 예를 들어 (0,0) (1,0) (0,1) (1,1)의 4개의 상태를 표현하는 것이 가능하다(재단법인 전파 시스템 개발 센터, RCR-SRD-27 참조).
종래에 이 QPSK 신호를 발생하기 위하여 예를 들어 QPSK 부호에 의한 신호 발생기가 사용되고 있었다. 시계열로 입력된 디지탈 신호는 맵핑 회로에 의해서 I 및 Q 신호로 표시되는 QPSK 부호로 변환된다. I 및 Q 신호는 소정 클록에 따라서 맵핑 회로에서 출력되고 QPSK 부호끼리의 부호간 간섭을 방지하기 위하여 디지탈 롤-오프 필터로 입력된다. 이 디지탈 롤-오프 필터(digital roll-off filter)의 출력은 디지탈 아날로그 변환기에서 아날로그 신호로 변환되고 불요 주파수 성분을 감쇄시키기 위하여 로우 패스 필터로 입력된다. 이 로우 패스 필터의 출력이 QPSK 신호로 된다.
상기 종래의 신호 발생 장치에 사용되는 디지탈 롤-오프 필터는 일반적으로 FIR(Finite Impulse Response)형 또는 IIR(Infinite Impulse Response)형의 디지탈 필터로 실현되지만 이들 디지탈 필터는 디지탈 가산기나 디지탈 승산기 또는 디지탈 지연 소자 등에 의해서 구성되고 이들 디지탈 회로의 회로 규모는 일반적으로 큰 것으로 되어 있고 QPSK 신호 발생기를 소형화하는데 장해로 되어 있었다.
이 장해를 회피하기 위하여 회로 규모가 큰 디지탈 롤-오프 필터를 사용하지 않고 QPSK 신호기를 구성하는 방법이 제안되어 있다. 이 방법에 의하면 QPSK 부호는 (I.Q)의 조합으로 결정되는 4종류 뿐이므로 맵핑 회로에 의해서 변환된 QPSK 부호의 QPSK 신호를 실시간으로 디지탈 롤-오프 필터로 입력하는 대신에, 입력 신호에 대한 디지탈 롤-오프 필터의 임펄스 응답을 사전에 준비해두고 입력이 있었을때에 그 입력 신호에 대한 임펄스 응답을 순차 출력함으로써 디지탈 롤-오프 필터를 사용할때와 같은 기능이 실현된다.
그러나 이와 같은 디지탈 롤-오프 필터를 사용하지 않는 경우 일지라도 이 경우에 입력 신호에 대한 임펄스 응답을 실시간에 근사시키기 위하여 현실로는 출력 신호에 주는 영향이 충분히 작아질 수 있는 정도로 복수의 디지탈 롤-오프 필터를 사용할때와 같이 임펄스 응답을 가산한 결과를 출력하고 있다. 이 경우에도 디지탈 롤-오프 필터를 사용할때와 같이 임펄스 응답은 복수 비트의 디지탈 데이터이므로 이것을 가산하기 위하여 회로 규모가 큰 디지탈 가산기가 필요하게 된다는 문제가 있었다.
이상 설명한 바와 같은 디지탈 롤-오프 필터를 사용한 경우에는 대규모의 디지탈 회로로 디지탈 롤-오프 필터를 구성하기 때문에 QPSK 신호 발생기 전체를 소형화하기 어려웠다. 또 디지탈 롤-오프 필터를 사용하지 않는 신호 발생기의 경우에도 디지탈 데이터의 가산 회로를 필요로 하기 때문에 QPSK 신호 발생기의 소형화에 적합하지 않다는 마찬가지 문제를 가지고 있다.
이상 설명한 바와 같이 종래의 QPSK 신호 발생기에서는 회로 규모가 큰 디지탈 롤-오프 필터가 필요하였다. 또 디지탈 롤-오프 필터를 사용하지 않고 기능을 고친 경우에도 회로 규모가 큰 디지탈 가산기가 필요하다는 문제점을 갖고 있었다. 또 신호 정확도를 향상사키기 위해서는 D/A를 구성하는 소자로서 고정확도 특성의 소자를 필요로 하는 문제가 있다.
본 발명은 디지탈 롤-오프 필터나 디지탈 가산기를 사용하지 않고 또 고정밀 소자를 필요로 하지 않는 QPSK 신호 발생 장치를 제공하는 것을 목적으로 한다.
본 발명의 제1태양에 의하면, 시계열의 입력 신호를 디지탈 신호로 변환하는 신호 변환 회로와, 신호 변환 회로로부터의 서로 전후하는 복수의 디지탈 신호를 보지하고 그들을 병렬로 출력하는 신호 보지 회로와, 신호 보지 회로의 출력 신호에 대응한 성형 파형 데이터를 출력하는 파형 성형 회로와, 파형 성형 회로의 출력을 아날로그 신호로 변환하는 변환 회로와, 변환 회로로부터 복수의 아날로그 출력을 가산하는 가산 회로와, 가산 회로의 출력으로부터 불요 주파수 성분을 제거하는 제거 회로를 구비하고 있는 신호 발생 장치가 제공된다.
또 본 발명의 제2태양에 의하면, 시계열의 입력 신호를 디지탈 신호로 변환하는 신호 변환 회로와, 신호 변환 회로로부터의 서로 전후하는 복수의 디지탈 신호를 보지하고 그들을 병렬로 출력하는 신호 보지 회로와, 신호 보지 회로의 출력 신호의 조합에 의해서 정해지는 합성 성형 파형 데이터를 출력하는 파형 성형 회로와, 합성 성형 파형의 출력을 아날로그 신호로 변환하는 변환 회로와, 변환 회로로부터의 출력 신호에서 불요 주파수 성분을 제거하는 제거 회로를 구비하는 신호 발생 장치가 제공된다.
또 본 발명의 제3태양에 의하면, 시계열의 입력 신호를 디지탈 신호로 변환하는 신호 변환 회로와 신호 변환 회로로부터의 서로 전후하는 복수의 디지탈 신호를 보지하고 그들을 병렬로 출력하는 신호 보지 회로와, 신호 보지 회로의 출력 신호에 대응한 △∑ 변환 데이터를 기억하는 복수의 기억 회로와, 복수의 기억 회로에서 출력되는 △∑ 변환 데이터를 아날로그 신호로 변환하는 변환 회로와, 변환 회로로부터의 출력 신호에서 불요 주파수 성분을 제거하는 제거 회로를 구비하는 신호 발생 장치가 제공된다.
본 발명은 신호 발생기에 있어서는 디지탈 롤-오프 필터를 사용할때와 같은 임펄스 응답에 상당하는 임펄스 응답을 포함하는 디지탈 데이터군을 구비하고 입력된 QPSK 부호에 대응한 디지탈 데이터를 디지탈 아날로그 변환한 후에 아날로그 신호 가산 회로에서 QPSK 신호를 생성한다. 이 때문에 디지탈 롤-오프 필터 또는 디지탈 가산기를 사용하지 않고, 다음과 같은 특징을 발휘하는 것이다.
본 발명의 제1태양에 의하면, 아날로그 데이터를 가산함으로써 QPSK 신호를 합성할 수 있으므로 디지탈 가산기를 사용하고 있었던 종래의 장치에 비해서 회로규모가 작은 QPSK 신호 발생 장치를 구성할 수 있다. 특히 디지탈 아날로그 변환된 아날로그 데이터를 전류 출력으로 함으로써 신호선을 결선하여 전류 가산이 가능하므로 하드웨어로서 아날로그 가산기를 설비할 필요가 없다.
또, 본 발명의 제2태양에 의해서 디지탈 롤-오프 필터를 사용할때와 같이 임펄스 응답의 가산 결과를 데이터로서 보지하고 입력된 QPSK 부호에 대응한 임펄스 응답의 가산 결과를 출력하는 특징이 있다.
입력되는 QPSK 부호의 종류는 사전에 알고 있기 때문에 이에 대응한 임펄스 응답의 합성 파형을 파형 성형 회로에 마련함으로써 가산기를 제외한 것만큼 신호 발생기의 구성을 작게 할 수 있다.
또, 본 발명의 제3태양에 의하면, △∑형 디지탈 아날로그 변환기 등에 의해서 오버샘플링 부호화된 데이터를 사용하여 QPSK 신호를 발생한다.
오버샘플링 및 노이즈 셰이핑에 의해서 대역내의 양자화 노이즈를 저감하고 1비트 부호에 의해서 대역내 신호를 고정확도로 표현하기 위하여 디지탈 아날로그 변환기에서의 소자 정확도를 대폭으로 완화할 수 있게 되어 디지탈 아날로그 변환기의 회로 규모를 대폭으로 소형화하고 간략화할 수 있다.
이하에 도면을 참조하여 실시예를 설명하겠다.
제1도에 나타낸 제1실시예에 의하면 맵핑 회로(10)는 입력되는 시계열 디지탈 신호를 I 및 Q 신호로 되는 QPSK 부호의 신호로 변환한다. 이 맵핑 회로(10)의 I 출력 단자 및 Q 출력 단자는 I 및 Q 채널의 신호 발생기(I-GEN 및 Q-GEN)에 각각 접속된다. I 및 Q 채널 신호 발생기는 동일 회로 구성을 갖는다. 이 실시예에서는 I 채널 신호 발생기(I-GEN)에 대해서 상세히 설명한다.
신호 입력 단자(11)는 입력 데이터를 보지하는 데이터 보지 회로(12)의 입력 단자에 접속된다. 데이터 보지 회로(12)는 신호 입력 단자(11)에 접속되는 복수의 스위치(12a)와 이들 스위치(12a)를 순차 구동하는 기준 클록 신호를 발생하는 기준 클록 발생기(12c)와 스위치(12a)에 각각 접속되는 복수의 메모리(12b)에 의해서 구성되고 이 데이터 보지 회로(12)의 출력 단자는 데이터 보지 회로(12)의 메모리(12b)에서 각각 출력된 데이터를 각각 파형 성형하는 복수의 파형 성형기에 의해서 구성되는 파형 성형 회로(13)의 입력 단자에 접속된다. 파형 성형 회로(13)의 복수의 파형 성형기의 출력 단자는 D/A 변환 회로(14)의 복수의 D/A 변환기(14a)에 각각 접속된다.
D/A 변환 회로(14)의 출력 단자는 가산 회로(15)를 거쳐서 대역외 성분 제거 회로(16)에 접속된다. D/A 변환 회로(14)와 가산 회로(15)는 제2도에 나타낸 바와 같이 인버터 회로와 저항 소자로 구성된다. 대역외 성분 제거 회로(16)는 가산 회로(15)에서 출력되는 임펄스 응답 아날로그 가산 결과 신호에서 고주파 성분을 제거하고 출력 신호를 출력 단자(17)로 출력한다.
상기 구성의 신호 발생 장치에 있어서 데이터 보지 회로(12)에서는 입력된 I( 및 Q) 신호가 기준 클록 신호(12c)로부터의 선택 신호에 의해서 절환되는 절환 회로(12a)를 거쳐서 래치, 플립플롭 등의 상태 보지 기능을 갖는 메모리(12b)에 기억된다. 파형 성형 회로(13)에는 디지탈 롤-오프 필터를 사용할때와 같이 임펄스 응답에 상당하는 임펄스 응답을 기억해두고 데이터 보지 회로(12)에서 전송되는 신호에 대응한 임펄스 응답을 출력한다. D/A 변환 회로(14)는 디지탈의 임펄스 응답을 아날로그 신호로 변환하고 이 아날로그 신호를 아날로그 가산기(15)에 의해서 가산 처리한 후에 대역외 성분 제거 회로(16)는 아날로그 신호에서 고주파 성분을 제거하여 출력 단자(17)에서 QPSK 신호를 출력한다.
종래에는 유한 임펄스 응답을 가산하는 경우에 D/A 변환 회로의 전단에서 디지탈 가산을 행하고 있었기 때문에 디지탈 가산기가 필요하게 되어 그 회로 규모가 크게 되었으므로, 신호 발생기 전체의 소형화를 도모할 수 없었으나 본 발명에 의하면 가산기(15)를 아날로그 가산기로 구성할 수 있게 되어, 디지탈 가산기에 비해서 훨씬 회로 규모를 축소시킬 수 있다. 따라서, QPSK 신호 발생 장치의 회로 규모를 축소시킬 수 있게 된다.
여기서 D/A 변환 회로(14)와 아날로그 가산기(15)의 구성을 변경하여 개개의 D/A 변환기(14a)에 의해서 변환된 아날로그 데이터를 전류치로서 표현하면 D/A 변환기(14a)의 출력선을 결선함으로써 전류 출력을 가산할 수 있다. 따라서 실질적으로 아날로그 가산기를 생략하여, 신호 발생 장치의 구성을 더 간략화할 수 있다. 또 D/A 변환기에 전류 출력형의 변환기를 사용하는 대신에 전압 출력형 D/A 변환기의 출력을 전압 전류 변환하여도 좋다.
또 제1도에 나타낸 데이터 보지 회로(12)에서는 입력 신호를 기준 클록 회로(12c)에서 발생되는 기준 신호에 의해서 스위치(12a)가 절환하여 시계열의 입력 신호가 선택적으로 메모리(12b)에 순차 기억되고 시계열 데이터가 병렬 데이터로 변환되어 데이터 보지 회로(12)에서 출력된다.
제3도의 데이터 보지 회로의 변형예에 의하면 직렬로 접속된 복수의 메모리(21)가 설비되고 기준 클록 회로(22)로부터의 클록에 응답하여 순차로 인접 메모리로 데이터가 전송된다. 메모리(21)의 각각에서 데이터가 송출됨으로써 시계열 데이터가 병렬 데이터로 변환된다. 이에 따라 메모리(21)는 입력 신호의 지연 소자로서 기능하고 시계열의 데이터를 보지하고 그것을 병렬 데이터로 변환하는 기능을 하게 되어 데이터 보지 회로로서 응용 가능하다.
제3도에 나타낸 데이터 보지 회로를 사용한 경우에는 파형 성형 회로(13)의 구성이 아래와 같이 변경된다. 즉 제1도 구성의 QPSK 신호 발생 장치에서는 파형 성형 회로(13)에는 디지탈 롤-오프 필터를 사용할때와 같이 임펄스 응답에 대략 대응한 디지탈 데이터가 기억된다.
이에 대해서 제3도의 데이터 보지 회로로부터 어느 일정 시간에 축적된 시계열 데이터가 전송되기 때문에 이 경우의 파형 성형 회로(13)에는 QPSK 부호 각각의 부호에 대한 임펄스 응답을 기억시킬 필요가 있다. 입력 신호열에 대한 임펄스 응답에는 시간적으로 중첩된 부분이 존재하므로 임펄스 응답이 시간축 방향으로 분할되고 분할 성분에 각각 대응한 데이터가 따로따로 메모리(21)에 기억된다. 메모리(21)는 입력된 QPSK 신호가 각각의 분할된 데이터에 대응하는 신호를 송출한다. 이들의 데이터는 제1도와 마찬가지로 디지탈 신호이므로 제1도의 신호와 같은 처리가 행해져 D/A 변환 회로(14)에 의해서 아날로그 신호로 변환된다. D/A 변환기(14A)로부터의 QPSK 아날로그 신호는 아날로그 가산기(15)에 의해서 가산되고 대역외 성분 제거 회로(16)로 입력된다. 대역외 성분 제거 회로(16)는 가산 신호로부터 대역의 성분을 제거하여 출력 신호를 송출한다.
다음에 제4도를 참조하여 제2실시예를 설명한다.
이 실시예에 의하면 입력 신호는 제1도에 나타낸 것과 같은 맵핑 회로(10)에 의해서 QPSK 부호로 변환된 후에 I 및 Q 채널마다 어드레스 회로(31)로 입력된다. 어드레스 회로(31)는 ROM(32)에 접속되어 입력 신호에 따른 어드레스 신호를 발생한다. ROM(32)은 입력 신호에 대응한 임펄스 응답을 기억하고 있고 입력 신호에 대응하는 어드레스 신호에 따라서 임펄스 응답을 독출한다. 즉 어드레스 회로(31)는 제5도에 나타낸 바와 같이 직렬로 접속된 복수의 지연 소자(35)에 의해서 구성되는 쉬프트 레지스터(36) 및 어드레스 변환 회로(카운터)(37)에 의해서 구성되고 맵핑 신호가 초단의 지연 소자(35)에 입력됨으로써 각 지연 소자(35)에 축적된 신호에 대응하여 어드레스 변환 회로(37)가 어드레스 신호를 출력한다. ROM(32)은 입력 신호에 대응하는 어드레스 신호를 받아서 임펄스 응답을 D/A 변환기(33)로 출력한다. 또 어드레스 변환 회로(37)는 클록 신호에 따라서 어드레스 신호를 발생한다.
QPSK 출력신호는 입력 신호에 대한 디지탈 롤-오프 필터의 임펄스 응답에 상당하는 임펄스 응답의 합으로서, 예를 들어 제9도에 나타낸 바와 같이 표시된다. 이 실시예에서는 ROM(32)에 QPSK 부호의 각 조합에 따른 임펄스 응답의 합(중첩)의 신호가 기억되고 어드레스 변환 회로(37)로부터의 어드레스 신호에 따라서 ROM(32)의 내용이 독출된다. 이에 의해서 제1도에 나타낸 바와 같이 데이터 보지 회로(12)를 1개의 ROM(32)에 의해서 구성할 수 있다. 이 ROM(32)으로부터의 신호는 D/A 변환기(33)에 의해서 아날로그 신호로 변환되고 필터(34)에 의해서 불필요한 주파수 성분이 제거된 후, QPSK 신호로서 출력된다.
제6도를 참조하여 제4실시예를 설명한다.
입력 신호는 맵핑 회로(도시하지 않음)에 의해서 QPSK 신호의 부호로 변환된 후에 어드레스 회로(41)로 입력된다. 어드레스 회로(41)는 입력된 QPSK 부호 계열에 따른 임펄스 응답을 중첩한 신호를 재현하기 위하여 복수의 어드레스를 발생한다. ROM(42)에는 복수의 D/A 변환기(45)로 입력할 임펄스 응답의 데이터가 기억되어 있다. 데이터 보지 회로(43)의 각 기억 소자(예를 들어 래치)(44)에는 입력된 QPSK 부호 계열에 대응하여 ROM(42)에서 독출된 임펄스 응답의 데이터가 보존된다. 어드레스 회로(41)에 의해서 어드레스 지정된 데이터가 기억 소자(44)에서 독출되고 D/A 변환기(45)에 의해서 아날로그 신호로 변환된 임펄스 응답 데이터가 가산됨으로써 임펄스 응답 데이터가 중첩된 신호가 얻어진다.
제6도에 나타낸 제4실시예에 의하면 ROM(42)의 기억 용량은 제1실시예에서 필요로 하는 기억 용량과 같은 정도의 것으로 충분하고 어드레스 절환을 행함으로써 1개의 ROM(42)에 복수의 임펄스 응답을 기억할 수 있다. 이와 같이 구성하면 하나의 ROM에 대해서 하나의 임펄스 응답 데이터를 대응시킬 필요가 없고 ROM의 기억 용량의 유효 활용을 도모할 수 있다.
이 경우에 기억 소자(44)에는 입력된 QPSK 신호 게열에 대응한 임펄스 응답이 단독으로 축적되고 클록 신호에 의해서 독출할 수 있고 또 복수의 임펄스 응답에 대응한 ROM 테이블을 구하여 축적하고 어드레스 지정에 따라서 임펄스 응답을 선택적으로 출력할 수 있다. 또, 본 실시예에서는 ROM(42)에 기억된 데이터를 축적하기 위하여 기억 소자(44)가 배치되어 있으나 기억 소자(44)는 입력 신호 계열을 기억하도록 배치되어 있어도 좋고 또 D/A 변환된 후에 아날로그 데이터를 기억하도록 배치할 수도 있다.
제7도를 참조하여 제5실시예를 설명한다.
입력 신호는 맵핑 회로(도시하지 않음)에 의해서 QPSK 신호의 부호로 변환되고 데이터 보지 회로(51)에서 기준 클록 회로(51c)의 기준 클록에 의해서 순차로 절환되는 스위치(51a)를 거쳐서 메모리(51b)로 순차로 기억된다. 파형 성형 회로(52)는 입력된 QPSK 부호에 의해서 제어되고 파형 성형 회로(52)내의 기억 소자에는 각각 QPSK 부호에 대응하여 부호간 간섭 제거 필터에 의해서 필터 처리된 임펄스 응답이 △∑ 변조기에 의해서 대표되는 오버샘플링형 변조기(참고 문헌 유가와 아끼라 오버샘플링 A-D 변환 기술 닛게이 BP사)에 의해서 변조되어 1비트 또는 수 비트의 신호의 형태로 기억된다.
오버샘플링 부호는 오버샘플링 및 노이즈 셰이핑에 의해서 대역내의 양자화 노이즈를 저감시키고 1비트 부호이면서 대역내 신호를 고정확도로 표현할 수 있는 부호이다. 따라서 파형 성형 회로(52)내의 기억 소자에 상술한 바와 같은 신호를 기억함으로써 다음 단의 D/A 변환기(53)의 회로 규모가 현저히 삭감되고 또 1비트 부호를 사용한 경우에 큰 효과가 있다.
즉 1비트 부호를 사용함으로써 D/A 변환기(53)의 부호 길이가 1비트로 되고 그 회로 규모가 축소될 뿐만 아니라 D/A 변환기(53)가 스위치 소자만으로 구성 가능하고 소자 정확도의 요구가 사실상 없어진다. 이 때문에 QPSK 신호 발생 장치가 LSI 위에서 용이하게 구성 가능하다. 또 오버샘플링 부호를 사용하므로 필터(55)에 대한 소자 정확도의 요구가 완화되어 D/A 변환기(53)의 회로 규모를 대폭으로 축소할 수 있다.
이 실시예에서는 D/A 변환기(53)로서는 전류 출력형을 사용하고 있고 아날로그 가산기(54)가 출력선의 결선에 의해서 실현된다. 이에 이해서 아날로그 가산기(54)는 불필요하게 되지만 출력 신호가 전류이기 때문에 필터(55)는 전류 입력형으로 하든지 전류-전압 변환 회로에 의해서 전압으로 변환한 후에 필터(55)로 입력하고 이 필터에서 출력을 얻어도 좋다.
또 이 실시예에 사용되는 오버샘플링형 변조기로서 전압 출력형을 사용하고 아날로그 신호를 출력하므로서 아날로그 가산기를 구비했더라도 디지탈 가산기와 비교하면 훨씬 작은 구성으로 할 수 있다.
이 실시예에 있어서, 데이터 보지 회로(51)로서 제3도에 나타낸 회로를 사용할 수 있다. 단, 입력 데이터의 보지 회로의 종류에 의해서 ROM에 축적해야 할 데이터가 상이한 것으로 한다. 제3도에 나타낸 데이터 보지 회로가 채용된 경우에는 임펄스 응답에 일정 시간분의 윈도우를 걸친 임펄스 응답의 일부를 오버샘플링한 데이터가 ROM에 축적된다. 이것에 의해서 제3도에 나타낸 데이터 보지 회로(51)를 사용한 경우에는 디지탈 롤-오프 필터를 사용할때와 같이 임펄스리스폰스에 상당하는 임펄스 응답을 오버샘플링함으로써 얻어지는 데이터가 ROM에 축적된다.
상기 실시예에 있어서, 4상의 QPSK 신호가 사용되고 있으나 2상 또는 8상 등의 QPSK 부호에도 본 발명은 적용 가능하고 신호 형식에 상관없이 신호 발생기로서 동작시킬 수 있다.
제8도를 참조하여 제6실시예를 설명하겠다.
이 실시예에서는 디지탈 신호가 입력되는 입력 단자(61)가 맵핑 회로(62)의 입력 단자에 접속되고 이 맵핑 회로(61)의 I 및 Q 신호 출력은 I 및 Q 신호 처리부(63a 및 63b)의 입력 단자에 각각 접속된다. I 신호 처리부(63a)는 맵핑 회로(62)로부터의 I 신호를 순차 지연하기 위하여 직렬로 접속된 복수의 지연 소자(64)와 맵핑 회로(62)의 I 신호 출력 단자에 접속되는 ROM(65) 및 지연 소자(64)의 출력 단자에 각각 접속되는 복수의 ROM(65)과 이들 ROM(65)의 출력 단자에 각각 접속되는 복수의 D/A 변환기(66)와 이들 D/A 변환기(66)의 출력 단자에 각각 접속되는 복수의 D/A 변환기(66)와 이들 D/A 변환기(66)의 출력 단자에 각각 접속되는 복수의 가중치 회로(67)와 이들 가중치 회로(67)의 출력 단자에 접속되는 가산기(68)와 가산기(68)의 출력 단자에 접속되는 대역외 제거 필터(69)에 의해서 구성된다. Q 신호 처리부(63b)는 I 신호 처리부(63a)와 같은 회로 구성을 갖는다.
제8도의 제6실시예에 있어서 입력 단자(61)에 입력된 디지탈 신호는 맵핑 회로(62)에 의해서 I 및 Q 신호에 의해서 되는 QPSK 부호로 변환된다. ROM(65)에는 QPSK 부호의 각각의 부호에 대응하는 임펄스 응답이 기억되어 있다. 입력 신호열에 대한 임펄스 응답은 제9도에 나타낸 바와 같이 중첩된 부분이 존재한다. 그 때문에 임펄스 응답은 분할되어 ROM(65)에 따로따로 기억된다. 즉, QPSK 신호가 지연 소자(64)에 순차 지연되어 분할된 QPSK 부호로서 복수의 ROM(65)에 각각 따로따로 기억된다. 이들 ROM(65)으로부터의 디지탈 출력 신호는 D/A 변환기(66)에 의해서 아날로그 신호로 변환되고 가중치 회로(67)에서 소정의 가중치 계수가 승산된다. 가중치 회로(67)로부터의 가중치 부여 아날로그 신호는 가산기(68)에 의해서 가산되고 가산 아날로그 신호는 대역외 제거 필터(69)로 입력되어 이 필터(69)에 의해서 불필요한 신호 성분이 제거된 후 QPSK 신호가 출력 단자(70)를 거쳐서 송출된다.
이 실시예에서는 제9도에 나타낸 출력 파형에 따라서 가중치 회로(67)의 가중치 계수를 변화시킨다. 즉 진폭이 작은 부분에서는 가중치 계수(αn)가 작게 설정되고 역으로 진폭이 큰 부분에서는 가중치 계수(αn)가 크게 설정된다. 이에 대응하여 ROM(65)에 기억해둔 데이터를 αn(가중치 계수)배 해둠으로써 양자화 노이즈의 영향이 저감될 수 있다.
제10도는 제7실시예를 나타내고 있다. 이 제7실시예에서는 D/A 변환기(66)로서 제2도에 나타낸 바와 같은 전류 출력형 D/A 변환기가 사용되고 이들 D/A 변환기(66)의 전류 출력이 결선에 의해서 접속됨으로써 가산기를 구성하고 있다. 즉 전류형 D/A 변환기를 사용함으로써 제8도의 제6실시예의 증폭기(68)가 생략되고 D/A 변환기의 출력을 결선함으로써 가산기의 역할을 하고 있다. 따라서 아날로그 가산기의 회로 규모를 작게할 수 있다. 또 이 실시예에 있어서 D/A 변환기로 전류 출력형을 사용하고 있으나 전압 출력형의 출력을 전압 전류 변환하여도 좋다.
제11도는 제8실시예를 나타내고 있다. 이 실시예에서는 입력 단자(71)를 거친 입력 신호는 맵핑 회로(72)에 의해서 QPSK 부호로 변환된다. QPSK 부호의 신호는 I 및 Q 신호 처리부들(70a,70b)로 입력되고 직접 및 지연 소자(74)를 거쳐서 ROM(75)을 제어한다. ROM(75)은 각각 QPSK 신호의 부호에 대응하고 부호간 간섭 제거 필터에 의해서 얻어지는 임펄스 응답을 △∑ 변조기에 의해서 대표되는 오버샘플링형 변조기(참고 문헌:유가와 아끼라 오버샘플링 A-D 변환 기술 닛게이 BP사)에 의해서 변조된 1비트 또는 수 비트의 신호를 기억하고 있다. 즉 제12도에 나타낸 출력 파형(Sa)이 복수로 분할되어 분할 파형(Sd)이 △∑ 데이터로 변환되어 ROM(75)에 기억된다. 각 ROM(75)에는 제13도에 나타낸 IQ평면의 I축(또는 Q축)의 값, 즉 1, 1/21/2, 0, -1/2-1/2, -1에 각각 대응하는 5개의 기억 영역을 갖고 있으며, 이들 기억 영역은 I신호에 의해서 어드레스 지정되어 입력 I신호에 대응하는 △∑ 데이터를 독출한다.
ROM(75)에 상술한 바와 같은 신호를 기억함으로써 D/A 변환기의 회로 규모가 현저히 삭감되고 또 1비트 부호를 사용한 경우에 있어서 그 효과가 크다. 즉 1비트 부호를 사용함으로써 D/A 변환기(76)의 부호 길이가 1비트로 되고 그 회로 규모가 축소될 뿐만 아니라 D/A 변환기(76)가 스위치 소자만으로 구성 가능하고 소자 정확도의 요구는 사실상 없어진다. 이 때문에 QPSK 신호 발생기를 LSI 위에 용이하게 구성할 수 있다. 또 오버샘플링 부호를 사용하고 있기 때문에 필터(79)의 성능에 대한 요구도 완화된다. 또 이 실시예에서는 출력 파형에 따라서 가중치 회로(77)의 가중치 계수(αn)를 변화시킨다. 즉 진폭이 작은 부분에서는 가중치 계수(αn)를 작게하고 역으로 진폭이 큰 경우에는 가중치 계수(αn)를 크게 한다. 이에 대응하여 ROM(75)에 기억해 둔 데이터를 αn배 해둠으로써 양자화의 영향을 저감시킬 수 있다. 이 때의 임펄스 응답 1개분에 대응한 출력 파형의 진폭 변화의 모양이 제14도에 나타내 있고 진폭 변화는 단계상의 포락선을 나타냈다. 이 도면에서 명백한 바와 같이 △∑ 변조된 신호는 양자화 노이즈를 대폭으로 저감시킬 수 있다. 따라서 필터(79)는 급준한 필터 특성을 갖는 필터에 의해서 구성할 필요가 없어진다.
제15도는 제9실시예를 나타내고 있다. 이 실시예에서는 D/A 변환기(7)로 제2도에 나타낸 것과 같은 전류 출력형을 사용하고 제8실시예의 가산기가 D/A 변환기(76)의 출력선을 결선함으로써 대응하고 있다. 따라서 제8실시예보다 더 회로 규모가 감축될 수 있다. 또 출력 신호가 전류이기 때문에 필터(79)를 전류형으로 하든지 전류-전압 변환 회로에 의해서 전압으로 변환한 후에 전압형 필터로 입력해도 좋다.
이상의 예에서 설명한 신호 발생 장치에서는 노이즈 셰이핑에 의해서 대역내의 양자와 노이즈를 저감시킬 수 있으나 역으로 말하면 대역외의 노이즈가 증대되게 되므로 다른 신호에서 장해가 문제되는 경우가 있다.
이와 같은 경우에 다른 신호에서의 영향을 저감할 수 있는 제10실시예를 제16도 내지 제18도를 참조하여 이하에 설명한다.
개략적으로 어느 특정 주파수 대역에서의 노이즈 레벨을 억제하는 노이즈 셰이핑 특성을 갖는 오버샘플링형 변환기를 사용하여 신호를 구성하는 것이고 이 구성에 의하여 특정 주파수에 있어서의 불필요한 노이즈 레벨을 억제하고 대역외 저지 필터로의 요구를 완화할 수 있다.
제16도의 회로에 의하면 입력 단자(81)에 의해서 입력된 디지탈 신호는 맵핑 회로(82)에 의해서 I 및 Q 신호로 되는 QPSK 부호의 신호로 변환된다. I 및 Q 신호에 대한 처리는 같으므로 I 신호의 처리에 대해서 설명하겠다.
ROM(85)는 QPSK 부호의 각각의 부호에 대한 임펄스 응답을 기억하고 있다. 입력 신호열에 대한 임펄스 응답은 제9도에 나타낸 것과 같이 중첩된 부분을 갖는다. 그 때문에 임펄스 응답이 분할되고 각각 별개의 ROM(85)에 분할 기억되고 있다. 지연 소자(85)는 QPSK 부호의 신호를 분할된 ROM(85)에 각각 올바르게 입력하기 위하여 사용된다. 이들 ROM(85)으로부터의 디지탈 출력 신호는 D/A 변환기(86)에 의해서 아날로그 신호로 변환되고 아날로그 가산기(88)에 의해서 가산된다. 가산 아날로그 신호는 대역외 성분 제거 필터(89)로 입력된다.
종래에는 상기 가산이 D/A 변환기의 전단에서 디지탈 가산으로써 실현되고 있었기 때문에 그 회로 규모가 크게 되었다. 그러나, 이 실시예에서는 가산기(8)가 디지탈 가산기에 비해서 회로 규모가 작은 아날로그 가산기에 의해서 실현되기 때문에 QPSK 신호 발생 장치의 회로 규모를 축소시킬 수 있다.
제16도에 나타낸 것과 같이 구성한 신호 발생 장치의 ROM(85)에는 △∑ 변조기에 루트 롤-오프 신호를 입력하여 데이터 변환하여 얻은 데이터가 기억된다. △∑ 변조기는 제17도에 나타낸 바와 같이 X 입력 단자(91)에 접속되는 가산기(92)와, 직렬로 접속된 복수의 Z-1회로(931∼93n)와, 복수의 α 계수 회로(941∼94n+1)와, 복수의 β 계수 회로(951∼95n)와, 가산기(96)와, 비교기(97)와, Z-1회로(98)에 의해서 구성된다.
가산기(92)는 입력 신호, 즉 루트 롤-오프 신호와 계수 회로(951∼95n)의 출력 신호와 Z-1회로(98)의 출력 신호를 가산하고 가산 신호를 초단 Z-1회로(931) 및 α 계수 회로(941)에 입력한다. α 계수 회로(941)는 가산기(92)의 출력 신호에 계수(α1)를 승산하고 계수 회로(942∼94n+1)는 Z-1회로(931∼93n)의 출력 신호의 계수(α2∼αn+1)를 각각 승산한다. 이들 계수 회로(942∼94n+1)의 출력 신호는 가산기(96)로 입력되어 가산된다. 가산기(96)의 출력 신호는 비교기(97)로 입력되고 임계치와 비교된다. 비교기(7)의 출력 신호는 y 출력 단자(97)로 입력되고 임계치와 비교된다. 비교기(97)의 출력 신호는 y 출력 단자(99) 및 Z-1회로(98)로 출력된다. β 계수 회로(951∼95n)는 Z-1회로(931∼93n)의 출력 신호에 계수(β2∼βn)를 각각 승산한다. β 계수 회로(951∼95n)의 출력 신호 및 Z-1회로(98)의 출력 신호는 가산기(92)에 의해서 가산된다.
상기와 같은 △∑ 변조기는 제18도에 나타낸 바와 같이 장해를 주어서는 안되는 주파수에 대해서 노이즈를 억제할 수 있는 노이즈 셰이핑 특성을 갖게 구성된다. 즉 제18도에 있어서 입력(x)으로부터 출력(y)으로의 전달 함수를 다음 식과 같이 설정한다.
y=a(z)x+b(z)Q
단, Q는 양자화기에서 발생하는 양자화 노이즈이다.
상기 식에서 장해를 주어서 안될 주파수에 b(z)가 영점을 갖도록 계수들(α,β)을 설정함으로써 상술한 노이즈 셰이핑 특성을 갖도록 할 수 있다. 예를 들어 4차의 △∑ 변조기의 경우에 2개의 영점을 fs/m으로 설정하기 위해서는 다음과 같이 α 및 β를 설정하면 된다.
b(Z)=(1-z-1)2(1-2cos(π/m)z-1+z-2)
제18도는 600Hz에 영점을 둔 경우의 노이즈 셰이핑 특성을 나타내고 있다. 제18도에서 알 수 있는 바와 같이 장해를 받는 주파수 600Hz 부근에서는 노이즈가 감소된 시스템의 소형화가 실현 가능하다.
제11도의 실시예로서 제16도에 파선으로 나타낸 바와 같이 D/A 변환기(86)의 후단에 가중치 회로(α 계수기)(87)를 설비할 수 있다. 가중치 회로(87)를 설비함으로서 디지탈 롤-오프 필터를 사용할때와 같이 임퍼스리스폰스에 상당하는 리스폰스의 응답에 있어서 진폭이 작은 부분에서는 D/A 변환기(96)의 아날로그 출력 신호의 진폭을 작게하고 양자화 노이즈 그 자체를 적게하여 잡음 특성을 더 개선할 수 있다.
또 상술한 노이즈 셰이핑 특성을 개선한 변조기를 사용한 구성은 제8도, 제10도, 제11도 및 제15도에 나타낸 실시예에 있어서도 마찬가지로 적용시킬 수 있다. 또 상기 설명에서는 QPSK 신호 발생 장치에 대해서 설명하였으나 본 발명은 QPSK 신호를 발생하는 장치에 한정되는 것이 아니고 신호 형식에 상관없이 적용시킬 수 있다.
상술한 본 발명에 의하면 종래 필요했던 디지탈 롤-오프 필터 또는 회로 규모가 큰 디지탈 가산기가 불필요하여 회로 규모를 축소할 수 있게 된다. 또 전류 출력형 D/A 변환기를 사용함으로써 회로 규모를 축소할 수 있는 동시에 회로 소자에 대한 소자 정도의 요구를 대폭으로 완화할 수 있고, VLSI 등의 실현이 용이해지고 수율의 향상, 더 나아가서 원가의 저감이 가능해진다.

Claims (5)

  1. 시계열 입력 신호를 시계열 디지탈 신호로 변환하는 신호 변환 수단과; 상기 신호 변환 수단으로부터의 시계열 디지탈 신호를 복수의 디지탈 신호로 분할하여 보지하고, 그들 디지탈 신호를 병렬로 출력하는 신호 보지 수단과; 상기 신호 보지 수단으로부터의 복수의 디지탈 신호에 각각 대응하는 복수의 성형 파형 데이터를 출력하는 파형 성형 수단과; 상기 파형 성형 수단으로부터의 복수의 성형 파형 데이터를 출력하는 파형 성형 수단과; 상기 파형 성형 수단으로부터의 복수의 성형 파형 데이터를 복수의 아날로그 신호로 변환하는 D/A 변환 수단과; 상기 D/A 변환 수단으로부터의 아날로그 및 신호에서 불요 주파수 성분을 제거하는 필터 수단을 구비하는 것을 특징으로 하는 신호 발생 장치.
  2. 제1항에 있어서, 상기 필터 수단은 상기 필터 수단은 상기 D/A 변환 수단으로부터의 복수 아날로그 신호를 가산하여 합신호를 출력하는 가산회로를 구비하며, 이 가산회로로부터의 회신호에서 불요 주파수 성분을 제거하는 필터 회로인 것을 특징으로 하는 신호 발생 장치.
  3. 제1항에 있어서, 파형성형 수단은 상기 신호 보지수단으로부터의 복수의 디지탈 신호에 각각 대응한 복수의 △∑ 변환 데이터를 각각 기억하는 복수의 기억 수단을 포함하는 파형 성형 회로이며, 상기 D/A 변환 수단은 상기 복수의 기억 수단에서 출력되는 복수의 △∑ 변환 데이터를 복수의 아날로그 신호로 변환하는 D/A 변환 회로이며, 상기 필터 수단은 상기 D/A 변환 수단으로부터의 복수의 아날로그 신호를 가산하여 아날로그 합신호를 출력하는 가산 회로를 구비하며, 상기 가산 수단으로부터의 아날로그 합신호에서 불요 주파수 성분을 제거하는 필터 회로인 것을 특징으로 하는 신호 발생 장치.
  4. 제1항에 있어서, 상기 파형 성형수단은 상기 신호 보지 수단으로부터의 복수의 디지탈 신호의 조합에 의해 결정되는 합성 성형 파형 데이터를 출력하는 파형 성형 회로인 것을 특징으로 하는 신호 발생 장치.
  5. 제1항에 있어서, 상기 필터수단은 상기 D/A 변환 수단으로부터의 복수의 아날로그 신호의 각각에 이들 아날로그 신호의 파형에 따른 가중치 계수를 승산하여 가중치 부여된 아날로그 신호를 가산하여 합신호를 출력하는 가산 수단을 구비하며, 상기 가산 수단으로부터의 합신호에서 불요 주파수 성분을 제거하는 필터 회로인 것을 특징으로 하는 신호 발생 장치.
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