JP3410785B2

JP3410785B2 - 信号発生装置

Info

Publication number: JP3410785B2
Application number: JP26729693A
Authority: JP
Inventors: 彰安田; 誓高橋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-10-30
Filing date: 1993-10-26
Publication date: 2003-05-26
Anticipated expiration: 2018-05-26
Also published as: JPH06224955A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号発生装置、特にＱ
ＰＳＫ（Quadrature Phase Shift Keying)信号発生装置
に関する。

【０００２】

【従来の技術】ＱＰＳＫ符号は、時系列データを単位デ
ータ列に分割し、これらの単位データ列を互いに直交す
るＩチャネルおよびＱチャネルの信号に置き換えて状態
を表現する変調方式に用いられる符号である。この符号
によれば，ＩＱ平面において、（Ｉ，Ｑ）の組み合わせ
により、例えば（０、０）（１、０）（０、１）（１、
１）の４つの状態を表現することが可能である（財団法
人、電波システム開発センター、ＲＣＲ−ＳＲＤ−２７
参照）。

【０００３】従来、このＱＰＳＫ信号を発生するため
に、例えばＱＰＳＫ信号発生器が用いられていた。時系
列で入力されたデジタル信号はマッピング回路によりＩ
およびＱ信号で表されるＱＰＳＫ符号に変換される。Ｉ
およびＱ信号は所定のクロックに従ってマッピング回路
から出力され、ＱＰＳＫ符号同士の符号間干渉を防ぐた
めにデジタルロールオフフイルタに入力される。このデ
ジタルロールオフフイルタ(digital roll-off filter)
の出力はデジタルアナログ変換器でアナログ信号に変換
され、不要周波数成分を減衰させるためローパスフイル
タに入力される。このローパスフイルタの出力がＱＰＳ
Ｋ信号となる。

【０００４】

【発明が解決しようとする課題】上記従来の信号発生装
置に使用されるデジタルロールオフフイルタは、一般に
ＦＩＲ(finite impulse response) 型もしくはＩＩＲ(i
nfinite impulse response) 型のデジタルフイルタで実
現されるが、これらのデジタルフイルタはデジタル加算
器やデジタル乗算器もしくはデジタル遅延素子などによ
って構成され、これらのデジタル回路の回路規模は一般
に大きなものとなっており、ＱＰＳＫ信号発生器を小型
化する上で障害となっていた。

【０００５】この障害を回避するために、回路規模の大
きなデジタルロールオフフイルタを用いないでＱＰＳＫ
信号器を構成する方法が提案されている。この方法によ
ると、ＱＰＳＫ信号は（Ｉ，Ｑ）の組み合わせで決まる
４通りしか使われないので、マッピング回路により変換
されたＱＰＳＫ信号を実時間でデジタルロールオフフイ
ルタに入力する代わりに入力信号に対するデジタルロー
ルオフフイルタのインパルスレスポンスを予め準備して
おき、入力があったときにその入力信号に対するインパ
ルスレスポンスを順次出力することによって、デジタル
ロールオフフイルタの機能が実現される。

【０００６】この場合に、入力信号に対するインパルス
レスポンスを実時間で近似するために現実には出力信号
へ与える影響が十分に小さくなる程度に複数のデジタル
ロールオフフイルタのインパルスレスポンスを加算した
結果を出力している。この場合にもデジタルロールオフ
フイルタのインパルスレスポンスは複数のビットのデジ
タルデータであるので、これを加算するために回路規模
の大きなデジタル加算器が必要となるという問題が生じ
ていた。

【０００７】以上述べたようにデジタルロールオフフイ
ルタを用いた場合には、大規模なデジタル回路でデジタ
ルロールオフフイルタを構成するため、ＱＰＳＫ信号発
生器全体を小型化することが困難であった。また、デジ
タルロールオフフイルタを用いない信号発生器の場合で
も、デジタルデータの加算回路を必要とするためＱＰＳ
Ｋ信号発生器の小型化に適さないという同様な問題を有
していた。

【０００８】以上述べたように従来のＱＰＳＫ信号発生
器では、回路規模の大きなデジタルフイルタが必要であ
った。また、デジタルフイルタを用いないで機能を書き
換えた場合においても回路規模の大きなデジタル加算器
が必要であるといった問題点を有していた。さらに、信
号精度を向上させるためには、Ｄ／Ａを構成する素子と
して高精度の特性の素子を必要とする問題がある。本発
明は、デジタルフイルタやデジタル加算器を用いること
なく、また高精度素子を必要としないＱＰＳＫ信号発生
装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】この発明の第１の局面に
よると、時系列の入力信号をデジタル信号に変換する信
号変換回路と、信号変換回路からの相前後する複数のデ
ジタル信号を保持し、それらを並列に出力する信号保持
回路と、信号保持回路の出力信号に対応した成形波形デ
ータを出力する波形成形回路と、波形成形回路の出力を
アナログ信号に変換する変換回路と、変換回路から複数
のアナログ出力を加算する加算回路と、加算回路の出力
から不要周波数成分を除去する除去回路とを備えている
信号発生装置が提供される。

【００１０】また、この発明の第２の局面によると、時
系列の入力信号をデジタル信号に変換する信号変換回路
と、信号変換回路からの相前後する複数のデジタル信号
を保持し、それらを並列に出力する信号保持回路と、信
号保持回路の出力信号の組み合わせにより定まる合成成
形波形データを出力する波形成形回路と、合成成形波形
の出力をアナログ信号に変換する変換回路と、変換回路
からの出力信号から不要周波数成分を除去する除去回路
とを備えた信号発生装置が提供される。

【００１１】さらに、この発明の第３の局面によると、
時系列の入力信号をデジタル信号に変換する信号変換回
路と、信号変換回路からの相前後する複数のデジタル信
号を保持し、それらを並列に出力する信号保持回路と、
信号保持回路の出力信号に対応したΔΣ変換データを記
憶した複数の記憶回路と、複数の記憶回路から出力され
るΔΣ変換データをアナログ信号に変換する変換回路
と、変換回路からの出力信号から不要周波数成分を除去
する除去回路とを備えた信号発生装置が提供される。

【００１２】

【作用】本発明の信号発生器においては、デジタルロー
ルオフフイルタのインパルスレスポンスに相当するイン
パルスレスポンスを含むデジタルデータ群を備え、入力
されたＱＰＳＫ信号に対応したデジタルデータをデジタ
ルアナログ変換した後にアナログ信号加算回路でＱＰＳ
Ｋ信号を生成する。

【００１３】この発明の第１の局面によると、アナログ
データを加算することによりＱＰＳＫ信号を合成できる
ので、デジタル加算器を用いていた従来の装置に比べて
回路規模の小さいなＱＰＳＫ信号発生装置を構成するこ
とができる。特にデジタルアナログ変換されたアナログ
データを電流出力とすることにより信号線を結線して電
流加算できるので、ハードウエアとしてアナログ加算器
を設ける必要がない。

【００１４】また、この発明の第２の局面により、デジ
タルロールオフフイルタのインパルスレスポンスの加算
結果をデータとして保持し、入力されたＱＰＳＫ信号に
対応したインパルスレスポンスの加算結果を出力する特
徴がある。

【００１５】入力されるＱＰＳＫ信号の種類は予め分か
っているため、これに対応したインパルスレスポンスの
合成波形を波形成形回路に用意することにより加算器を
除いた分だけ信号発生器の構成を小さくすることができ
る。

【００１６】さらに、この発明の第３の局面によると、
ΔΣ型デジタルアナログ変換器などによってオーバーサ
ンプウリング符号化したデータを用いてＱＰＳＫ符号を
発生する。

【００１７】オーバーサンプリングおよびノイズシェー
ピングによって帯域内の量子化ノイズを低減し、１ビッ
ト符号によって帯域内心号を高精度に表現するためデジ
タルアナログ変換器への素子精度を大幅に緩和すること
が可能となり、デジタルアナログ変換器の回路規模を大
幅に小型化し、簡略化することができる。

【００１８】

【実施例】以下、図面を参照しながら実施例を説明す
る。図１に示す第１の実施例によると、マッピング回路
１０は入力される時系列デジタル信号をＩおよびＱ信号
でなるＱＰＳＫ符号に変換する。このマッピング回路１
０のＩ出力端子およびＱ端子はＩおよびＱチャネルの信
号発生器Ｉ−ＧＥＮおよびＱ−ＧＥＮにそれぞれ接続さ
れる。ＩおよびＱチャネル信号発生器は同じ回路構成を
有する。この実施例では、Ｉチャネル信号発生器Ｉ−Ｇ
ＥＮについて詳細に説明する。

【００１９】信号入力端子１１は入力データを保持する
データ保持回路１２の入力端子に接続される。データ保
持回路１２は信号入力端子１１に接続される複数のスイ
ッチ１２ａとこれらスイッチ１２ａを順次駆動する基準
クロック信号を発生する基準クロック発生器１２ｃとス
イッチ１２ａにそれぞれ接続される複数のメモリ１２ｂ
とにより構成され、このデータ保持回路１２の出力端子
はデータ保持回路１２のメモリ１２ｂからそれぞれ出力
されたデータをそれそれ波形成形する複数の波形成形器
により構成される波形成形回路１３の入力端子に接続さ
れる。波形成形回路１３の複数の波形成形器の出力端子
はＤ／Ａ変換回路１４の複数のＤ／Ａ変換器１４ａにそ
れぞれ接続される。Ｄ／Ａ変換回路１４の出力端子は加
算回路１５を介して帯域外成分除去回路１６に接続され
る。Ｄ／Ａ変換回路１４及び加算回路１５は図２に示す
ようにインバータ１４ａと抵抗素子１５ａとで構成され
る。帯域外成分除去回路１６は、加算回路１５から出力
されるインパルスレスポンスアナログ加算結果信号から
高周波成分を除去し、出力信号を出力端子１７に出力す
る。

【００２０】上記構成の信号発生装置において、データ
保持回路１２では、入力されたＩ（およびＱ）信号が基
準クロック回路１２ｃからの選択信号により切り換えら
れる切り換え回路１２ａを介してラッチ、フリップフロ
ップなどの状態保持機能を有するメモリ１２ｂに記憶さ
れる。波形成形回路１３には、デジタルロールオフフイ
ルタのインパルスレスポンスに相当するインパルスレス
ポンスを記憶しておき、データ保持回路１２から転送さ
れる信号に対応したインパルスレスポンスを出力する。
Ｄ／Ａ変換回路１４は、デジタルのインパルスレスポン
をアナログ信号に変換し、このアナログ信号をアナログ
加算回路１５により加算処理した後、帯域外成分除去回
路１６はアナログ信号から高周波成分を除去して出力端
子１７からＱＰＳＫ信号を出力する。

【００２１】従来では、有限のインパルスレスポンスを
加算する場合にＡ／Ｄ変換回路の前段でデジタル加算を
行っていたためデジタルの加算器が必要となり、その回
路規模が大きなものとなっていたため、信号発生器全体
の小型化をはかることができなかったが、本発明によれ
ば、加算回路１５がアナログ加算器より構成することが
可能となり、デジタル加算器に比べてはるかに回路規模
を縮小することができる。従って、ＱＰＳＫ信号発生装
置の回路規模を縮小することが可能となる。

【００２２】ここで、Ｄ／Ａ変換回路１４とアナログ加
算器１５との構成を変更し、個々のＤ／Ａ変換器１４ａ
により変化されたアナログデータを電流値として表現す
れば，Ｄ／Ａ変換器１４ａの出力線を結線することによ
り電流出力を加算することができる。従って、実質的に
アナログ加算器を省略し、ＱＰＳＫ信号発生装置の構成
をさらに簡略化することができる。また、Ｄ／Ａ変換器
に電流出力型の変換器を用いる変わりに電圧出力型のＤ
／Ａ変換器の出力を電圧電流変換しても良い。

【００２３】さらに、図１に示すデータ保持回路１２で
は、入力信号を基準クロック回路１２ｃから発生する基
準信号によりスイッチ１２ａが切り換えられ、時系列で
入力信号が選択的にメモリ１２ｂに順次記憶され、時系
列データが並列データに変換されてデータ保持回路１２
から出力される。

【００２４】図３のデータ保持回路の変形例によると、
直列に接続された複数のメモリ２１が設けられ、基準ク
ロック回路２２からのクロックに応答して順次隣のメモ
リにデータが転送される。メモリ２１の各々からデータ
が送り出されることにより、時系列データが並列データ
に変換される。このことから、メモリ２１は入力信号の
遅延素子として機能し、時系列のデータを保持し、それ
を並列データに変換する機能を果たすことになり、デー
タ保持回路として応用できる。

【００２５】図３に示すデータ保持回路を用いた場合に
は、波形成形回路１３の構成が以下のように変更され
る。即ち、図１の構成のＱＰＳＫ信号発生装置では、波
形成形回路１３には、デジタルロールオフフイルタのイ
ンパルスレスポンスにほぼ対応したデジタルデータが記
憶される。

【００２６】これに対して、図３のデータ保持回路から
はある一定時間に蓄積された時系列データが転送される
ため、この場合の波形成形回路１３にはＱＰＳＫ信号の
それぞれの符号に対するインパルス応答を記憶させる必
要がある。入力信号列に対するインパルス応答には時間
的に重畳した部分が存在するので、インパルス応答が時
間軸方向に分割され、分割成分にそれぞれ対応したデー
タが別々に波形成形回路１３ａに記憶される。波形成形
回路１３ａは入力されたＱＰＳＫ信号がそれぞれの分割
されたデータに対応する信号を送り出す。これらのデー
タは図１と同様にデジタル信号であるので、図１の信号
と同様な処理がなされ、Ｄ／Ａ変換回路１４によりアナ
ログ信号に変換される。Ｄ／Ａ変換器１４ａからのＱＰ
ＳＫアナログ信号はアナログ加算器１５により加算さ
れ、帯域外成分除去回路１６に入力される。帯域外成分
除去回路１６は加算信号から帯域外成分を除去し、出力
信号を送出する。

【００２７】次に、図４を参照して第３実施例を説明す
る。この実施例によると、入力信号は、図１に示すよう
なマッピング回路１０によりＱＰＳＫ信号に変換された
後にＩおよびＱチャネル毎にアドレス回路３１に入力さ
れる。アドレス回路３１は、ＲＯＭ３２に接続され、入
力信号に応じたアドレス信号を発生する。ＲＯＭ３２
は、入力信号に対応するインパルスレスポンスを記憶し
ており、入力信号に対応するアドレス信号に応じてイン
パルスレスポンスを読み出す。即ち、アドレス回路３１
は、図５に示すように直列に接続された複数の遅延素子
３５により構成されるシフトレジスタ３６およびアドレ
ス変換回路（カウンタ）３７により構成され、マッピン
グ信号が初段の遅延素子３５に入力されることにより、
各遅延素子３５に蓄積された信号に対応してアドレス変
換回路３６がアドレス信号を出力する。ＲＯＭ３２は、
入力信号に対応するアドレス信号を受けて、インパルス
レスポンスをＤ／Ａ変換器３３に出力する。また、アド
レス変換回路３７は、クロック信号に従ってアドレス信
号を発生する。

【００２８】ＱＳＰＫ出力信号は、入力信号に対するデ
ジタルロールフイルタのインパルスレスポンスに相当す
るインパルスレスポンスの和として表される。この実施
例では、ＲＯＭ３２に、ＱＰＳＫ信号の各組み合わせに
応じたインパルスレスポンスの和（重ね合わせ）の信号
が記憶され、アドレス回路３１からのアドレス信号に従
ってＲＯＭ３２の内容が読み出される。これにより、図
１に示されるようなデータ保持回路１２が１個のＲＯＭ
３２により構成できる。このＲＯＭ３２からの信号はＤ
／Ａ変換器３３によりアナログ信号に変換され、フイル
タ３４により不要な周波数成分が除去された後、ＱＰＳ
Ｋ信号として出力される。

【００２９】図６を参照して第４の実施例を説明する。
入力信号はマッピング回路（図示せず）によりＱＰＳＫ
信号に変換された後、アドレス回路４１に入力される。
アドレス回路４１は入力されたＱＰＳＫ信号系列に応じ
たインパルスレスポンスを重畳した信号を再現するため
に複数のアドレスを発生する。ＲＯＭ４２には、複数の
Ｄ／Ａ変換器４５に入力すべきインパルスレスポンスの
データが記憶されている。データ保持回路４３の各記憶
素子（例えばラッチ）４４には、入力されたＱＰＳＫ信
号系列に対応し、ＲＯＭ４２から読み出されたインパル
スレスポンスのデータが保存される。アドレス回路４１
によりアドレス指定されたデータが記憶素子４４から読
み出され、Ｄ／Ａ変換器４５によりアナログ信号に変換
されたインパルスレスポンスデータが加算されることに
よりインパルスレスポンスデータが重畳された信号が得
られる。

【００３０】図６に示す第４の実施例によると、ＲＯＭ
４２の記憶容量は第１実施例で必要とする記憶容量と同
程度のもので十分であり、アドレス切り換えを行うこと
により、１個のＲＯＭ４２に複数のインパルスレスポン
スデータを記憶することができる。このように構成すれ
ば、１つのＲＯＭに対して１つのイパルスレスポンスデ
ータを対応させる必要がなく、ＲＯＭの記憶容量の有効
活用を図ることができる。

【００３１】この場合、記憶素子４４には、入力された
ＱＰＳＫ信号系列に対応したインパルスレスポンスが単
独で蓄積され、クロック信号により読み出すことが可能
であり、また、複数のインパルスレスポンスに対応した
ＲＯＭテーブルを求めて蓄積し、アドレス指定に従って
インパルスレスポンスを選択的に出力することができ
る。さらに、本実施例では、ＲＯＭ４２に記憶されたデ
ータを蓄積するために記憶素子４４が配置されている
が、記憶素子４４は入力信号系列を記憶するように配置
されてもよく、また、Ｄ／Ａ変換した後にアナログデー
タを記憶するよう配置することもできる。

【００３２】図７を参照して第５の実施例を説明する。
入力信号は、マッピング回路（図示せず）によりＱＰＳ
Ｋ信号に変換され、データ保持回路５１において、基準
クロック回路５１ｃの基準クロックにより順次切り換え
られるスイッチ５１ａを介してメモリ５１ｂに順次記憶
される。波形成形回路５２は入力されたＱＰＳＫ信号に
より制御され、波形成形回路５２内の記憶素子には、そ
れぞれのＱＰＳＫ信号に対応し、符号間干渉除去フイル
タによってフイルタ処理されたインパルスレスポンスが
ΔΣ変調器によって代表されるオーバーサンプリング型
変調器（参考文献湯川彰“オーバーサンプリングＡ
−Ｄ変換技術”日経ＢＰ社）によって変調され、１ビッ
トもしくは数ビットの信号の形態で記憶される。

【００３３】オーバーサンプリング符号は、オーバーサ
ンプリングおよびノイズシェーピングによって帯域内の
量子化ノイズを低減し、１ビット符号でありながら帯域
内信号を高精度に表現することのできる符号である。従
って、波形成形回路５２内の記憶素子に上述したような
信号を記憶することにより、次段のＤ／Ａ変換器５３の
回路規模が著しく削減され、さらに１ビット符号を用い
た場合に大きな効果がある。

【００３４】即ち、１ビット符号を用いることにより、
Ｄ／Ａ変換器５３の符号長が１ビットとなり、その回路
規模が縮小されるだけでなく、Ｄ／Ａ変換器５３がスイ
ッチ素子だけで構成でき、素子精度の要求が事実上なく
なる。このため、ＱＰＳＫ信号発生装置がＬＳＩ上で容
易に構成できる。また、オーバーサンプリング符号を用
いているためフイルタ５５に対する素子精度の要求が緩
和され、Ｄ／Ａ変換器５３の回路規模を大幅に縮小する
ことができる。

【００３５】この実施例では、Ｄ／Ａ変換器５３として
は電流出力型を用いており、アナログ加算器５４が出力
線の結線によって実現される。これによってアナログ加
算器５４は不要となるが、出力信号が電流であるためフ
イルタ５５は電流入力型とするか、電流ー電圧変換回路
により電圧に変換した後にフイルタ５５に入力し、この
フイルタから出力を得てもよい。

【００３６】また、この実施例に用いられるオーバーサ
ンプリング型変調器として電圧出力型を用いて、アナロ
グ信号を出力するので、アナログ加算器を備えたとして
も、デジタル加算器と比較してはるかに小さい構成とす
ることができる。

【００３７】この実施例において、データ保持回路５１
として図３に示した回路を用いることができる。但し、
入力データの保持回路の種類によってＲＯＭに蓄積すべ
きデータが異なるものとする。図７に示すデータ保持回
路５１を用いた場合には、インパルスレスポンスに一定
時間分のウインドウを掛けたインパルスレスポンスの一
部をオーバーサンプリングしたデータがＲＯＭに蓄積さ
れる。これに対して、図３に示すデータ保持回路５１を
用いた場合には、デジタルロールオフフイルタのインパ
ルスレスポンスをオーバーサンプリングすることによっ
て得られるデータがＲＯＭに蓄積される。

【００３８】上記実施例において、４相のＱＰＳＫ信号
が使用されているが、２相または８相などのＱＰＳＫ信
号にも本発明は適用でき、信号形式に関わらず信号発生
器として動作させることができる。

【００３９】図８を参照して第６の実施例を説明する。
この実施例では、デジタル信号が入力される入力端子６
１がマッピング回路６２の入力端子に接続され、このマ
ッピング回路６２のＩおよびＱ信号出力端子はＩおよび
Ｑ信号処理部６３ａおよび６３ｂの入力端子にそれぞれ
接続される。Ｉ信号処理部６３ａは、マッピング回路６
２からのＩ信号を順次遅延するため直列に接続された複
数の遅延素子６４と、マッピング回路６２のＩ信号出力
端子に接続されるＲＯＭ６５および遅延素子６４の出力
端子にそれぞれ接続される複数のＲＯＭ６５と、これら
ＲＯＭ６５の出力端子にそれぞれ接続される複数のＤ／
Ａ変換器６６とこれらＤ／Ａ変換器６６の出力端子にそ
れぞれ接続される複数の重み付け回路６７とこれら重み
付け回路６７の出力端子に接続される加算器６８と、加
算器６８の出力端子に接続される帯域外除去フイルタ６
９により構成される。Ｑ信号処理部６３ｂはＩ信号処理
部６３ａと同じ回路構成を有する。

【００４０】図８の第６実施例において、入力端子６１
に入力されたデジタル信号はマッピング回路６２によっ
てＩおよびＱ信号によりなるＱＰＳＫ信号に変換され
る。ＲＯＭ６５にはＱＰＳＫ信号のそれぞれの符号に対
応するインパルスレスポンスが記憶されている。入力信
号列に対するインパルスレスポンスは、図９に示される
ように重畳した部分が存在する。そのため、インパルス
レスポンスは分割され，ＲＯＭ６５に別々に記憶され
る。即ち、ＱＰＳＫ信号が遅延素子６４に順次遅延さ
れ、分割されたＱＰＳＫ信号として、複数のＲＯＭ６５
にそれぞれ別々に記憶される。これらＲＯＭ６５からの
出力デジタル信号はＤ／Ａ変換器６６によりアナログ信
号に変換され、重み付け回路６７において所定の重み係
数が乗ぜられる。重み付け回路６７からの重み付けアナ
ログ信号は加算器６８により加算され、加算アナログ信
号は帯域外除去フイルタ６９に入力され、このフイルタ
６９により不要な信号成分が除去された後、ＱＰＳＫ信
号が出力端子７０を介して送出される。

【００４１】この実施例では、図９に示される出力波形
に応じて重み付け回路６７の重み係数を変化させる。即
ち、振幅の小さい部分では、重み係数αn が小さく設定
され、逆に振幅が大きい部分では、重み係数α_n が小さ
く設定される。これに対応してＲＯＭ６５に記憶してお
くデータを１／α_n （重み係数）倍しておくことによ
り、量子化ノイズの影響が低減できる。

【００４２】図１０は第７実施例を示している。この第
７実施例では、Ｄ／Ａ変換器６６として図２に示すよう
な電流出力型Ｄ／Ａ変換器が用いられ、これらＤ／Ａ変
換器６６の電流出力が結線により接続されることにより
加算器を構成している。即ち、電流型Ｄ／Ａ変換器を用
いることにより、図８の第６実施例の加算器６８が省か
れ、Ｄ／Ａ変換器の出力を結線することにより加算器の
役目を果たしている。従って、アナログ加算器の回路規
模が小さくできる。なお、同実施例において、Ｄ／Ａ変
換器に電流出力型を用いているが、電圧出力型の出力を
電圧電流変換しても良い。

【００４３】図１１は第８実施例を示している。この実
施例では、入力端子７１を介した入力信号はマッピング
回路７２によりＱＰＳＫ信号に変換される。ＱＰＳＫ信
号はＩおよびＱ信号処理部７０ａおよび７０ｂに入力さ
れ、直接および遅延素子７４を介してＲＯＭ７５を制御
する。ＲＯＭ７５は、それぞれのＱＰＳＫ信号に対応
し、符号間干渉除去フイルタにより得られるインパルス
レスポンスを、ΔΣ変調器により代表されるオーバーサ
ンプリング型変調器（参考文献：湯川彰“オーバーサ
ンプリングＡ−Ｄ変換技術”日経ＢＰ社）によって変調
された、１ビットもしくは数ビットの信号を記憶してい
る。即ち、図１２に示す出力波形Ｓａが複数に分割さ
れ、分割波形ＳｄがΔΣデータに変換されＲＯＭ７５に
記憶されている。各ＲＯＭ７には、図１３に示されたＩ
Ｑ平面のＩ軸（またはＱ軸）の値、即ち１，１／２
^1/2 ，０，−１／２^1/2 、ー１にそれぞれ対応する５つ
の記憶領域を有し、これら記憶領域がＩ信号によりアド
レス指定され、入力Ｉ信号に対応するΔΣデータが読み
出される。

【００４４】ＲＯＭ７５に上述したような信号を記憶す
ることによりＤ／Ａ変換器の回路規模が著しく削減さ
れ、さらに１ビット符号を用いた場合においてその効果
が大きい。即ち、１ビット符号を用いることにより，Ｄ
／Ａ変換器７６の符号長が１ビットとなり、その回路規
模が縮小するばかりでなく、Ｄ/ Ａ変換器７６がスイッ
チ素子だけで構成でき、素子精度の要求は事実上なくな
る。このため、ＱＰＳＫ信号発生器はＬＳＩ上で容易に
構成できる。また、オーバーサンプリング符号を用いて
いるため、フイルタ７９の性能に対する要求も緩和され
る。さらに、この実施例では、出力波形に応じて重み付
け回路７７の重み係数α_n を変化させる。即ち、振幅の
小さい部分では、重み付け係数α_n を小さくし、逆に振
幅が大きい場合には、重み係数α_n を大きくする。これ
に対応してＲＯＭ７５に記憶しておくデータを１／α_n
倍しておくことにより、量子化の影響を低減することが
できる。このときのインパルスレスポンス１つ分に対応
した出力波形の振幅変化の様子が図１４に示され、振幅
変化は段階状の包絡線を示す。この図より明らかなよう
にΔΣ変調された信号は量子化ノイズを大幅に低減する
ことができる。従って、フイルタ７９は急峻なフイルタ
特性を有するフイルタにより構成する必要がなくなる。

【００４５】図１５は第９の実施例を示している。この
実施例において、Ｄ／Ａ変換器７６に図２に示すような
電流出力型を用い、第８実施例の加算器がＤ／Ａ変換器
７６の出力線を結線することにより代用している。従っ
て、第８実施例よりもさらに回路規模が縮減できる。ま
た、出力信号が電流であるためにフイルタ７９を電流型
とするか、電流ー電圧変換回路により電圧に変換した後
に電圧型フイルタに入力しても良い。

【００４６】以上の例で説明した信号発生装置において
は、ノイズシェーピングによって帯域内の量子化ノイズ
を低減することが可能であるが、逆にいうと帯域外のノ
イズが増大することとなるため、他信号への障害が問題
となる場合がある。このような場合に他信号への影響を
低減することができる第１０の実施例を図１６ないし図
１８を参照して以下に説明する。

【００４７】概略的には、ある特定の周波数帯域におけ
る雑音のレベルを抑制するようなノイズシェーピング特
性を有するオーバーサンプリング型変換器を用いて信号
発生装置を構成することにより、特定の周波数における
不要な雑音レベルを抑制し、帯域外阻止フイルタへの要
求を緩和することができる。

【００４８】図１６の回路によると、入力端子８１より
入力されたデジタル信号は、マッピング回路８２によっ
てＩおよびＱ信号でなるＱＰＳＫ信号に変換される。Ｉ
およびＱ信号に対する処理は同じであるためにＩ信号の
処理について説明する。

【００４９】ＲＯＭ８５はＱＰＳＫ信号のそれぞれの符
号に対するインパルスレスポンスを記憶している。入力
信号列に対するインパルスレスポンスは、図９に示され
るように重畳した部分を有する。そのため、インパルス
レスポンスが分割され、それぞれ別のＲＯＭ８４に分割
記憶されている。遅延素子８４はＱＰＳＫ信号を分割さ
れたＲＯＭ８４にそれぞれ正しく入力するために用いら
れる。これらのＲＯＭ８４からの出力デジタル信号は、
Ｄ／Ａ変換器８６によってアナログ信号に変換され、ア
ナログ加算器８８によって加算される。加算アナログ信
号は帯域外成分除去フイルタ８９に入力される。

【００５０】従来では、上記の加算がＤ／Ａ変換器の前
段でデジタル加算として実現されていたためその回路規
模が大きなものとなっていた。しかし、この実施例で
は、加算器８８がデジタル加算器に比べ回路規模の小さ
なアナログ加算器によって実現するため、ＱＰＳＫ信号
発生装置の回路規模を縮小することができる。

【００５１】図１６に示すように構成した信号発生装置
のＲＯＭ８５には、ΔΣ変調器にルートロールオフ信号
を入力し、データ変換して得たデータが記憶される。Δ
Σ変調器は、図１７に示すようにｘ入力端子９１に接続
される加算器９２と、直列に接続された複数の遅延回
路、即ちｚ^-1回路９３₁ 〜９３_n と、複数のα係数回路
９４₁ 〜９４_n+1 と、複数のβ係数回路９５₁ 〜９５_n
と、加算器９６と、比較器９７と、遅延回路、即ちｚ^-1
回路９８とにより構成される。

【００５２】加算器９２は入力信号、即ちルートロール
オフ信号と係数回路９５₁ 〜９５_nの出力信号とｚ^-1回
路９８の出力信号とを加算し、加算信号を初段ｚ^-1回路
９３₁ およびα係数回路９４₁ に入力する。ｚ^-1回路９
３₁ は加算信号を遅延し、遅延信号を次段のｚ^-1回路９
３₂ に入力する。即ち、ｚ^-1回路９３₁ 〜９３_n は加算
信号を順次遅延し、遅延信号を出力する。α係数回路９
４₁ は加算器９２の出力信号に係数α₁ を乗算し、係数
回路９４₂ 〜９４_n+1 はｚ^-1回路９３₁ 〜９３_n の出力
信号に係数α₂ 〜α_n+1 をそれぞれ乗算する。これら係
数回路９４₁ 〜９４_n+1 の出力信号は加算器９６に入力
され、加算される。加算器９６の出力信号は比較器９７
に入力され、閾値と比較される。比較器９７の出力信号
はｙ出力端子９９およびｚ^-1回路９８に出力される。β
係数回路９５₁ 〜９５_n はｚ^-1回路９３₁ 〜９３_n の出
力信号に係数β₂ 〜β_n をそれぞれ乗算する。β係数回
路９５₁ 〜９５_n の出力信号およびｚ^-1回路９８の出力
信号は加算器９２により加算される。

【００５３】上記のようなΔΣ変調器は、図１８に示す
ように障害を与えるべきでない周波数に対してノイズを
抑制することができるノイズシェーピング特性を持たせ
るように構成される。即ち、図１８において、入力ｘか
ら出力ｙへの伝達関数を次式のように設定する。

【００５４】ｙ＝ａ（ｚ）ｘ＋ｂ（ｚ）Ｑ但し、Ｑは量子化器で発生する量子化ノイズである。上
記式において、障害を与えるべきでない周波数にｂ
（ｚ）が零点を持つように係数αおよびβを設定するこ
とにより、上述したノイズシェーピング特性を持たせる
ことができる。例えば、４次のΔΣ変調器の場合に２つ
の零をｆｓ／ｍに設定するためには次式のように係数α
およびβを設定すれば良い。

【００５５】ｂ（ｚ）＝（１−ｚ^-1）² （１−２ｃｏｓ（π／ｍ）ｚ^-1＋ｚ^-2）図１８は、６００Ｈｚに零をおいた場合のノイズシェー
ピング特性を示している。図１８から分かるように、障
害を受ける周波数６００Ｈｚ付近では、ノイズが減少し
ている。従来では、後置したフイルタによってこのノイ
ズを十分良くあるする必要があったが、この発明を用い
ることにより、フイルタの特性を緩和することができ、
システムの小型化が実現できる。

【００５６】第１１の実施例として、図１６に破線で示
すようにＤ／Ａ変換器８６の後段に重み付け回路（α係
数器）８７を設けることができる。重み付け回路８７を
設けることにより、ロールオフフイルタの応答におい
て、振幅が小さい部分では、Ｄ／Ａ変換器９６のアナロ
グ出力信号の振幅を小さくし、量子化ノイズそのものを
少なくし、雑音特性をさらに改善することができる。

【００５７】なお、上述したノイズシェーピング特性を
改善した変調器を用いた構成は、図１、図４、図５、図
６、図７、図８、図１０、図１１及び図１５に示す実施
例においても同様に適用することができる。また、上記
説明では、ＱＰＳＫ信号発生装置について説明したが、
本発明は、ＱＰＳＫ信号を発生する装置に限るものでは
なく、信号形式に関わらず適用できる。

【００５８】

【発明の効果】上述したこの発明によると、従来必要で
あった回路規模の大きなデジタル加算器が不要となり、
回路規模を縮小することが可能となる。また、電流出力
型Ｄ／Ａ変換器を用いることにより回路規模が縮小でき
ると同時に回路素子に対する素子精度の要求が大幅に緩
和でき、ＶＬＳＩなどの実現が容易となり、歩留まりの
向上、ひいてはコストの低減が可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例に従った信号発生装置のブ
ロック回路図。

【図２】電流型Ｄ／Ａ変換回路の回路図。

【図３】図１の信号発生装置のデータ保持回路の回路
図。

【図４】本発明の第２実施例に従った信号発生装置のブ
ロック回路図。

【図５】本発明の第３実施例に従った信号発生装置のブ
ロック回路図。

【図６】本発明の第４実施例に従った信号発生装置のブ
ロック回路図。

【図７】本発明の第５実施例に従った信号発生装置のブ
ロック回路図。

【図８】本発明の第６実施例に従った信号発生装置のブ
ロック回路図。

【図９】インパルスレスポンスの波形図。

【図１０】本発明の第７実施例に従った信号発生装置の
ブロック回路図。

【図１１】本発明の第８実施例に従った信号発生装置の
ブロック回路図。

【図１２】インパルスレスポンスとΔΣ信号を示す図。

【図１３】ＩＱ平面を示す図。

【図１４】インパルスレスポンスの波形図。

【図１５】本発明の第９実施例に従った信号発生装置の
ブロック回路図。

【図１６】本発明の第１０実施例に従った信号発生装置
のブロック回路図。

【図１７】ΔΣ変調器の回路図。

【図１８】ノイズシェーピング特性を示す図。

【符号の説明】

１０…マッピング回路、１２…データ保持回路、１３…
波形成形回路、１４…Ｄ／Ａ変換回路、１５…加算回
路、１６…帯域外成分除去フイルタ、３１…アドレス回
路、３２…ＲＯＭ、３３…Ｄ／Ａ変換回路、３４…フイ
ルタ、４１…アドレス回路、４２…ＲＯＭ、４３…デー
タ保持回路、４５…Ｄ／Ａ変換回路、４６…フイルタ、
５１…データ保持回路、５２…波形成形回路、５３…Ｄ
／Ａ変換回路、５４…加算器、５５…フイルタ、６３
ａ、６３ｂ…信号処理部、６５…ＲＯＭ、６６…Ｄ／Ａ
変換器、６７…重み付け回路、７３ａ、７３ｂ…信号処
理部、７５…ＲＯＭ、７６…Ｄ／Ａ変換器、７７…重み
付け回路、７８…加算器。８３ａ、８３ｂ…信号処理
部、８５…ＲＯＭ、８６…Ｄ／Ａ変換器、８７…重み付
け回路、８８…加算器、８９…帯域外成分除去フイル
タ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平３−159440（ＪＰ，Ａ) 特開平４−252634（ＪＰ，Ａ) 特開平４−280144（ＪＰ，Ａ) 特開平４−100403（ＪＰ，Ａ) 特開平５−236028（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 27/20

Claims

(57)【特許請求の範囲】

【請求項１】時系列の入力信号を時系列デジタル信号
に変換する信号変換手段と、前記信号変換手段からの時
系列デジタル信号を第１及び第２デジタル信号を含む複
数のデジタル信号に分割して保持し、それらデジタル信
号を並列に出力する信号保持手段と、前記信号保持手段
の複数のデジタル信号の組み合わせにより定まる合成成
形波形データに対応するΔΣ変換データを記憶する記憶
手段を含む波形成形手段と、前記波形成形手段からの合
成成形波形データをアナログ信号に変換するＤ／Ａ変換
手段と、前記Ｄ／Ａ変換手段からのアナログ信号から不
要周波数成分を除去するフイルタ手段とにより構成され
る信号発生装置。
【請求項２】時系列の入力信号を時系列デジタル信号
に変換する信号変換手段と、前記信号変換手段からの時
系列デジタル信号を第１及び第２デジタル信号を含む複
数のデジタル信号に分割して保持し、それらデジタル信
号を並列に出力する信号保持手段と、前記信号保持手段
の複数のデジタル信号にそれぞれ対応した複数のΔΣ変
換データをそれぞれ記憶する複数の記憶手段を含む波形
成形手段と、前記複数の記憶手段から出力される複数の
ΔΣ変換データを複数のアナログ信号に変換するＤ／Ａ
変換手段と、前記Ｄ／Ａ変換手段からの複数のアナログ
信号を加算し、和アナログ信号を出力する加算手段と、
前記加算手段からの和アナログ信号から不要周波数成分
を除去するフイルタ手段とにより構成される信号発生装
置。
【請求項３】時系列の入力信号を時系列デジタル信号
に変換する信号変換手段と、前記信号変換手段からの時
系列デジタル信号を複数のデジタル信号に分割して保持
し、それらデジタル信号を並列に出力する信号保持手段
と、前記信号保持手段からの複数のデジタル信号にそれ
ぞれ対応する複数の成形波形データを出力する波形成形
手段と、前記波形成形手段からの複数の成形波形データ
を複数のアナログ信号に変換するＤ／Ａ変換手段と、前
記Ｄ／Ａ変換手段からの複数のアナログ信号の各々に、
これらアナログ信号の波形に応じた重み係数を掛け、重
み付けアナログ信号を出力する重み付け手段と、前記重
み付け手段からの重み付けアナログ信号を加算し、和信
号を出力する加算手段と、前記加算手段からの和信号か
ら不要周波数成分を除去するフイルタ手段とにより構成
される信号発生装置。