JP3113525B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JP3113525B2 JP3113525B2 JP06295021A JP29502194A JP3113525B2 JP 3113525 B2 JP3113525 B2 JP 3113525B2 JP 06295021 A JP06295021 A JP 06295021A JP 29502194 A JP29502194 A JP 29502194A JP 3113525 B2 JP3113525 B2 JP 3113525B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- converter
- register
- integration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換器に係り、詳
しくは、オーバーサンプリング方式のＡ／Ｄ変換器のオ
フセットキャンセルに関するものである。
しくは、オーバーサンプリング方式のＡ／Ｄ変換器のオ
フセットキャンセルに関するものである。
【０００２】
【従来の技術】図４は、従来のオーバサンプルＡ／Ｄ変
換器（以下、単にＡ／Ｄ変換器という）のブロック回路
図である。
換器（以下、単にＡ／Ｄ変換器という）のブロック回路
図である。
【０００３】Ａ／Ｄ変換器５１に入力されたアナログ信
号Ａinは、ΔΣ（デルタ・シグマ）変調回路５２に入力
される。ΔΣ変調回路５２は、入力したアナログ信号Ａ
inの信号周波数の数十〜数百倍の周波数のクロック信号
φ1 ，φ2 に基づいてサンプリングする。そして、ΔΣ
変調回路５２は、そのサンプリングしたデータを１ビッ
トに量子化したビット列データを生成し、ディジタルフ
ィルタ５３へ出力するようになっている。
号Ａinは、ΔΣ（デルタ・シグマ）変調回路５２に入力
される。ΔΣ変調回路５２は、入力したアナログ信号Ａ
inの信号周波数の数十〜数百倍の周波数のクロック信号
φ1 ，φ2 に基づいてサンプリングする。そして、ΔΣ
変調回路５２は、そのサンプリングしたデータを１ビッ
トに量子化したビット列データを生成し、ディジタルフ
ィルタ５３へ出力するようになっている。
【０００４】ディジタルフィルタ５３はデシメーション
フィルタであってコムフィルタ５４とＦＩＲフィルタ５
５とから構成され、入力したビット列データをデシメー
ション（間引き）処理し、その処理結果をディジタルデ
ータＤout として出力するようになっている。
フィルタであってコムフィルタ５４とＦＩＲフィルタ５
５とから構成され、入力したビット列データをデシメー
ション（間引き）処理し、その処理結果をディジタルデ
ータＤout として出力するようになっている。
【０００５】即ち、コムフィルタ５４は、図６に示すよ
うに、ＲＡＭ（Random Access Memory）６１と減算回路
６２，６３とから構成される２次の微分回路６４と、そ
れぞれレジスタ６５，６６と加算回路６７，６８とから
構成される積分回路６９，７０とが設けられている。コ
ムフィルタ５４は、ΔΣ変調回路５２から入力したビッ
ト列データの移動平均を演算し、その演算結果のデータ
をＦＩＲ（Finite Impulse Response ：有限インパルス
応答）フィルタ５５へ順次出力する。
うに、ＲＡＭ（Random Access Memory）６１と減算回路
６２，６３とから構成される２次の微分回路６４と、そ
れぞれレジスタ６５，６６と加算回路６７，６８とから
構成される積分回路６９，７０とが設けられている。コ
ムフィルタ５４は、ΔΣ変調回路５２から入力したビッ
ト列データの移動平均を演算し、その演算結果のデータ
をＦＩＲ（Finite Impulse Response ：有限インパルス
応答）フィルタ５５へ順次出力する。
【０００６】図５に示すように、ＦＩＲフィルタ５５
は、コムフィルタ５４から入力したデータを、ＲＡＭ７
１に順次記憶する。そのＲＡＭ７１に記憶されたデータ
は、レジスタ７２，７３を介して加算回路７４にて加算
され、レジスタ７５に記憶される。乗算回路７６は、レ
ジスタ７５からデータを入力し、そのデータに対して予
め設定され係数ＲＯＭ（Read Only Memory）７７に格納
された係数を乗算し、レジスタ７８に順次記憶する。レ
ジスタ７８に記憶されたデータは、加算回路７９及びレ
ジスタ８０により所定の数だけ累加算され、ディジタル
データＤout として出力されるようになっている。
は、コムフィルタ５４から入力したデータを、ＲＡＭ７
１に順次記憶する。そのＲＡＭ７１に記憶されたデータ
は、レジスタ７２，７３を介して加算回路７４にて加算
され、レジスタ７５に記憶される。乗算回路７６は、レ
ジスタ７５からデータを入力し、そのデータに対して予
め設定され係数ＲＯＭ（Read Only Memory）７７に格納
された係数を乗算し、レジスタ７８に順次記憶する。レ
ジスタ７８に記憶されたデータは、加算回路７９及びレ
ジスタ８０により所定の数だけ累加算され、ディジタル
データＤout として出力されるようになっている。
【０００７】また、ＦＩＲフィルタ５５には、オフセッ
トキャンセル回路８１が設けられている。オフセットキ
ャンセル回路８１は、オフセット記憶用レジスタ８２と
セレクタ８３とから構成される。オフセット記憶用レジ
スタ８２には、ΔΣ変調回路５２によるオフセットに応
じたディジタルデータ（オフセットデータ）が記憶され
るようになっている。
トキャンセル回路８１が設けられている。オフセットキ
ャンセル回路８１は、オフセット記憶用レジスタ８２と
セレクタ８３とから構成される。オフセット記憶用レジ
スタ８２には、ΔΣ変調回路５２によるオフセットに応
じたディジタルデータ（オフセットデータ）が記憶され
るようになっている。
【０００８】ΔΣ変調回路５２はアナログ回路であっ
て、スイッチトキャパシタ積分回路や量子化のためのコ
ンパレータ等により構成されている。そのため、積分回
路を構成するオペアンプや量子化するためのコンパレー
タ自体にオフセット電圧が生じる。また、積分回路を構
成するコンデンサは、その容量が設計値からずれる場合
がある。そのため、オペアンプ等のオフセット電圧やコ
ンデンサの容量のずれにより、ΔΣ変調回路５２からオ
フセットされたモジュレータビット列データが出力され
る。その結果、ディジタルフィルタ５３を介して出力さ
れるディジタルデータにオフセット分が加算される。す
ると、ディジタルデータに基づいて処理を行う場合に
は、そのオフセットにより処理結果に誤差が含まれるよ
うになる。そのため、予めΔΣ変調回路５２によるオフ
セットのビット列データをディジタルフィルタ５５によ
り処理した結果に応じた値をオフセットデータとして記
憶する。そして、アナログ信号ＡinをＡ／Ｄ変換したデ
ィジタルデータＤout に対して記憶しておいたオフセッ
トデータを加算することによりオフセットをキャンセル
するようになっている。
て、スイッチトキャパシタ積分回路や量子化のためのコ
ンパレータ等により構成されている。そのため、積分回
路を構成するオペアンプや量子化するためのコンパレー
タ自体にオフセット電圧が生じる。また、積分回路を構
成するコンデンサは、その容量が設計値からずれる場合
がある。そのため、オペアンプ等のオフセット電圧やコ
ンデンサの容量のずれにより、ΔΣ変調回路５２からオ
フセットされたモジュレータビット列データが出力され
る。その結果、ディジタルフィルタ５３を介して出力さ
れるディジタルデータにオフセット分が加算される。す
ると、ディジタルデータに基づいて処理を行う場合に
は、そのオフセットにより処理結果に誤差が含まれるよ
うになる。そのため、予めΔΣ変調回路５２によるオフ
セットのビット列データをディジタルフィルタ５５によ
り処理した結果に応じた値をオフセットデータとして記
憶する。そして、アナログ信号ＡinをＡ／Ｄ変換したデ
ィジタルデータＤout に対して記憶しておいたオフセッ
トデータを加算することによりオフセットをキャンセル
するようになっている。
【０００９】このオフセットデータは、Ａ／Ｄ変換器５
１の駆動電源投入時に１回行われるようになっている。
即ち、Ａ／Ｄ変換器５１は、その駆動電源が投入される
と、ΔΣ変調回路５２のオフセット量を演算するオフセ
ットキャンセルモードとなる。オフセットキャンセルモ
ードになると、コムフィルタ５４のＲＡＭ６１及びレジ
スタ６５，６６と、ＦＩＲフィルタ５５のレジスタ８０
は、リセット（クリア）される。また、ΔΣ変調回路５
２は、オフセットキャンセルモードになると、その入力
端子を切り換えて基準となる電圧を入力し、その電圧を
サンプリングしたビット列データを出力する。
１の駆動電源投入時に１回行われるようになっている。
即ち、Ａ／Ｄ変換器５１は、その駆動電源が投入される
と、ΔΣ変調回路５２のオフセット量を演算するオフセ
ットキャンセルモードとなる。オフセットキャンセルモ
ードになると、コムフィルタ５４のＲＡＭ６１及びレジ
スタ６５，６６と、ＦＩＲフィルタ５５のレジスタ８０
は、リセット（クリア）される。また、ΔΣ変調回路５
２は、オフセットキャンセルモードになると、その入力
端子を切り換えて基準となる電圧を入力し、その電圧を
サンプリングしたビット列データを出力する。
【００１０】このビット列データは、ディジタルフィル
タ５３によりデシメーション処理され、その処理結果が
ディジタルデータＤout として出力される。この出力さ
れたディジタルデータＤout が、ΔΣ変調回路５２のオ
フセットデータとなる。このオフセットデータは、ラッ
チ信号LATCH に基づいてオフセット記憶用レジスタ８２
に記憶される。そして、オフセット記憶用レジスタ８２
にオフセットデータが記憶されると、Ａ／Ｄ変換器５１
は、オフセットキャンセルモードを終了する。
タ５３によりデシメーション処理され、その処理結果が
ディジタルデータＤout として出力される。この出力さ
れたディジタルデータＤout が、ΔΣ変調回路５２のオ
フセットデータとなる。このオフセットデータは、ラッ
チ信号LATCH に基づいてオフセット記憶用レジスタ８２
に記憶される。そして、オフセット記憶用レジスタ８２
にオフセットデータが記憶されると、Ａ／Ｄ変換器５１
は、オフセットキャンセルモードを終了する。
【００１１】以後、アナログ信号ＡinをＡ／Ｄ変換する
場合、Ａ／Ｄ変換器５１は、セレクタ８３を切り換えて
オフセット記憶用レジスタ８２に記憶しておいたオフセ
ットデータを加算回路７９へ出力する。加算回路７９
は、アナログ信号Ａinに基づいてレジスタ７８に記憶さ
れたデータを入力し、そのデータとオフセットデータと
を加算してレジスタ８０に記憶する。次に、Ａ／Ｄ変換
器５１は、セレクタ８３を切り換えてレジスタ８０に記
憶されたデータを加算回路７９へ出力し、次のアナログ
信号Ａinに応じてレジスタに記憶されたデータを累加算
する。その結果、Ａ／Ｄ変換器５１は、ΔΣ変調回路５
２によるオフセットをキャンセルしたディジタルデータ
Ｄout を出力することができるようになっている。
場合、Ａ／Ｄ変換器５１は、セレクタ８３を切り換えて
オフセット記憶用レジスタ８２に記憶しておいたオフセ
ットデータを加算回路７９へ出力する。加算回路７９
は、アナログ信号Ａinに基づいてレジスタ７８に記憶さ
れたデータを入力し、そのデータとオフセットデータと
を加算してレジスタ８０に記憶する。次に、Ａ／Ｄ変換
器５１は、セレクタ８３を切り換えてレジスタ８０に記
憶されたデータを加算回路７９へ出力し、次のアナログ
信号Ａinに応じてレジスタに記憶されたデータを累加算
する。その結果、Ａ／Ｄ変換器５１は、ΔΣ変調回路５
２によるオフセットをキャンセルしたディジタルデータ
Ｄout を出力することができるようになっている。
【００１２】
【発明が解決しようとする課題】ところで、Ａ／Ｄ変換
器５１は、オーバサンプリングにより量子化誤差を小さ
くするようにしている。そして、アナログ回路により構
成されるΔΣ変調回路５２は、コムフィルタ５４、ＦＩ
Ｒフィルタ５５と比較して回路規模が小さくなってい
る。そのため、逐次変換方式のＡ／Ｄ変換器等に比べて
高集積化に適しており、ＣＰＵ等の他の回路とともに１
チップに構成されるようになってきている。しかしなが
ら、ディジタルフィルタ５３でΔΣ変調回路５２のオフ
セットをキャンセルするオフセットキャンセル回路８１
が必要となるため、このディジタルフィルタ５３の回路
規模を縮小することが課題となる。
器５１は、オーバサンプリングにより量子化誤差を小さ
くするようにしている。そして、アナログ回路により構
成されるΔΣ変調回路５２は、コムフィルタ５４、ＦＩ
Ｒフィルタ５５と比較して回路規模が小さくなってい
る。そのため、逐次変換方式のＡ／Ｄ変換器等に比べて
高集積化に適しており、ＣＰＵ等の他の回路とともに１
チップに構成されるようになってきている。しかしなが
ら、ディジタルフィルタ５３でΔΣ変調回路５２のオフ
セットをキャンセルするオフセットキャンセル回路８１
が必要となるため、このディジタルフィルタ５３の回路
規模を縮小することが課題となる。
【００１３】本発明は上記課題を解決するためになされ
たものであって、簡単な構成でオフセットをキャンセル
することができるＡ／Ｄ変換器を提供することを目的と
する。
たものであって、簡単な構成でオフセットをキャンセル
することができるＡ／Ｄ変換器を提供することを目的と
する。
【００１４】
【課題を解決するための手段】請求項１に記載の発明
は、連続的に変化するアナログ信号を、そのアナログ信
号の周波数よりも高い周波数に従って量子化し、その量
子化した値に対応するビット列データを生成するΔΣ変
調回路と、前記ΔΣ変調回路から出力されるビット列デ
ータに対して微分処理する複数の微分回路及びこの微分
回路の出力に対して積分処理する複数の積分回路が直列
に接続された第１のディジタルフィルタ回路と、前記第
１のディジタルフィルタ回路から出力されるデータに対
して所定のフィルタ係数を乗算するとともに、乗算結果
を順次累加算する第２のディジタルフィルタ回路とを備
えたＡ／Ｄ変換器において、前記第１のディジタルフィ
ルタ回路の積分回路は、前記ΔΣ変調回路に所定の基準
電圧を入力して得られるビット列データに対応して前記
第１のディジタルフィルタ回路及び第２のディジタルフ
ィルタ回路を介して出力されるデータを積分回路の初期
値として記憶することを要旨とする。
は、連続的に変化するアナログ信号を、そのアナログ信
号の周波数よりも高い周波数に従って量子化し、その量
子化した値に対応するビット列データを生成するΔΣ変
調回路と、前記ΔΣ変調回路から出力されるビット列デ
ータに対して微分処理する複数の微分回路及びこの微分
回路の出力に対して積分処理する複数の積分回路が直列
に接続された第１のディジタルフィルタ回路と、前記第
１のディジタルフィルタ回路から出力されるデータに対
して所定のフィルタ係数を乗算するとともに、乗算結果
を順次累加算する第２のディジタルフィルタ回路とを備
えたＡ／Ｄ変換器において、前記第１のディジタルフィ
ルタ回路の積分回路は、前記ΔΣ変調回路に所定の基準
電圧を入力して得られるビット列データに対応して前記
第１のディジタルフィルタ回路及び第２のディジタルフ
ィルタ回路を介して出力されるデータを積分回路の初期
値として記憶することを要旨とする。
【００１５】請求項２に記載の発明は、請求項１に記載
のＡ／Ｄ変換器において、前記第１のディジタルフィル
タ回路の複数の積分回路は、最終段の積分回路に積分処
理の初期値を記憶することを要旨とする。
のＡ／Ｄ変換器において、前記第１のディジタルフィル
タ回路の複数の積分回路は、最終段の積分回路に積分処
理の初期値を記憶することを要旨とする。
【００１６】請求項３に記載の発明は、請求項２に記載
のＡ／Ｄ変換器において、積分処理の初期値を記憶する
前記積分回路は、入力したデータを記憶し、その記憶し
たデータを所定のサンプリング数遅延させて出力するレ
ジスタと、前記レジスタから出力されたデータに新たに
入力したデータを加算し、その加算結果を前記レジスタ
に供給する加算器とから構成される。
のＡ／Ｄ変換器において、積分処理の初期値を記憶する
前記積分回路は、入力したデータを記憶し、その記憶し
たデータを所定のサンプリング数遅延させて出力するレ
ジスタと、前記レジスタから出力されたデータに新たに
入力したデータを加算し、その加算結果を前記レジスタ
に供給する加算器とから構成される。
【００１７】
【作用】従って、請求項１に記載の発明によれば、第１
のディジタルフィルタ回路の積分回路には、ΔΣ変調回
路に所定の基準電圧が入力され、その入力された基準電
圧が第１，第２のディジタルフィルタを介して出力され
たデータが第１のディジタルフィルタ回路の積分処理の
初期値として記憶される。
のディジタルフィルタ回路の積分回路には、ΔΣ変調回
路に所定の基準電圧が入力され、その入力された基準電
圧が第１，第２のディジタルフィルタを介して出力され
たデータが第１のディジタルフィルタ回路の積分処理の
初期値として記憶される。
【００１８】請求項２に記載の発明によれば、第１のデ
ィジタルフィルタ回路に設けられた複数の積分回路のう
ち、最終段の積分回路に積分処理の初期値が記憶され
る。請求項３に記載の発明によれば、積分処理の初期値
が記憶された積分回路は、レジスタと加算器とから構成
される。レジスタには、入力されたデータが記憶され、
その記憶されたデータが所定のサンプリング数遅延され
て出力される。加算器により、レジスタから出力された
データに新たに入力されたデータが加算され、その加算
結果がレジスタに供給される。
ィジタルフィルタ回路に設けられた複数の積分回路のう
ち、最終段の積分回路に積分処理の初期値が記憶され
る。請求項３に記載の発明によれば、積分処理の初期値
が記憶された積分回路は、レジスタと加算器とから構成
される。レジスタには、入力されたデータが記憶され、
その記憶されたデータが所定のサンプリング数遅延され
て出力される。加算器により、レジスタから出力された
データに新たに入力されたデータが加算され、その加算
結果がレジスタに供給される。
【００１９】
【実施例】以下、本発明を具体化した一実施例を図１〜
図３に従って説明する。図２に示すように、Ａ／Ｄ変換
器１には、入力回路２、切換回路３、ΔΣ変調回路４、
コムフィルタ５、ＦＩＲフィルタ６、シリアル変換回路
７が設けられている。
図３に従って説明する。図２に示すように、Ａ／Ｄ変換
器１には、入力回路２、切換回路３、ΔΣ変調回路４、
コムフィルタ５、ＦＩＲフィルタ６、シリアル変換回路
７が設けられている。
【００２０】入力回路２は、外部からシステムクロック
信号SCLKを入力し、そのシステムクロック信号SCLKに基
づいて所定の周波数のクロック信号φ1 ，φ2 を生成し
出力するようになっている。また、入力回路２は、外部
から供給されるＡ／Ｄ変換器の駆動電源の電圧を監視
し、動作電源が投入されるとオフセットキャンセル動作
に設定するモード信号MODEを出力する。入力回路２から
モード信号MODEが出力されると、Ａ／Ｄ変換器１は、オ
フセットキャンセル動作を行う。そして、オフセットキ
ャンセル動作が終了すると、入力回路２は、モード信号
MODEの出力を停止する。入力回路２からのモード信号MO
DEが停止すると、Ａ／Ｄ変換器１は、通常のＡ／Ｄ変換
動作を行うようになっている。
信号SCLKを入力し、そのシステムクロック信号SCLKに基
づいて所定の周波数のクロック信号φ1 ，φ2 を生成し
出力するようになっている。また、入力回路２は、外部
から供給されるＡ／Ｄ変換器の駆動電源の電圧を監視
し、動作電源が投入されるとオフセットキャンセル動作
に設定するモード信号MODEを出力する。入力回路２から
モード信号MODEが出力されると、Ａ／Ｄ変換器１は、オ
フセットキャンセル動作を行う。そして、オフセットキ
ャンセル動作が終了すると、入力回路２は、モード信号
MODEの出力を停止する。入力回路２からのモード信号MO
DEが停止すると、Ａ／Ｄ変換器１は、通常のＡ／Ｄ変換
動作を行うようになっている。
【００２１】尚、駆動電源は、ΔΣ変調回路４，両フィ
ルタ５，６、シリアル変換回路７にも供給されている。
そして、ΔΣ変調回路４，両フィルタ５，６、シリアル
変換回路７は、その供給された駆動電源に基づいて動作
するようになっている。
ルタ５，６、シリアル変換回路７にも供給されている。
そして、ΔΣ変調回路４，両フィルタ５，６、シリアル
変換回路７は、その供給された駆動電源に基づいて動作
するようになっている。
【００２２】図３に示すように、切換回路３はアナログ
スイッチであって、連続的に変化するアナログ信号Ａin
を入力している。また、切換回路３は、基準電圧Ｖref
（例えば、電源電位と接地電位の中間電位とする）を入
力している。切換回路３は、入力回路２からモード信号
MODEを入力し、そのモード信号MODEに基づいてアナログ
信号Ａinまたは基準電圧Ｖref をΔΣ変調回路４へ出力
する。
スイッチであって、連続的に変化するアナログ信号Ａin
を入力している。また、切換回路３は、基準電圧Ｖref
（例えば、電源電位と接地電位の中間電位とする）を入
力している。切換回路３は、入力回路２からモード信号
MODEを入力し、そのモード信号MODEに基づいてアナログ
信号Ａinまたは基準電圧Ｖref をΔΣ変調回路４へ出力
する。
【００２３】即ち、切換回路３は、オフセットキャンセ
ル動作時において、基準電圧ＶrefをΔΣ変調回路４へ
出力する。そして、切換回路３は、オフセットキャンセ
ル動作を行わない、即ち、通常のＡ／Ｄ変換動作におい
て、アナログ信号ＡinをΔΣ変調回路４へ出力するよう
になっている。
ル動作時において、基準電圧ＶrefをΔΣ変調回路４へ
出力する。そして、切換回路３は、オフセットキャンセ
ル動作を行わない、即ち、通常のＡ／Ｄ変換動作におい
て、アナログ信号ＡinをΔΣ変調回路４へ出力するよう
になっている。
【００２４】図３に示すように、１次のΔΣ変調回路４
は、積分回路１１、比較回路１２、遅延回路１３、１ビ
ットＤ／Ａ変換回路１４及び加算回路１５により構成さ
れている。
は、積分回路１１、比較回路１２、遅延回路１３、１ビ
ットＤ／Ａ変換回路１４及び加算回路１５により構成さ
れている。
【００２５】ΔΣ変調回路４は、切換回路３に接続さ
れ、アナログ信号Ａin又は基準電圧Ｖref を入力する。
また、ΔΣ変調回路４は、入力回路２からのクロック信
号φ1，φ2 を入力している。ΔΣ変調回路４は、クロ
ック信号φ1 ，φ2 に基づいて標本化周波数ｆs の整数
倍（数十〜数百倍）の周波数でアナログ信号Ａin又は基
準電圧Ｖref をサンプリングする。尚、本実施例では標
本化周波数ｆs の６４倍の周波数６４ｆs でサンプリン
グするようになっている。
れ、アナログ信号Ａin又は基準電圧Ｖref を入力する。
また、ΔΣ変調回路４は、入力回路２からのクロック信
号φ1，φ2 を入力している。ΔΣ変調回路４は、クロ
ック信号φ1 ，φ2 に基づいて標本化周波数ｆs の整数
倍（数十〜数百倍）の周波数でアナログ信号Ａin又は基
準電圧Ｖref をサンプリングする。尚、本実施例では標
本化周波数ｆs の６４倍の周波数６４ｆs でサンプリン
グするようになっている。
【００２６】即ち、積分回路１１は、加算回路１５を介
して入力した信号をクロック信号φ 1 ，φ2 に基づいて
積分し、比較回路１２へ出力する。比較回路１２は１ビ
ットの量子化器であって、リファレンス電位Ｖref を入
力し、そのリファレンス電位Ｖref に基づいて積分回路
１１から入力した信号を量子化し、その量子化データを
出力する。遅延回路１３は、比較回路１２からの量子化
データを１サンプリング遅延させ、１ビットＤ／Ａ変換
回路１４を介してアナログ信号として加算回路１５へ出
力する。加算回路１５は、切換回路３から入力したデー
タから、量子化されアナログ信号に変換された１サンプ
ル前のデータを減算し、その減算したデータを積分回路
１１へ出力するようになっている。
して入力した信号をクロック信号φ 1 ，φ2 に基づいて
積分し、比較回路１２へ出力する。比較回路１２は１ビ
ットの量子化器であって、リファレンス電位Ｖref を入
力し、そのリファレンス電位Ｖref に基づいて積分回路
１１から入力した信号を量子化し、その量子化データを
出力する。遅延回路１３は、比較回路１２からの量子化
データを１サンプリング遅延させ、１ビットＤ／Ａ変換
回路１４を介してアナログ信号として加算回路１５へ出
力する。加算回路１５は、切換回路３から入力したデー
タから、量子化されアナログ信号に変換された１サンプ
ル前のデータを減算し、その減算したデータを積分回路
１１へ出力するようになっている。
【００２７】そして、ΔΣ変調回路４は、そのサンプリ
ングしたデータを１ビットに量子化し、その量子化した
データをモジュレータビット列データとしてコムフィル
タ５へ６４ｆs の間隔で出力するようになっている。
ングしたデータを１ビットに量子化し、その量子化した
データをモジュレータビット列データとしてコムフィル
タ５へ６４ｆs の間隔で出力するようになっている。
【００２８】図１に示すように、コムフィルタ５は、Ｒ
ＡＭ２１、減算器２２，２３、レジスタ２４，２５、加
算器２６，２７が設けられている。ＲＡＭ２１は、減算
器２２，２３の出力端子に接続され、減算器２２，２３
からそれぞれ出力されるデータを順次入力する。そし
て、ＲＡＭ２１は、それらの入力したデータを所定のサ
ンプリング数（本実施例では、１６サンプル）だけ遅延
させてそれぞれの減算器２２，２４へ順次出力するよう
になっている。即ち、減算器２２，２３は、それぞれ１
６サンプル前に出力したデータを入力し、そのデータに
対して新たに入力したデータの減算を行い、その減算結
果を出力する２次の微分回路を構成し、積分処理を行っ
ている。
ＡＭ２１、減算器２２，２３、レジスタ２４，２５、加
算器２６，２７が設けられている。ＲＡＭ２１は、減算
器２２，２３の出力端子に接続され、減算器２２，２３
からそれぞれ出力されるデータを順次入力する。そし
て、ＲＡＭ２１は、それらの入力したデータを所定のサ
ンプリング数（本実施例では、１６サンプル）だけ遅延
させてそれぞれの減算器２２，２４へ順次出力するよう
になっている。即ち、減算器２２，２３は、それぞれ１
６サンプル前に出力したデータを入力し、そのデータに
対して新たに入力したデータの減算を行い、その減算結
果を出力する２次の微分回路を構成し、積分処理を行っ
ている。
【００２９】レジスタ２４，２５は、加算器２６，２７
の出力端子にそれぞれ接続され、加算器２６，２７から
出力されるデータを順次入力する。そして、レジスタ２
４，２５は、入力したデータを所定のサンプリング数
（本実施例では、１サンプル）だけ遅延させてそれぞれ
加算器２６，２７へ順次出力するようになっている。即
ち、加算器２６，２７は、それぞれ出力したデータに対
して、新たに入力したデータを加算し、その加算した結
果を出力する２次の積分回路を構成し、積分処理を行っ
ている。
の出力端子にそれぞれ接続され、加算器２６，２７から
出力されるデータを順次入力する。そして、レジスタ２
４，２５は、入力したデータを所定のサンプリング数
（本実施例では、１サンプル）だけ遅延させてそれぞれ
加算器２６，２７へ順次出力するようになっている。即
ち、加算器２６，２７は、それぞれ出力したデータに対
して、新たに入力したデータを加算し、その加算した結
果を出力する２次の積分回路を構成し、積分処理を行っ
ている。
【００３０】コムフィルタ５は、ΔΣ変調回路４からモ
ジュレータビット列データを入力する。また、コムフィ
ルタ５は、入力回路２からクロック信号φ1 ，φ2 を入
力し、そのクロック信号φ1 ，φ2 に基づいて動作する
ようになっている。そして、コムフィルタ５は、入力し
たモジュレータビット列データの移動平均を２次の微分
回路及び積分回路により演算し、その演算結果を適数ビ
ットの多値データとして順次出力する。このコムフィル
タ５からの多値データは、入力したモジュレータビット
列データと同様に６４ｆs の間隔で出力される。
ジュレータビット列データを入力する。また、コムフィ
ルタ５は、入力回路２からクロック信号φ1 ，φ2 を入
力し、そのクロック信号φ1 ，φ2 に基づいて動作する
ようになっている。そして、コムフィルタ５は、入力し
たモジュレータビット列データの移動平均を２次の微分
回路及び積分回路により演算し、その演算結果を適数ビ
ットの多値データとして順次出力する。このコムフィル
タ５からの多値データは、入力したモジュレータビット
列データと同様に６４ｆs の間隔で出力される。
【００３１】また、レジスタ２５には、ΔΣ変調回路４
のオフセットに応じたオフセットデータが積分処理の初
期値として記憶されるようになっている。即ち、レジス
タ２５には、オフセットキャンセル動作において検出さ
れたΔΣ変調回路４のオフセットに応じたオフセット量
が記憶される。そして、オフセットキャンセル動作を終
了して通常のＡ／Ｄ変換動作を行なうと、積分回路は、
その記憶したオフセット量に基づいて積分を開始する。
従って、コムフィルタ５から出力されるデータは、ΔΣ
変調回路４のオフセットが加算されたデータが出力され
るようになっている。
のオフセットに応じたオフセットデータが積分処理の初
期値として記憶されるようになっている。即ち、レジス
タ２５には、オフセットキャンセル動作において検出さ
れたΔΣ変調回路４のオフセットに応じたオフセット量
が記憶される。そして、オフセットキャンセル動作を終
了して通常のＡ／Ｄ変換動作を行なうと、積分回路は、
その記憶したオフセット量に基づいて積分を開始する。
従って、コムフィルタ５から出力されるデータは、ΔΣ
変調回路４のオフセットが加算されたデータが出力され
るようになっている。
【００３２】尚、ＲＡＭ２１及びレジスタ２４は、オフ
セットキャンセル動作及び通常のＡ／Ｄ変換動作を開始
する時に、リセット（クリア）されるようになってい
る。図１に示すように、ＦＩＲフィルタ６は、ＲＡＭ３
１、レジスタ３２〜３６、係数ＲＯＭ３７、加算器３
８，３９、乗算器４０が設けられている。
セットキャンセル動作及び通常のＡ／Ｄ変換動作を開始
する時に、リセット（クリア）されるようになってい
る。図１に示すように、ＦＩＲフィルタ６は、ＲＡＭ３
１、レジスタ３２〜３６、係数ＲＯＭ３７、加算器３
８，３９、乗算器４０が設けられている。
【００３３】ＦＩＲフィルタ６は、ストアードプログラ
ム方式のフィルタであって、タップ数２Ｎ−１に対応し
た構成となっている。即ち、ＲＡＭ３１には、コムフィ
ルタ５からの多値データＤ（１）〜Ｄ（２Ｎ−１）が記
憶される。ＲＡＭ３１に記憶された多値データＤ（１）
〜Ｄ（２Ｎ−１）のうち、レジスタ３２には多値データ
Ｄ（１）〜Ｄ（Ｎ）が順次記憶され、レジスタ３３には
多値データＤ（Ｎ）〜Ｄ（２Ｎ−１）が順次記憶され
る。尚、中間の多値データＤ（Ｎ）は、各レジスタ３
２，３３にそれぞれ記憶される。加算器３８は、レジス
タ３２，３３に順次記憶された多値データＤ（１）〜Ｄ
（Ｎ），Ｄ（Ｎ）〜Ｄ（２Ｎ−１）を読み出し、その読
み出したデータを加算したデータＥ（１）〜Ｅ（Ｎ）を
生成し、レジスタ３４に格納する。
ム方式のフィルタであって、タップ数２Ｎ−１に対応し
た構成となっている。即ち、ＲＡＭ３１には、コムフィ
ルタ５からの多値データＤ（１）〜Ｄ（２Ｎ−１）が記
憶される。ＲＡＭ３１に記憶された多値データＤ（１）
〜Ｄ（２Ｎ−１）のうち、レジスタ３２には多値データ
Ｄ（１）〜Ｄ（Ｎ）が順次記憶され、レジスタ３３には
多値データＤ（Ｎ）〜Ｄ（２Ｎ−１）が順次記憶され
る。尚、中間の多値データＤ（Ｎ）は、各レジスタ３
２，３３にそれぞれ記憶される。加算器３８は、レジス
タ３２，３３に順次記憶された多値データＤ（１）〜Ｄ
（Ｎ），Ｄ（Ｎ）〜Ｄ（２Ｎ−１）を読み出し、その読
み出したデータを加算したデータＥ（１）〜Ｅ（Ｎ）を
生成し、レジスタ３４に格納する。
【００３４】係数ＲＯＭ３７には、Ｎ個の係数Ｋ（１）
〜Ｋ（Ｎ）が格納されている。乗算器４０は、レジスタ
３４に格納されたデータＥ（１）〜Ｅ（Ｎ）を読み出
し、そのデータＥ（１）〜Ｅ（Ｎ）に対応した係数Ｋ
（１）〜Ｋ（Ｎ）を係数ＲＯＭ３７から読み出す。そし
て、乗算器４０は、データＥ（１）〜Ｅ（Ｎ）と係数Ｋ
（１）〜Ｋ（Ｎ）とを乗算したデータＦ（１）〜Ｆ
（Ｎ）を生成し、その結果のデータＦ（１）〜Ｆ（Ｎ）
をレジスタ３５に順次格納する。
〜Ｋ（Ｎ）が格納されている。乗算器４０は、レジスタ
３４に格納されたデータＥ（１）〜Ｅ（Ｎ）を読み出
し、そのデータＥ（１）〜Ｅ（Ｎ）に対応した係数Ｋ
（１）〜Ｋ（Ｎ）を係数ＲＯＭ３７から読み出す。そし
て、乗算器４０は、データＥ（１）〜Ｅ（Ｎ）と係数Ｋ
（１）〜Ｋ（Ｎ）とを乗算したデータＦ（１）〜Ｆ
（Ｎ）を生成し、その結果のデータＦ（１）〜Ｆ（Ｎ）
をレジスタ３５に順次格納する。
【００３５】加算器３９は、レジスタ３５に格納された
データＦ（１）〜Ｆ（Ｎ）を加算し、その加算結果、即
ち、データＦ（１）〜Ｆ（Ｎ）の和をレジスタ３６に格
納する。
データＦ（１）〜Ｆ（Ｎ）を加算し、その加算結果、即
ち、データＦ（１）〜Ｆ（Ｎ）の和をレジスタ３６に格
納する。
【００３６】尚、ＲＡＭ３１からレジスタ３２，３３へ
のデータの転送、加算器３８，乗算器４０，加算器３９
による演算は、システムクロック信号SCLKに同期して行
われるようになっている。即ち、ＦＩＲフィルタ６は、
システムクロック信号SCLKに同期して、コムフィルタ５
から２０ビットの多値データを順次入力し、それらの多
値データに対して予め設定しておいた係数を掛けて加算
していく。この計算をタップ数２Ｎ−１に応じた回数繰
り返し行う、所謂たたみ込み演算を行い、低周波数帯域
の信号成分のみを通過（ＬＰＦ）させるようになってい
る。
のデータの転送、加算器３８，乗算器４０，加算器３９
による演算は、システムクロック信号SCLKに同期して行
われるようになっている。即ち、ＦＩＲフィルタ６は、
システムクロック信号SCLKに同期して、コムフィルタ５
から２０ビットの多値データを順次入力し、それらの多
値データに対して予め設定しておいた係数を掛けて加算
していく。この計算をタップ数２Ｎ−１に応じた回数繰
り返し行う、所謂たたみ込み演算を行い、低周波数帯域
の信号成分のみを通過（ＬＰＦ）させるようになってい
る。
【００３７】一般に、ΔΣ変調回路４から出力されるモ
ジュレータビット列データには、１ビットに量子化する
ときの量子化誤差（量子化雑音）が含まれており、その
量子化雑音はアナログ信号Ａinの周波数に比べてはるか
に高い周波数帯域に存在している。そのため、ＬＰＦに
より高周波数帯域をカットして量子化雑音を取り除いて
いる。また、ＦＩＲフィルタ６は、その通過周波数帯域
のゲインを１倍となるように係数ＲＯＭ３７に格納され
る係数を設定している。
ジュレータビット列データには、１ビットに量子化する
ときの量子化誤差（量子化雑音）が含まれており、その
量子化雑音はアナログ信号Ａinの周波数に比べてはるか
に高い周波数帯域に存在している。そのため、ＬＰＦに
より高周波数帯域をカットして量子化雑音を取り除いて
いる。また、ＦＩＲフィルタ６は、その通過周波数帯域
のゲインを１倍となるように係数ＲＯＭ３７に格納され
る係数を設定している。
【００３８】また、レジスタ３６に格納された演算結果
は、オフセットキャンセル動作時において、コムフィル
タ５のレジスタ２５にΔΣ変調回路４のオフセット量に
応じたオフセットデータとして格納されるようになって
いる。
は、オフセットキャンセル動作時において、コムフィル
タ５のレジスタ２５にΔΣ変調回路４のオフセット量に
応じたオフセットデータとして格納されるようになって
いる。
【００３９】一般に、ＦＩＲフィルタ６による積和演算
を行う場合、その積和演算を行う多値データＤ（１）〜
Ｄ（２Ｎ−１）に対応した係数Ｋ（１）〜Ｋ（２Ｎ−
１）が設定される。そして、各多値データＤ（１）〜Ｄ
（２Ｎ−１）と、その多値データＤ（１）〜Ｄ（２Ｎ−
１）に対応した係数Ｋ（１）〜Ｋ（２Ｎ−１）の積（乗
算）を２Ｎ回行い、その結果を全て加算するようになっ
ている。
を行う場合、その積和演算を行う多値データＤ（１）〜
Ｄ（２Ｎ−１）に対応した係数Ｋ（１）〜Ｋ（２Ｎ−
１）が設定される。そして、各多値データＤ（１）〜Ｄ
（２Ｎ−１）と、その多値データＤ（１）〜Ｄ（２Ｎ−
１）に対応した係数Ｋ（１）〜Ｋ（２Ｎ−１）の積（乗
算）を２Ｎ回行い、その結果を全て加算するようになっ
ている。
【００４０】ところで、係数Ｋ（１）〜Ｋ（２Ｎ−１）
は、Ｋ（Ｎ）を中心に対称になっているため、多値デー
タＤ（１），Ｄ（２Ｎ−１）には、同じ値が乗算される
ことになる。そこで、予め多値データＤ（１），Ｄ（２
Ｎ−１）を加算しておき、その加算したデータに対して
係数Ｋ（１）を乗算することにより、乗算回数を低減す
るとともに、係数Ｋ（１）〜Ｋ（２Ｎ−１）の数を半減
させている。
は、Ｋ（Ｎ）を中心に対称になっているため、多値デー
タＤ（１），Ｄ（２Ｎ−１）には、同じ値が乗算される
ことになる。そこで、予め多値データＤ（１），Ｄ（２
Ｎ−１）を加算しておき、その加算したデータに対して
係数Ｋ（１）を乗算することにより、乗算回数を低減す
るとともに、係数Ｋ（１）〜Ｋ（２Ｎ−１）の数を半減
させている。
【００４１】次に、上記のように構成されたＡ／Ｄ変換
器１の作用を説明する。駆動電源が投入されると、Ａ／
Ｄ変換器１は、先ずオフセットキャンセル動作を実行す
る。即ち、入力回路２は、駆動電源の投入を検出し、モ
ード信号MODEを出力する。切換回路３は、モード信号を
入力し、アナログスイッチを切り換えて基準電圧Ｖref
をΔΣ変調回路４へ出力する。コムフィルタ５は、ＲＡ
Ｍ２１、レジスタ２４，２５を、ＦＩＲフィルタ６は、
レジスタ３６をリセット（クリア）する。
器１の作用を説明する。駆動電源が投入されると、Ａ／
Ｄ変換器１は、先ずオフセットキャンセル動作を実行す
る。即ち、入力回路２は、駆動電源の投入を検出し、モ
ード信号MODEを出力する。切換回路３は、モード信号を
入力し、アナログスイッチを切り換えて基準電圧Ｖref
をΔΣ変調回路４へ出力する。コムフィルタ５は、ＲＡ
Ｍ２１、レジスタ２４，２５を、ＦＩＲフィルタ６は、
レジスタ３６をリセット（クリア）する。
【００４２】次に、入力回路２は、システムクロック信
号SCLKを入力し、そのシステムクロック信号SCLKに基づ
いてクロック信号φ1 ，φ2 を生成し、出力する。ΔΣ
変調回路４は、クロック信号φ1 ，φ2 に基づいて、入
力した基準電圧Ｖref をオーバサンプリングし、そのオ
ーバサンプリングしてデータを１ビットに量子化したモ
ジュレータビット列データをコムフィルタ５へ出力す
る。即ち、ΔΣ変調回路４は、それ自身のオフセット量
をオーバサンプリングし、そのオーバサンプリングした
モジュレータビット列データを出力する。
号SCLKを入力し、そのシステムクロック信号SCLKに基づ
いてクロック信号φ1 ，φ2 を生成し、出力する。ΔΣ
変調回路４は、クロック信号φ1 ，φ2 に基づいて、入
力した基準電圧Ｖref をオーバサンプリングし、そのオ
ーバサンプリングしてデータを１ビットに量子化したモ
ジュレータビット列データをコムフィルタ５へ出力す
る。即ち、ΔΣ変調回路４は、それ自身のオフセット量
をオーバサンプリングし、そのオーバサンプリングした
モジュレータビット列データを出力する。
【００４３】コムフィルタ５は、入力したモジュレータ
ビット列データの移動平均を演算し、その演算結果を２
０ビットの多値データＤとして順次出力する。このと
き、コムフィルタ５から出力される多値データＤは、Δ
Σ変調回路４のオフセット量に応じた値となる。しかし
ながら、この多値データＤには、ΔΣ変調回路４の量子
化雑音がまだ含まれている。そのため、この多値データ
Ｄをレジスタ２５に格納してオフセットデータとした場
合、ΔΣ変調回路４の量子化雑音により正しい多値デー
タＤが出力されなくなってしまう。
ビット列データの移動平均を演算し、その演算結果を２
０ビットの多値データＤとして順次出力する。このと
き、コムフィルタ５から出力される多値データＤは、Δ
Σ変調回路４のオフセット量に応じた値となる。しかし
ながら、この多値データＤには、ΔΣ変調回路４の量子
化雑音がまだ含まれている。そのため、この多値データ
Ｄをレジスタ２５に格納してオフセットデータとした場
合、ΔΣ変調回路４の量子化雑音により正しい多値デー
タＤが出力されなくなってしまう。
【００４４】ＦＩＲフィルタ６は、入力した２０ビット
の多値データＤのうち、２Ｎ個の多値データＤ（１）〜
Ｄ（２Ｎ）の積和演算を行い、その演算結果のデータＧ
をレジスタ３６に格納する。このデータＧは、ＦＩＲフ
ィルタ６の通過周波数帯域のゲインが１倍であるので、
ΔΣ変調回路４のオフセット量に応じた値となる。レジ
スタ３６に格納されたデータＧは、シリアル変換回路７
へ出力されるとともに、コムフィルタ５のレジスタ２５
へ出力される。
の多値データＤのうち、２Ｎ個の多値データＤ（１）〜
Ｄ（２Ｎ）の積和演算を行い、その演算結果のデータＧ
をレジスタ３６に格納する。このデータＧは、ＦＩＲフ
ィルタ６の通過周波数帯域のゲインが１倍であるので、
ΔΣ変調回路４のオフセット量に応じた値となる。レジ
スタ３６に格納されたデータＧは、シリアル変換回路７
へ出力されるとともに、コムフィルタ５のレジスタ２５
へ出力される。
【００４５】入力回路２は、ＦＩＲフィルタ６からレジ
スタ２５へデータＧが出力されると、ラッチ信号LATCH
をコムフィルタ５へ出力する。コムフィルタ５は、ラッ
チ信号LATCH を入力すると、ＦＩＲフィルタ６からのデ
ータＧの逆極性のデータをレジスタ２５に積分回路の初
期値として格納する。
スタ２５へデータＧが出力されると、ラッチ信号LATCH
をコムフィルタ５へ出力する。コムフィルタ５は、ラッ
チ信号LATCH を入力すると、ＦＩＲフィルタ６からのデ
ータＧの逆極性のデータをレジスタ２５に積分回路の初
期値として格納する。
【００４６】レジスタ２５にデータＧの逆極性のデータ
が格納されると、入力回路２は、モード信号MODEの出力
を停止する。すると、Ａ／Ｄ変換器１は、オフセットキ
ャンセル動作から通常のＡ／Ｄ変換動作に移る。以後、
通常のＡ／Ｄ変換動作において、コムフィルタ５の最終
段の積分回路を構成するレジスタ２５には、ΔΣ変調回
路４のオフセット量の逆極性のオフセットデータが格納
されている。そして、最終段の積分回路は、レジスタ２
５に記憶された初期値から積分動作を行う。従って、コ
ムフィルタ５からは、ΔΣ変調回路４のオフセット量が
補正（キャンセル）された多値データＤが出力される。
が格納されると、入力回路２は、モード信号MODEの出力
を停止する。すると、Ａ／Ｄ変換器１は、オフセットキ
ャンセル動作から通常のＡ／Ｄ変換動作に移る。以後、
通常のＡ／Ｄ変換動作において、コムフィルタ５の最終
段の積分回路を構成するレジスタ２５には、ΔΣ変調回
路４のオフセット量の逆極性のオフセットデータが格納
されている。そして、最終段の積分回路は、レジスタ２
５に記憶された初期値から積分動作を行う。従って、コ
ムフィルタ５からは、ΔΣ変調回路４のオフセット量が
補正（キャンセル）された多値データＤが出力される。
【００４７】このように、本実施例のＡ／Ｄ変換器１に
よれば、オフセットキャンセル動作において、ΔΣ変調
回路４は、基準電圧Ｖref を入力し、その基準電圧Ｖre
f をオーバサンプリングしたモジュレータビット列デー
タを出力する。コムフィルタ５及びＦＩＲフィルタ６よ
りなるディジタルデシメーションフィルタは、モジュレ
ータビット列データを入力し、そのビット列データの周
波数を低減したデータＧを生成する。
よれば、オフセットキャンセル動作において、ΔΣ変調
回路４は、基準電圧Ｖref を入力し、その基準電圧Ｖre
f をオーバサンプリングしたモジュレータビット列デー
タを出力する。コムフィルタ５及びＦＩＲフィルタ６よ
りなるディジタルデシメーションフィルタは、モジュレ
ータビット列データを入力し、そのビット列データの周
波数を低減したデータＧを生成する。
【００４８】そして、その生成したデータＧの逆極性の
データを、コムフィルタ５の最終段の積分回路を構成す
るレジスタ２５に積分回路の初期値として記憶するよう
にした。通常のＡ／Ｄ変換動作において、コムフィルタ
５の最終段の積分回路は、レジスタ２５に記憶された初
期値から積分動作を行う。従って、コムフィルタ５から
出力されるデータ、即ち、加算回路２７から出力される
積分結果は、オフセットデータ分加算され出力される。
その結果、ΔΣ変調回路４のオフセット量は、最終段の
積分回路の初期値により補正され出力されるので、従来
のオフセットキャンセル回路８０が不要となり、簡単な
構成でΔΣ変調回路４のオフセットをキャンセルするこ
とができる。
データを、コムフィルタ５の最終段の積分回路を構成す
るレジスタ２５に積分回路の初期値として記憶するよう
にした。通常のＡ／Ｄ変換動作において、コムフィルタ
５の最終段の積分回路は、レジスタ２５に記憶された初
期値から積分動作を行う。従って、コムフィルタ５から
出力されるデータ、即ち、加算回路２７から出力される
積分結果は、オフセットデータ分加算され出力される。
その結果、ΔΣ変調回路４のオフセット量は、最終段の
積分回路の初期値により補正され出力されるので、従来
のオフセットキャンセル回路８０が不要となり、簡単な
構成でΔΣ変調回路４のオフセットをキャンセルするこ
とができる。
【００４９】また、従来のＡ／Ｄ変換器５１のオフセッ
トキャンセル回路８０が不要となるので、Ａ／Ｄ変換器
１の回路規模を小さくすることができ、ＣＰＵ等の他の
回路と同一チップ上に集積化することが容易となる。
トキャンセル回路８０が不要となるので、Ａ／Ｄ変換器
１の回路規模を小さくすることができ、ＣＰＵ等の他の
回路と同一チップ上に集積化することが容易となる。
【００５０】尚、本発明は上記実施例の他、以下のよう
に実施してもよい。 １）上記実施例では、Ａ／Ｄ変換器１の駆動電源投入時
にオフセットキャンセル動作を自動的に行うようにした
が、駆動電源投入時以外にもオフセットキャンセル動作
を行うようにしてもよい。例えば、入力回路２は、外部
からオフセットキャンセル動作を指示するための信号を
入力し、その入力した信号に基づいてオフセットキャン
セル動作を示すモード信号MODEを出力する。切換回路
３、ΔΣ変調回路４、両フィルタ５，６は、そのモード
信号MODEに基づいてオフセットキャンセル動作を行うよ
うにしてもよい。
に実施してもよい。 １）上記実施例では、Ａ／Ｄ変換器１の駆動電源投入時
にオフセットキャンセル動作を自動的に行うようにした
が、駆動電源投入時以外にもオフセットキャンセル動作
を行うようにしてもよい。例えば、入力回路２は、外部
からオフセットキャンセル動作を指示するための信号を
入力し、その入力した信号に基づいてオフセットキャン
セル動作を示すモード信号MODEを出力する。切換回路
３、ΔΣ変調回路４、両フィルタ５，６は、そのモード
信号MODEに基づいてオフセットキャンセル動作を行うよ
うにしてもよい。
【００５１】２）上記実施例では、２次のコムフィルタ
５を用いたＡ／Ｄ変換器に具体化したが、ΔΣ変調回路
４の次数に応じて３次以上のコムフィルタを用いたＡ／
Ｄ変換器に具体化して実施してもよい。
５を用いたＡ／Ｄ変換器に具体化したが、ΔΣ変調回路
４の次数に応じて３次以上のコムフィルタを用いたＡ／
Ｄ変換器に具体化して実施してもよい。
【００５２】又、上記実施例では、ΔΣ変調回路４を用
いたＡ／Ｄ変換器に具体化したが、Δ変調回路とΔΣ変
調回路とを用いたＡ／Ｄ変換器に具体化して実施しても
よい。
いたＡ／Ｄ変換器に具体化したが、Δ変調回路とΔΣ変
調回路とを用いたＡ／Ｄ変換器に具体化して実施しても
よい。
【００５３】３）上記実施例では、１つのΔΣ変調回路
４を備えたＡ／Ｄ変換器に具体化したが、２つ以上複数
のΔΣ変調回路と、それらのΔΣ変調回路からのそれぞ
れ入力したモジュレータビット列データを時分割で切り
換えてコムフィルタ５へ出力する切換回路を設けて実施
してもよい。
４を備えたＡ／Ｄ変換器に具体化したが、２つ以上複数
のΔΣ変調回路と、それらのΔΣ変調回路からのそれぞ
れ入力したモジュレータビット列データを時分割で切り
換えてコムフィルタ５へ出力する切換回路を設けて実施
してもよい。
【００５４】尚、コムフィルタ５のＲＡＭ２１、レジス
タ２４，２５とＦＩＲフィルタ６のＲＡＭ３１、レジス
タ３２〜３６は、ΔΣ変調回路の数に応じて複数設けら
れ、アナログ入力信号と同時に切り換えられるようにす
る必要がある。
タ２４，２５とＦＩＲフィルタ６のＲＡＭ３１、レジス
タ３２〜３６は、ΔΣ変調回路の数に応じて複数設けら
れ、アナログ入力信号と同時に切り換えられるようにす
る必要がある。
【００５５】４）上記実施例では、アナログ信号Ａinを
サンプリングするクロック信号φ1，φ2 の周波数を標
本化周波数ｆs の６４倍の周波数（６４ｆs ）に設定し
たが、１６，３２，１２８倍等任意の整数倍の周波数に
設定してもよい。
サンプリングするクロック信号φ1，φ2 の周波数を標
本化周波数ｆs の６４倍の周波数（６４ｆs ）に設定し
たが、１６，３２，１２８倍等任意の整数倍の周波数に
設定してもよい。
【００５６】５）上記実施例では、切換回路３を設け、
モード信号MODEに基づいてオフセットキャンセル動作を
行う場合に基準電圧Ｖref をΔΣ変調回路４へ供給する
ようにしたが、切換回路３を設けずに、オフセットキャ
ンセル動作時にアナログ信号Ａinに変えて基準電圧Ｖre
f を供給してΔΣ変調回路４のオフセットキャンセルを
行うようにしてもよい。この構成により、Ａ／Ｄ変換器
１の回路規模を更に小さくすることができる。
モード信号MODEに基づいてオフセットキャンセル動作を
行う場合に基準電圧Ｖref をΔΣ変調回路４へ供給する
ようにしたが、切換回路３を設けずに、オフセットキャ
ンセル動作時にアナログ信号Ａinに変えて基準電圧Ｖre
f を供給してΔΣ変調回路４のオフセットキャンセルを
行うようにしてもよい。この構成により、Ａ／Ｄ変換器
１の回路規模を更に小さくすることができる。
【００５７】以上、この発明の各実施例について説明し
たが、各実施例から把握できる請求項以外の技術的思想
について、以下にそれらの効果と共に記載する。 イ）請求項１〜３のうちのいずれか１項に記載のＡ／Ｄ
変換器において、外部から供給される駆動電源を監視
し、その駆動電源に基づいてモード信号MODEを出力する
入力回路２を備え、前記ΔΣ変調回路４と第１，第２の
ディジタルフィルタ回路（５，６）は、前記モード信号
MODEに基づいてオフセットキャンセル動作を行うように
したＡ／Ｄ変換器。この構成により、容易にオフセット
キャンセルを行うことができる。
たが、各実施例から把握できる請求項以外の技術的思想
について、以下にそれらの効果と共に記載する。 イ）請求項１〜３のうちのいずれか１項に記載のＡ／Ｄ
変換器において、外部から供給される駆動電源を監視
し、その駆動電源に基づいてモード信号MODEを出力する
入力回路２を備え、前記ΔΣ変調回路４と第１，第２の
ディジタルフィルタ回路（５，６）は、前記モード信号
MODEに基づいてオフセットキャンセル動作を行うように
したＡ／Ｄ変換器。この構成により、容易にオフセット
キャンセルを行うことができる。
【００５８】ロ）請求項１〜３又は上記イ）に記載のＡ
／Ｄ変換器において、第２のディジタルフィルタ回路か
ら出力されるデータを入力し、そのデータをシリアル変
換して外部へ出力するシリアル変換回路７を備えたＡ／
Ｄ変換器。この構成により、出力端子の数を減らすこと
ができ、パッケージを小型化できる。
／Ｄ変換器において、第２のディジタルフィルタ回路か
ら出力されるデータを入力し、そのデータをシリアル変
換して外部へ出力するシリアル変換回路７を備えたＡ／
Ｄ変換器。この構成により、出力端子の数を減らすこと
ができ、パッケージを小型化できる。
【００５９】ハ）請求項１〜３又は上記イ）又はロ）に
記載のＡ／Ｄ変換器において、モード信号MODEに基づい
てアナログ信号Ａinと基準電圧Ｖref とを切り換えて出
力する切換回路３を備えたＡ／Ｄ変換器。この構成によ
り、ΔΣ変調回路４のオフセット量に応じたオフセット
データを容易に設定することができる。
記載のＡ／Ｄ変換器において、モード信号MODEに基づい
てアナログ信号Ａinと基準電圧Ｖref とを切り換えて出
力する切換回路３を備えたＡ／Ｄ変換器。この構成によ
り、ΔΣ変調回路４のオフセット量に応じたオフセット
データを容易に設定することができる。
【００６０】
【発明の効果】以上詳述したように本発明によれば、簡
単な構成でオフセットをキャンセルすることが可能なＡ
／Ｄ変換器を提供することができる。
単な構成でオフセットをキャンセルすることが可能なＡ
／Ｄ変換器を提供することができる。
【図１】 本発明の一実施例のディジタルフィルタのブ
ロック回路図。
ロック回路図。
【図２】 一実施例のＡ／Ｄ変換器のブロック回路図。
【図３】 一実施例のΔΣ変調回路の回路図。
【図４】 従来のオーバサンプルＡ／Ｄ変換器のブロッ
ク回路図。
ク回路図。
【図５】 従来のＦＩＲフィルタのブロック回路図。
【図６】 従来のコムフィルタのブロック回路図。
１ Ａ／Ｄ変換器 ２ 入力回路 ３ 切換回路 ４ ΔΣ変調回路 ５ 第１のディジタルフィルタ回路としてのコムフィル
タ ６ 第２のディジタルフィルタ回路としてのＦＩＲフィ
ルタ ２５ レジスタ ２７ 加算器 Ａin アナログ信号 MODE モード信号 Ｖref 基準電圧
タ ６ 第２のディジタルフィルタ回路としてのＦＩＲフィ
ルタ ２５ レジスタ ２７ 加算器 Ａin アナログ信号 MODE モード信号 Ｖref 基準電圧
Claims (3)
- 【請求項１】 連続的に変化するアナログ信号（Ａin）
を、そのアナログ信号（Ａin）の周波数よりも高い周波
数に従って量子化し、その量子化した値に対応するビッ
ト列データを生成するΔΣ変調回路（４）と、 前記ΔΣ変調回路（４）から出力されるビット列データ
に対して微分処理する複数の微分回路及びこの微分回路
の出力に対して積分処理する複数の積分回路が直列に接
続された第１のディジタルフィルタ回路（５）と、 前記第１のディジタルフィルタ回路（５）から出力され
るデータに対して所定のフィルタ係数を乗算するととも
に、乗算結果を順次累加算する第２のディジタルフィル
タ回路（６）とを備えたＡ／Ｄ変換器において、 前記第１のディジタルフィルタ回路（５）の積分回路
は、 前記ΔΣ変調回路（４）に所定の基準電圧（Ｖref ）を
入力して得られるビット列データに対応して前記第１の
ディジタルフィルタ回路（５）及び第２のディジタルフ
ィルタ回路（６）を介して出力されるデータを積分回路
の初期値として記憶することを特徴とするＡ／Ｄ変換
器。 - 【請求項２】 請求項１に記載のＡ／Ｄ変換器におい
て、 前記第１のディジタルフィルタ回路（５）の複数の積分
回路は、最終段の積分回路に積分処理の初期値を記憶す
ることを特徴とするＡ／Ｄ変換器。 - 【請求項３】 請求項２に記載のＡ／Ｄ変換器におい
て、 積分処理の初期値を記憶する前記積分回路は、 入力したデータを記憶し、その記憶したデータを所定の
サンプリング数遅延させて出力するレジスタ（２５）
と、 前記レジスタ（２５）から出力されたデータに新たに入
力したデータを加算し、その加算結果を前記レジスタに
供給する加算器（２７）とからなることを特徴とするＡ
／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06295021A JP3113525B2 (ja) | 1994-11-29 | 1994-11-29 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06295021A JP3113525B2 (ja) | 1994-11-29 | 1994-11-29 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162961A JPH08162961A (ja) | 1996-06-21 |
| JP3113525B2 true JP3113525B2 (ja) | 2000-12-04 |
Family
ID=17815311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06295021A Expired - Fee Related JP3113525B2 (ja) | 1994-11-29 | 1994-11-29 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3113525B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429719B1 (en) | 1998-11-27 | 2002-08-06 | Matsushita Electric Industrial Co., Ltd. | Signal processing circuit for charge generation type detection device |
| US20020106091A1 (en) | 2001-02-02 | 2002-08-08 | Furst Claus Erdmann | Microphone unit with internal A/D converter |
| JP2002247683A (ja) * | 2001-02-02 | 2002-08-30 | Techtronic As | 内部ａ／ｄ変換器を備えたマイクロホン |
| KR100444177B1 (ko) * | 2001-12-22 | 2004-08-09 | 한국전자통신연구원 | 오버 샘플링 방식의 인터폴레이션 필터 |
-
1994
- 1994-11-29 JP JP06295021A patent/JP3113525B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08162961A (ja) | 1996-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Lee | for High Resolution Oversampling A/D Converters | |
| US4588979A (en) | Analog-to-digital converter | |
| EP0368610B1 (en) | A method of cascading two or more sigma-delta modulators and a sigma-delta modulator system | |
| US5257026A (en) | Method and apparatus for calibrating a multi-bit delta-sigma modular | |
| US5369403A (en) | Dual quantization oversampling digital-to-analog converter | |
| EP1081863B1 (en) | Delta-sigma modulator with two-step quantization, and method for using two-step quantization in delta-sigma modulation | |
| US10924128B2 (en) | VCO-based continuous-time pipelined ADC | |
| US20050088327A1 (en) | Delta sigma modulating apparatus | |
| JPH01284110A (ja) | サンプル信号をサブサンプルするのに使用されるビット直列累算器 | |
| US5181033A (en) | Digital filter for filtering and decimating delta sigma modulator output signals | |
| CA1271995A (en) | Method and apparatus for converting an analog signal to a digital signal using an oversampling technique | |
| US5440503A (en) | Digital filtering circuit operable as a three-stage moving average filter | |
| JP2575642B2 (ja) | アナログ−デジタル コンバ−タ | |
| US5327133A (en) | Digital integrator with reduced circuit area and analog-to-digital converter using same | |
| EP0624290B1 (en) | Method for cascading sigma-delta modulators and a sigma-delta modulator system | |
| CN114301464A (zh) | 具备抑制混叠功能的Sigma-Delta模数转换器 | |
| JP3113525B2 (ja) | Ａ／ｄ変換器 | |
| JP3362718B2 (ja) | マルチビット−デルタシグマａｄ変換器 | |
| EP0054024B1 (en) | Subscriber line audio processing circuit apparatus | |
| US6473011B1 (en) | Serial D/A converter compensating for capacitor mismatch errors | |
| JP3812774B2 (ja) | １ビット信号処理装置 | |
| JPH08330968A (ja) | オーバーサンプリング・ディジタル／アナログ変換器及びその補償方法 | |
| JPH06224955A (ja) | 信号発生装置 | |
| Teymourzadeh | VLSI Design Of Advanced Digital Filters | |
| EP1681769B1 (en) | Integrated circuit containing a delta-sigma modulator with two-step quantization |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070922 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080922 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |