JPH01284110A - サンプル信号をサブサンプルするのに使用されるビット直列累算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、サンプルされたデータ（以下、サンプルデ
ータという）信号のサンプリング率（サンプリング速度
）を低減させるための装置に関するものである。

［発明の背景］ アナログ信号のサンプルデータ表現は、成る特定のサン
プリング速度で発生させるが種々の理由でそれよりも低
い速度で処理することが屡々起こり得る。その様な装こ
の一例はデジタル・オーディオ処理器である。アナログ
信号を、比較的簡単な回路を使って高精度でデジタル化
するために、シグマ−デルタ変換器が使用される。しか
し、所望の精度を得ようとすると、そのシグマ−デルタ
変換器のサンプリング速度はオーディオ周波数より回折
も大きくなければならない、高いサンプリング周波数で
変換されたオーディオ信号を処理することおよびその結
果この変換された信号を処理前にサブサンプリングする
ことは、実際的でないし、また必要なことでもない、し
かし、サブサンプリングの前に、ベースバンド信号中へ
の高周波数雑音のエイリアスを除くためにこの変換され
た信号を濾波処理することが必要である。更に、単一ビ
ット−サンプルの形であるこのシグマ−デルタ変換サン
プルをマルチ・ビット２進サンプルに変換して、極く普
通の２進デジタル回路を使って処理できるようにするこ
とが望ましい。

濾波処理とサブサンプリングの過程は、所定の数または
サンプルの値を累算してこの累算された値を特定の間隔
でダンプすることによって行ない得ることが知られてい
る。このダンプされた累算値は濾波処理を受けたサブサ
ンプリングされた信号（サブサンプル信号）を形成して
いる。アイ−イー−イー−イー　トランザクション　オ
ン　コミユニケージ、ンズ（ＩＥＥＥ　　Ｔｒａｎｓａ
ｃｔｉｏｎＯｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）　Ｃ
０Ｍ−２９ａ、６号、１９８１年６月号ｃ７）８１３〜
８３０頁のキー？７デイ（Ｊａｍｅｓ　Ｃ。

Ｃａｎｄｅｙ）氏他による論文「デジタル店波処理によ
る音声帯域の符号化（Ａ　Ｖｏｉｃｅｂａｎｄ　Ｃｏｄ
ｅｃ　ｗｉｔｈＤｉｇｉｔａｌ　Ｆｉｌｔｅｒｉｎｇ）
Ｊには、オーバサンプルしてから、処理するに先立って
デシメート（サブサンプリング）する形式のす一デイオ
装置が記述されている。ｉｌａｌ外波とサブサンプリン
グは、先ず２重累算とダンプ処理を行ない続いて低域通
過極液処理を施こし、更に累算とダンプ処理を行なうこ
とによって、行なわれる。上記キャンデイ氏他の装置で
は、高いデータ速度の信号の２重累算とダンプ処理を並
列ビット処理素子を使用して行なっており、この素子は
ｌサンプル期間における累算値のダンピングに役立ち従
って入力サンプルの連続的な処理を可能にするものであ
る。しかし、並列ビット処理素子は相当な数の回路装置
を必要とし勝ちである。

ビット直列処理素子は、同じ様な処理＊ｉを行なう場合
、並列ビット素子よりも名目上非常に少ない回路装置し
か必要としない。従って、ビット直列装置は、全システ
ムを単一の集積回路とに集積化するのに好適するという
利点がある。たとえば、ＴＶ・ステレオ・オーディオ処
理システム全体を単一のシリコン・グイ上に集積化する
ことができる。しかし、ビット直列装置は、累算値の読
出しまたはダンプに要する時間の関係で高速の累算およ
びダンプ機能を行なうには余り役立たない、たとえば、
ｔＯＭＨ２のビー２ト速度で生ずるシグマ−デルタ単一
ビット信号があって、これを指数１００でサブサンプリ
ングし度い事例を考える。サンプルの累算とダンプ争デ
シメーションには１００サンプルずつの連続するサブセ
ットを加算して１００ＫＨｚの速度の７ビツト・サンプ
ルを作ることが必要である。しかし、ビット直列累算器
からの７ビツト累算値をダンプするには入力信号の７サ
ンプル期間を要することに注意せねばならない、原理的
に、合成累算およびダンプ・デシメーションは、累算値
を出力するのに多数のサンプル期間を必要とすることに
なる。この出力期間中、累算機能とダンプ機能の間には
不適合が生ずる。

［発明の目的］ この発明の目的は、キャンデイ氏他によるシステムより
も簡単化されたサブサンプリング弗システムを提供し、
かつビット直列アーキテクチャのシステムを実現するこ
とである。

［発明の概要］ この発明は、合成累算装置を含んだサブサンプリング装
ａであって、複数個の累算回路が縦続（カスケード）接
続形態で設けられている。各累算器回路における累算値
は、所定の期間でスケールされ、この所定期間の倍ｌａ
期１７０だけ遅延された後合成されてサブサンプル信号
となる。この発１ｊＱの一実施例においては、この累算
器の縦続接続体は、累算機走とダンプ機能間の不適合を
解消するためのパイプライン形処理用に配列された加算
器とラッチで構成されている。

［実施例と詳細な説明］ アナログ信号とデジタル信号間の変換手段としてのオー
バサンプリングは、高いデータ速度で処理を行なうとい
う犠牲を払うことによって、サンプルの変換をより低い
精度で行ない得るようにする。この高速のサンプルは、
次にサブサンプリングされて、変換されたサンプルのそ
の後の処理がし易いようにされる。信号の解像度（リゾ
リュージョン）が失われないようにするために、このサ
ブサンプル信号は名目的に原サンプルよりも高い解像度
（すなわちビット幅）のサンプルで形成される。すなわ
ち、サブサンプル信号の見掛けの量子化誤差はオーバサ
ンプリングされたサンプルのそれよりも小さい、もしこ
のオーバサンプル信号が低速信号を発生させるために単
純にデシメートされたものであったとすれば、このオー
バサンプル信号の大きな量子化誤差は、ベースバンド信
号中に混入する量子化雑音として減速された信号中に現
われることになる。たとえば、２重ループ・シグマ−デ
ルタ変換器の出力信号の量子化雑音スペクトルは、周波
数の増加と共に周波数の２乗に比例する大きさで増加す
る。この量子化雑音は、Ｔをオーバサンプリング周波数
ｆｓの周期とすれば。

で表わされる伝達関数を持つフィルタでオーバサンプル
信号を濾波処理することにより、その様な混入を阻止す
るように充分低減できる。この関数のインパルス応答の
形は第１図の出力接続「出力」の下に例示されている。

この発明者は、複合累３’ｉ器からのサンプルをこま切
れ的に線形合成することによってこの伝達関数を生成で
きることを発見した。具体的に言えば、オーバサンプル
信号のｎ個のサンプルより成る排他的なグループを合計
する３個の縦続接続された累算器のサンプルを、適切に
スケール処理し、遅延させ合成してこの関数を実現する
。

第１図について説明すると、この図示の回路は任意のビ
ット幅をもった入力サンプルを、回路素子を適当に選択
することによって処理するように構成されている。従っ
て、第１図の回路は一般的に言えば単一ビットの入力サ
ンプルでも複数ビットの人力サンプルでも処理すること
ができる。この回路は、入力サンプルの累算を行なうも
ので、そのため出力サンプルは通常入力サンプルよりも
大きなビット幅を有し、この出力サンプルは必要に応じ
切捨て処理を受ける。第１図において、各素子は複数個
のピッ）−サンプルを受入れ得るようにｊ２計されてい
るものとする。たとえば、加算器１１とラッチ１３およ
び１４は、ｎを累算されるサンプルの数、Ｘを入力サン
プルがとり得る最大値としたとき、ｎ！に等しい値を処
理または記憶するに充分なビット幅を有するように選ば
れ、加算器１５とラッチ１７及び１８は！Ｊｌ（！ｌ＋
　１）／２に等しい値を処理、または記憶するビット幅
を有するように選定され、また加算器１９とラッチ２１
および２２はｘ　ｎ　（ｎ　＋１）（ｎ＋　２）／６に
等しい値を処理または記憶するに充分なビットＩＩＩＪ
を持つように選定されることになる。

この回路は、縦続接続された°３個の累算器１１、Ｉ２
およびＩ３を有し、それら各々のインパルス応答）ＩＩ
、Ｉ２およびＩ３の形は図示の通りである。累算器１１
は端子！Ｏに供給されるｎ個の入力サンプルの排他的グ
ループを合計するように構成されている。

累算器■２は累算器！１によって与えられるｎ個の連続
する総和の排他的グループを加算し、累算器■３は累算
器Ｉ２の供給するｎ個の連続する総和の排他的グループ
を加算する。累算器■１は、入力端子ＩＯに結合された
第１人力接続と、ゲート回路１２を介して記憶素子１４
の出力接続に結合された第２人力接続とを有する加算器
１１を持っている。加算器１１の出力接続は、累算器１
２の入力接続と記憶素子１４のデータ入力接続とに結合
されている。記憶素子１４は、加算器１１から供給され
た最新の総和を連続的に加算器１１の第２人力に供給し
て、端子ｌＯに生じている現在のサンプルと加算される
ようにする。入力サンプルは、記憶素子１４を制御する
クロック信号Ｆ、と同期した周波数ｆ、で、端子１０に
生ずる。ゲート回路１２は１周波数がｆｓ／’Ｈの制御
信号Ｆ、／ｎによって制御されて、記憶素子Ｉ４の出力
をクロック信号Ｆｓの連続する（ｎ−１）個の周期に亘
って、すなわち（ｎ−１）個の入力サンプルを加算器１
１に対して通過させる。ｎ個の入力サンプルの各グルー
プ化の第１のサンプル周期の間は。

ゲート回路１２は、加算器ＩＩの第２人力接続にＯ（ゼ
ロ）値を供給して累算値を確実に０にリセットする。記
ｔＱ素子１４の出力接続にはまた別の記憶素子１３も結
合されて、この素子１３は上記信号ＦＳ／ｎにより同時
に制御されてｎ個の最新発生入力サンプルの累算値を記
ｔＩｉする。累算器１２とＩ３は、累算器■１と同様な
構成で同様に働く。

記憶素子１３は、ｎ個の入力サンプルの排他的グループ
の総和Ｓ１を表わすサンプルＳｌを周波数Ｆｓ／ｎで供
給する。この総和Ｓ１は次式で与えられる。

ＳＩ＝　　、Σ　３＋１　　　　　　　　　　　　　（
２）１＝１ こ−に、！１はｎ個の入力サンプルの１つの排他的グル
ープにおける１番１１の入力サンプルの値である。

記憶素子１７はサンプルＳ２を供給する。このサンプル
Ｓ２は累算器■２により周波数Ｆ５／ｎで生成されるも
のであって、その値は次式で表わされ、入力サンプルの
線形重み付けされた総和に相当する。

Ｓ２＝、Σ（ｎ　−ｉ＋　１）！ｌ　　　　　　　（３
）１＝１ 記憶素子２１は、累算器Ｉ３により周波数ｆｓ／ｎで発
生するサンプルＳ３を供給する。このサンプルＳ３の値
は次式で与えられ、入力サンプルの２次的（ｑｕａｄｒ
ａｔｉｃａｌｌｙ）重み付けされた総和に相当する。

累算器１１、■２、Ｉ３は入力サンプルをｎ個ずつ積分
しかつダンプするから、それら各々のインパルス応答旧
、Ｈ２、Ｈ３はｎサンプルに亘って延びているだけであ
る。しかし、所望の伝達ｌ！Ｉ　ａ　Ｈｃのインパルス
応答は３ｎサンプルをカバーしていることが判る。従っ
て、この伝達関数（インパルス応答）を実現するには、
その出力サンプルに３ｎサンプルを組入れることが必要
である。これは、ｎ入力サンプルより成る相連続する３
つのグループに相当する総和Ｓ１、Ｓ２およびＳ３を合
成することによって行なうことができる。具体的に言え
ば、この伝達関数Ｈｅは現在の信号Ｓ３と、現サンプル
直前に生じたサンプルＳ１、Ｓ２、Ｓ３をｎ（ｎ＋１）
／２：ｎニー２　（７）比で、および現サンプルより２
サブサンプル周期前に生じたサンプルＳ１．　Ｓ２、Ｓ
３をｎ（ｎ−１）／２ニーｎ：１　ノ比で合成すること
によって、実現できる。普通の２変換法で示せば出力サ
ンプルＳｏは次式で表わされる。

Ｓｏ　＝　Ｓ３＋　（Ｓｉｎ（ｎ＋２）／　２　＋ｎＳ
２−２Ｓ３）Ｚ　−’＋　　　（Ｓｉｎ（ｎ−１）／　
　　２　−ｎＳ２　　　＋　　　Ｓ３）　　　Ｚ−２（
５）ご覧に、ｚ−１はｎ人力サンプル周期またはｌサブ
サンプル周期の遅延期間を表わしている。

この合成作用は素子２５−３４で行なわれる。信号Ｓ】
は、重み付は素子２５と２６に供給され、そこでそれぞ
れ係数ｎ（ｎ−１）／２およびｎ（ｎ＋１）／２によっ
てスケールされる。信号Ｓ２は、重み付は素子２７と３
０に供給され、そこで係数ｎでスケールされる。信号Ｓ
３は、係数２でスケールする重み付は素子３２に供給さ
れる。信号Ｓ３と、素子２７で係数ｎでスケールされた
信号Ｓ２と素子２５において係数ｎ（ｎ−１）／２でス
ケールされた信号Ｓ１とは、合成素子２８で合成されて
合成信号Ｓ３−　ｎｓ２＋（ｎ（ｎ−１）／２）Ｓｌと
なる。この合成信号は遅延素子２９に結合されそこで１
サブサンプル周期の遅延を受けて、信号（Ｓ３−　ｎＳ
２＋５ｉｎ（ｎ−１）／２）Ｚ−１が生成される。遅延
素子２９から得られるこの合成され遅延された信号と、
素子３２において係数２でスケールされた信号Ｓ３、素
子３０で係数ｎでスケールされた信号Ｓ２および素子２
６で係数ｎ（ｎ＋１）／２でスケールされた信号Ｓ１と
は、合成回路３１で合成されて次式で示される信号が生
成される。

（Ｓ３−ｎＳ２＋５ｉｎ（ｎ−１）／２）　Ｚｉ−２Ｓ
３＋ｎＳ２＋Ｓ！ｎ（ｎ＋１）／２　　　　　　　（Ｇ
）この信号は、遅延素子３３に結合され、そこで１サブ
サンプル周期の遅延を受ける。遅延素子３３の出力は、
加算器３４で信号Ｓ３と合成されて式（５）で表わされ
る所望の信号が発生する。

この累算器を構成している素子がオーバサンプリング速
度で動作しなければならないことは、回路設計の専門家
にとっては自明であろう、しかし回路中の他の部分はよ
り遅いサブサンプル速度で働くもので、それらの素子に
対する設計上の制限が緩和されている。

第２図乃至第４図に示された装置は、ビット直列装置を
使って濾波処理とデシメーション処理を行なうのに特に
有利な構成を持つものである。第２図は、単一ビットの
オーバサンプルされた入力サンプルから３つの累算され
た総和を発生させるような、ビット直列パイプライン型
合成累算器を示している。ｆｆ１２図の装置は、大体に
おいて第１図の累算器１１、■２およびＩ３に対応して
いるが、生成される各出力はＳｌ、２Ｓ２および４Ｓ３
であってＳｌ、Ｓ２およびＳ３ではない。

第２図において、端子５０に供給されたオーバサンプル
信号は、複数個（図では６個）の１ビツト加算器回路を
含む素子５２に供給される。これらの加算器回路は互に
同一のものであってその詳細は第３図に示されている。

各加算器回路は、外部加数入力端子Ａ、内部被加数入力
端子Ｂおよび桁上げ入力端子ＣＩを有する和算回路７５
を持っている。

和算回路は、１ビツト和出力を生成してこれをクロック
制御されるラッチ７７のデータ人力りに結合すると共に
、桁上げ出力を生成してこれをクロック制御されるラッ
チ７６のデータ入力に供給する。

ラッチ７６と７７は何れもクロック入力端子ＣＬを有し
、それにはクロック周波数ｆ、のクロック信号Ｆｓが印
加される。従って、上記和出力と桁上げ出力とはクロッ
ク周波数ｆｓの１周期だけ遅延を受けて、それぞれデー
タ出力端子Ｄｏと桁上げ出力端子ＣＯへ供給される。ラ
ッチ７７からのこの遅延を受けた和出力は、またゲート
制御されるバッファ７９と、ＡＮＤゲート７８を介して
被加数入力端子Ｂにも供給される。ストローブ入力端子
Ｓには外部で発生されたストローブ信号が供給される。

ストローブ入力端子はゲート制御バッファの制御入力端
子と、ＡＮＤゲート７８の第２入力端子とに結合されて
いる。ストローブ信号は、ｎ個のサンプル周期のうちの
１サンプル周期の間「低」に保たれ、各ｎサンプル周期
グループ中の残余のサンプル周期中は「高」に保たれて
いる。ストローブ信号の「低」値は、ラッチ７９に保持
されているその時の値をストローブ制御されたデータ出
力端子ＳＤＯに結合するように、ゲート制御バッファ７
９を制御する。またストローブ信号の「高」値は端子Ｓ
ＤＯに対して高インピーダンス出力を呈するように、ゲ
ート制御バッファ７９を調整する。ストローブ信号の「
低」値は、ＡＮＤゲート７８を被加数入力端子Ｂに０値
を供給するように制御して、加算器回路を確実にリセッ
トする。これはｎ個の入力サンプル周期ごとに１回行な
われる。ストローブ信号の「高」値は、ＡＮＤゲート７
８を制御して、ラッチ７７からの遅延和出力を被加数入
力端子Ｂに印加させるようにする。これは各々ｎ個の入
力サンプル周期からなる連続するグループ内の（ｎ−１
）周期について行なわれ、その期間は加算器回路が１ビ
ツト累算器として動作する。

第２図に戻って、複数個の加算器５２が、隣接する加算
器回路のキャリイン端子ｃ■に結合された１つの加算器
回路のキャリアウド端子ｃｏと並列に結合されている。

一番左側の加算器回路５２０のキャリイン端子は論理Ｏ
値の電位点に結合されている。この加算器回路５２０の
加数入力端子Ａは入力端子５０に結合されている。素子
５２中のその他の加算器回路５２１〜５２５の各加数入
力端子Ａは論理０電位点に結合されている。全ての加算
器回路５２０〜５２５のストローブ・データ出力端子Ｓ
ＤＯは共通の出カバスフ０に結合されていて、バス７ｏ
には信号Ｓｌが発生する。各加算器回路のデータ出力端
子ＤＯは第２の複数の加算器回路５３の各加数入力端子
Ａに結合されている。加算器回路５２０〜５２５のスト
ローブ入力端子は、それぞれ、直列入力並列出方シフト
レジスタ５９の出力接＆１１Ｐ１−Ｐ６に結合されてい
る。シフトレジスタ５９はオーバサンプリング周波数「
Ｓでクロック制御される。持続時間が１／ｆ、の信号Ｆ
ｓ／ｎがｎ個の入力サンプル周期ごとにレジスタの直列
入力端子に印加される。信号Ｆｓ／ｎの反転分（インバ
ース）が順次大きな番号のつけられた出力端子ＰＩ−Ｐ
１６に順次出力する（第５図参照）。

レジスタ５９に印加されるこの入カバルスは、ｎ個の入
力サンプルから成る各グループの第１、第２・・・とい
う入力サンプ期間の間にそれぞれ出力ＰＩ、　Ｐ２・・
・に負向きのパルスが生ずるような、タイミングとされ
ている。これらのパルスは、各加算器段５２０〜５２５
を順次リセットすると同時に各ラッチ７７に記憶されて
いるデータを、最下位のピッ）　ＬＳＢが最初に生じま
た最上位のピッ）　ＭＳＢが最後に生じるようなビット
直列様式で、出力接続７０に順次ストローブする。この
入力の値は論理「高」または「低」の何れかであるから
このビット直列出力は符号無しの２進形式になる。パル
スＰ６によって加算器５２５の出力にデータ・ビットが
ストローブ出力されることに続いて、出力接続７０は論
理「低」値にクランプされる。このクランプ機能は、セ
ット鳴すセット争フリップフロップ５Ｇとゲート制御バ
ッファ５８によって行なわれる。シフトレジスタ５９か
らのパルスＰ７に応動して、フリップフロップ５６はゲ
ート制御バッファ５８が接続７０を「低」にし、またパ
ルスＰ１に応じてゲート制御バッファ５日を６個の入力
サンプル期Ｕ「に亘って高インピーダンス状態にして、
素子５２中に累算された値が読出されるようにする。

素子５２のデータ出力端子ＤＯは、複数の加算器回路５
３０〜５３９から成る素子５３の各加数入力端子Ａに結
合されている。加算器回路５３０〜５３９は第３図に示
す加算器回路と同様なもので、マルチ−ビット加数人力
があり、またより多数の段があって大きな総和を取扱い
得るようになっている点を除けば、素子５２中の加算器
回路５２０〜５２５と同様な形に総合接続されている。

更に、素子５３の第１段およびそれに連続する段に印加
されるストローブ・パルスは、素子５２の第１およびそ
れに連続する段に印加されるストローブ・パルスに対し
てｌサンプル周期だけ遅延している。素子５３０〜５３
９のストローブ・データ出力端子は出力接続７２に結合
されている。フリップフロップ６０とゲート制御バッフ
ァ６２が設けられていて、加算器回路５３９からストロ
ーブ出力されているデータに続いて開始し、シフトレジ
スタ５９の端子Ｐ２に次にパルスが発生する期間中、出
力接続７２を「低」にするようになっている。

加算器回路５３０〜５３９のデータ出力端子ＤＯは素子
５４の各連続する加算器回路の加数入力端子Ａに結合さ
れている。素子５４は、素子５２や５３の加算器回路と
同様に接続された複数の加算器回路から成るが、更に大
きな累算値を受入れ得るようにより多数の加算器回路で
構成されている。更に、素子５４の第１およびそれに続
く加算器回路に印加されるストローブ・パルスは、素子
５３の第１および連続する加算器回路に印加されるスト
ローブ・パルスに対して１サンプル周期だけ遅延してい
る。素子５４の各加算器回路のストローブ−データ出力
端子Ｓ［ｌＯは出力接続７４に結合されている。

素子５２は単一ビット増分器として構成されていて、内
部に記憶されている値を単一ビット入力の値によって増
加させる。６個の段を有する素子５２は最大２６−１の
１ビツト入力サンプルまでの累算器である。

素子５３はマルチ拳ビット増分器である。素子５３は内
部に記憶されている値を素子５２から供給される連続す
る値によって増大させる。同様に、素子５４は、素子５
３かも供給される連続的な値を累算するように構成され
たマルチ拳ビット増分器である。

各加算器回路の総和出力とキャリ出力は、それぞれラッ
チ回路７７および７６を介して各出力端子ＤＯとＣＯに
結合されている。これで各加算器回路にはｌサンプル周
期の伝送遅延が生じる。従って、累算されるべきサンプ
ルの供給と各累算された値の発生との間には成る待ち時
間がある。同様な遅れは素子５２．５３および５４の各
々にもあるので、ストローブ−パルスの順番を図示のよ
うに並べることによって、素子５２のデータ出力のタイ
ミングを適切に合わせて素子５３で受入れ得るようにし
、また素子５３のデータ出力を素子５４で受入れ得るよ
うに適切なタイミングとする。更に、累算値を生成する
際に上記の待ち時間があるので、各素子５２〜５４中の
各加算器回路は、その素子内で発生したデータに脱落を
生じることなしにビット直列累算値を発生するように順
次ストローブされる。最後に、累算値からデータが読み
出されている間加算器回路はオーバサンプル速度で連続
してリセットされるので、入力サンプルの脱落は生じな
い、すなわち累算作用とデータ読み出し作用との間には
不適合がない。

しかし、累算値のＬＳＢについて、素子５２の入力と出
力間、素子５３の入力と出力間および素子５４の入力と
出力間には、それぞれ１サンプルの遅れがあることに注
意せねばならない、これらの遅れに対応して、素子５３
は素子５２よりもｌサンプル周期遅れてストローブされ
また素子５４は素子５３よりも１サンプル周期遅れてス
トローブされる。従って、素子５２で発生した累算値の
ＬＳＢとそれに続くビットは、素子５３および５４で生
成された累算値のＬＳＢとそれに続くビットよりもそれ
ぞれ１クロック周期及び２クロック周期だけ早期に発生
する。

このタイミングの違いによって、素子５３および５４か
ら供給される各値には素子５２から供給される値に対し
て、それぞれｌ有効位置（シグニフイカント轡ポジショ
ン）および２有効位置のビットシフトが生じる。これら
のタイミングの違いがあるために、接続７０．７２およ
び７４上の出力は、第１図の回路によって生成される累
算値Ｓｌ、　Ｓ２、Ｓ３に対して値Ｓ１、Ｓ２の２倍お
よびＳ３の４倍に相当したものとなる。

これらの信号Ｓｔ、２・Ｓ２および４・Ｓ３は第４図に
示されるような典型的なスケーリングおよび合成回路に
供給される。第４図の回路は３５：１のサブサンプリン
グ／ＩＩ波装置用に設計されたものである。その重み付
は係数ｎ（ｎ−１）／２、ｎ（ｎ＋１）／２およびｎは
、ｎ＝３５として定められている。

第４図の回路における素子はオーバサンプリング・クロ
ックＦｓに同期したクロック制御モードで動作する。加
算器と減算器ｉｏｓ　、　１１４　、１１６．１２０〜
１２４　、１２８　、１３２〜１３６および１４０〜１
４４は、１ビット直列加算器および減算器でこれらは信
号Ｆｓで連続的にクロック制御されている。これらの加
算器および減算器は、対をなす入力ビツトの供給と和ビ
ットまたは差ビットの出力との間に１サンプルの遅延を
与える。素子１００　、１０２　。

１０４　、１１８　、１３０および１３８は遅延素子で
、供給されたサンプルに対してそれぞれクロック信号Ｆ
ｓの２．１．ｌ、４．４および４周期だけ遅延を与える
。これらの遅延素子も信号Ｆｔでクロックされる。素子
１１２と１２６は何れも３５段の直列シフトレジスタで
ある。シフトレジスタ１１０は２８段直列シフトレジス
タであり、これらシフトレジスタ１１０　、１１２およ
び１２６は周期が１／ｆ、の持続信号ＣＣ５によってク
ロック制御される。シフトレジスタ１２６と１１２は第
１図の遅延素子２９と３３にそれぞれ相当するものであ
る。シフトレジスタ１１０は出力信号を規準化するため
に設けられている。

第１図中に示された各重み付は回路は第４図の回路では
併合形態に作られている０重み付けは、各サンプルの相
対的に遅延を受けたものを加算または減算することによ
って行なわれる。ビット直列サンプルをｂビット周期だ
け遅延させることはそのサンプルのビットを非遅延サン
プルに対してｂビット位置だけより上位にシフトさせる
ことになる。非遅延サンプルに対してこの遅延されたサ
ンプルは非遅延サンプルの値の２ｂ倍の値を堝する。従
って、サンプルＳとその遅延を受けたものすなわちサン
プル（２ｂ’Ｓ）とを加算または減算処理すると、その
和及び差の値はそれぞれＳ（１◆２ｂ）と５（１−２ｂ
）となる、しかし、第４図の加算器と減算器には個有の
１ビツトの遅延があるから、これらの素子によって供給
される上記に対応する和および差は、それぞれ２１Ｓ（
１÷２ｂ）と２１Ｓ（１−２［１）またはＳ（２＋２ｂ
″りおよび５（２−２１１−１）となる、サンプルの相
対的な重み付けを決めるのに使用したタイミング・デー
タム（タイミング基準）は信号ＳｌのＬＳＢの発生また
は信号Ｐｉの発生である。

第２図の回路から第４図の回路に供給される信号が５１
、Ｓ２の２倍およびＳ３の４倍であることを思い出せば
、減算器１４４の出力５１４４および加算器１２４の出
力５１２４は次式の通り表わし得る。

５１２４＝　５ｌ（２５＋２６＋２９＋２１１　＋２１
４）−Ｓ２（２５＋２６＋２１０）＋５３（２５）　　
　　　　（７）Ｓ１４４−５ｌ（２６＋２７　＋２９　
＋２１Ｑ　＋２１１　＋２１４　）＋５２（２５＋２６
＋２１ｆ＋）−２６Ｓ３　　　　　　　　（８）信号５
１４４およびシフトレジスタ１２６で１サンプル周期遅
延された信号５１２４は加算器１２８で合成されて、次
式で与えられる信号８１２８が生成される。

５１２８＝２（Ｓ１４４◆５１２４　Ｚ−１）　　　　
　　（９）遅延素子１００　、１０２および１０４内で
４ビット周期遅延された信号４（Ｓ３）は、シフトレジ
スタ１１２内で１サブサンプル周期遅延された信号８１
２８と加算器１０８内で合成されて、次式で表わされる
信号５１０８を生成する。

５１０Ｂ＝　２［４Ｓ３（２４）＋５１２８Ｚ−１１（
１０）式（１Ｇ）に式（７）〜（９）を代入すれば、信
号１０８が所望の信号値よりも係数２７だけ大きいこと
が判る。信号９１０８は、これを２８段シフトレジスタ
１１０に印加し、かつｌサブサンプル周期だけ遅延して
いるそのシフトレジスタ１１０からの出力信号サンプル
を処理することによって、スケールされる。

各サンプルのＬＳＢ用に選ばれたタイミング基準に対し
て、２８クロック周期の遅れは、出力サンプルのビット
をより下位側へ向って７有効ビット位置だけ進める作用
をする。サンプル・ビットを下位側へ７位置シフトさせ
ることは、そのサンプルを２−７でスケールすることに
なる。

第２図乃至第４図について説明したこの典型的な装置に
おいては、加算器、減算器および遅延素子１００〜１０
６　、１３０および１３８は、すべて各サブサンプル周
期の終りにθ値を含んだものとなる。

しかし、これに対応する素子が残留値を持つことになる
ような、上記とは別の構成を作ることもできる。その様
な構成では、各サブサンプル周期の開始の直前に各回路
素子をＯリセットする手段を設ける必要がある。この分
野の回路設計技術者であればその様なリセット機能を付
設することは容易にできる筈である。

第２図に示した具体例では単一ビットの入力接続を持っ
た構成となっている。これは、入力信号のＬＳＢを最も
左側の加算器回路に結合し、それより上位桁のビットを
素子５２内の普通に番号付けされた加算器回路にその番
号が若いものから順次結合することによって、マルチ・
ビット並列ビット入力接続に拡彊することができる。素
子５２．５３および５４内の並列接続された加算器回路
の数は、勿論、予想される最大累算値に適応できるよう
に調整されるものである。

【図面の簡単な説明】

第１図はこの発明を実施した一例濾波およびサブサンプ
リング装置の概略論理回路図、第２図はこの発明のまた
別の特徴を実施したパイプライン型合成累算器の概略論
理回路図、第３図は第２図に示した累算器の１つのセル
の論理回路図、第４図は第２図に示す装置によって供給
されるサンプルをスケーリングおよび合成して濾波され
サブサΔ ブリングされた２進サンプルを生成するためのビット直
列回路の概略論理回路図、第５図は第２図乃至第４図に
示す装置の説明に有効なりロッキング波形を示す図であ
る。 ５０・・・サンプル・データ入力ポート、７０・・・直
列出力ポート、５２０　、５２１　、５２２　、５２３
　、５２４．５２５・・・それぞれ加算器回路、７７、
７８・・・総和データ端子または基準値を被加数入力端
子へ結合する手段、ＣＩ・・・キャリ入力、ＣＯ・・・
キャリ出力、Ａ・・・加数入力、Ｂ・・・被加数入力、
ＤＯ・・・総和データ端子、５９・・・総和データ端子
を直列出力ポートへ結合する手段。

Claims (1)

【特許請求の範囲】
1. （１）サンプルされたデータ信号を受入れるためのサン
   プル・データ入力ポート、および直列出力ポートと； それぞれが、キャリ入力端子、キャリ出力端子、加数入
   力端子、被加数入力端子および総和データ端子を有し、
   かつ上記総和データ端子または基準値を上記被加数入力
   端子に選択的に結合する手段を具えた複数の加算器回路
   と； Ｎを整数として、Ｎ個の上記加算器回路を並列に接続す
   る手段であって、この接続体の中で、上記加算回路には
   １番からＮ番の順番がつけられており、１番の加算器回
   路のキャリ入力端子は基準値に結合され、各加算器回路
   のキャリ出力端子は次に高い順番の加算器回路のキャリ
   入力端子に接続され、少なくとも１番の加算器回路の加
   数入力端子は上記サンプル・データ入力ポートに結合さ
   れており、上記サンプル・データ入力ポートに結合され
   ていない上記加算器回路の加数入力端子は基準値に結合
   される如くする手段と； 各総和データ端子を加算器回路の番号順に順次上記直列
   出力ポートに結合する手段と； を具備する累算器を具えて成る、サンプル・データ信号
   を濾波するためのビット直列装置。