JPH084231B2

JPH084231B2 - オ−バサンプル符号化方法及び装置

Info

Publication number: JPH084231B2
Application number: JP59148920A
Authority: JP
Inventors: 力男丸田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-07-18
Filing date: 1984-07-18
Publication date: 1996-01-17
Anticipated expiration: 2011-01-17
Also published as: JPS6128221A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はアナログ信号のデイジタル変換、特に簡易な
A/D（アナログ／デイジタル）変換器を用いて高精度な
符号化を実現し得るオーバサンプル符号化の方法及び装
置に関する。

（従来技術）第４図はオーバサンプル符号器の公知技術に基づく構
成である。オーバサンプル手法による符号化には、予測
（プレデイクテイブ）符号器を用いる方法、雑音成形
（ノイズシエイピング）符号器を用いる方法、さらにそ
の両者を結合した方法、等が知られている。第４図の符
号器は予測と雑音成形の両機能を用いた例である。オー
バサンプル符号化技術の全体については下記文献（１）
に、また予測と雑音成形を用いた補間（インターポレー
テイブ）型符号器と呼ばれる形式については下記文献
（２）等に技術内容が開示されている。

〔文献１〕アイ・イー・イー・イー・トランザクシヨン
ズ・オン・サーキット・アンド・システムズ（IEEE TRA
NSACTIONS ON CIRCUITS AND SYSTEMS）CAS-25巻７号（1
978年７月）第436頁〜第447頁の論文“オーバサンプル
ド，リニアプレデイクテイブアンドノイズシエイ
ピングコーダーズオブオーダーＮ＞１（Oversa
mpled,Linear Predictive and Noise-Shaping Coders o
f Order N＞１）” 〔文献２〕アイ・イー・イー・イー・ジヤーナル・オブ
・ソリッドステート・サーキット（IEEE JOURNAL OF SO
LID-STATE CIRCUITS）SC-15巻６号（1980年12月）第101
4頁〜第1021頁の論文“アン・インターポレイテイブ・
ピーシーエム・コーデック・ウイズ・マルチプレックス
ド・デイジタルフイルターズ（An Interpolative PCM
CODEC with Multiplexed Digital Filters）” オーバサンプル符号器は、アナログ信号を高い標本化
周波数で粗く量子化した後、デイジタル演算によりナイ
キスト標本化周波数の高精度量子化信号に変換するもの
であり、A/D変換のためのアナログ回路が簡易化される
他、A/D変換の前のアナログフイルタを不要化もしくは
簡単化することができる特徴がある。

以下第５図をも参照しながら第４図の機能及び動作を
説明する。

信号線１に与えられるアナログ入力信号は第５図
（１）に示すように帯域約_Ｂ〔Hz〕の低域信号である
とする。このアナログ入力信号は、ナイキスト標本化周
波数２×_Ｂ〔Hz〕よりはるかに高い標本化周波数_Ｈ
〔Hz〕で動作する標本化スイッチ11を通り、_Ｈ〔標本
／秒〕の標本値系列となる。減算器12ではこの入力信号
標本値より信号線２上の局部復号信号アナログ値を減じ
信号線３に誤差信号を出力する。この誤差信号は次に雑
音成形積分器13で積分される。減算器14に於てこの積分
器出力より信号線２上の局部復号信号アナログ値を減
じ、信号線４上に出力する。信号線４上の信号に対し２
値量子化器15に於て正負判定し正の場合は＋Δを負の場
合−Δを信号線５に出力する。この２値量子化出力は予
測積分器16により積分され局部復号信号デイジタル値を
信号線２′上に出力する。この局部復号信号デイジタル
値をD/A変換器17に通すことにより局部復号信号アナロ
グ値となる。積分器13と16は、標本化間隔をＴ＝1/_Ｈ
〔秒〕としＺ＝exp（sT）とすると、Ｚ領域でそれぞれ1
/(1-Z^-1)とZ^-1/(1-Z^-1)なるシステム関数をもつもので
あり、加算器131,161と１標本時間の遅延回路132,162に
より実現される。

アナログ入力信号の標本値系列のＺ変換をＸ（Ｚ）、
局部復号信号系列のＺ変換をＹ（Ｚ）とし、２値量子化
器に於て加法的に加わる量子化雑音系列のＺ変換をＱ
（Ｚ）とすると、第４図の回路に於てＹ（Ｚ）＝Z^-1・
Ｘ（Ｚ）＋(1-Z^-1)Z^-1Ｑ（Ｚ）なる関係が導かれる。Z
^-1は単に１標本分の遅延をあらわすからこれを無視すれ
ば、局部復号信号Ｙ（Ｚ）には入力信号Ｘ（Ｚ）がその
まま含まれている他、２値量子化器の量子化雑音が(1-Z
^-1)倍されてあらわれてくることがわかる。第５図
（２）は局部復号信号Ｙ（Ｚ）のスペクトラムを模擬的
に示したものである。(1-Z^-1)の周波数は｛１−exp（−
ｊωＴ）｝でその振幅特性はsin2ω/2の形になるから、
量子化雑音は信号帯域外に押しやられることになる。こ
のような雑音特性の成形は雑音成形積分器13の効果によ
るもので、もし減算器12の出力を直接２値量子化器15に
入力し雑音成形積分器を用いない構成とすればＹ（Ｚ）
＝Z^-1・Ｘ（Ｚ）＋Z^-1・Ｑ（Ｚ）となり量子化雑音を信
号帯域外に押しやる効果はなくなる。これは１次の予測
形符号器と呼ばれる構成である。

信号線２′に得られる_Ｈ〔標本／秒〕の符号化信号
をナイキスト標本化周波数_Ｓ＝２×_Ｂの信号に変換
する過程が次に必要となる。_Ｓ＝_Ｈの関係を_Ｈ＝
Ｋ×_Ｓと整数比に選んでおけば、このような標本化周
波数の変換は_Ｈ〔標本／秒〕の信号の相続くＫ標本か
ら１標本を抽出する間引き操作によって行なえる。しか
しこの間引き操作の前に、以下に述べる２つの目的で、
信号を予めデイジタルフイルタに通しておく必要があ
る。デイジタルフイルタ使用の第１の目的は信号帯域の
制限である。通常A/D変換を行なう場合、アナログ入力
信号を標本化周波数の1/2以下に帯域制限し標本化によ
る折返し歪を防いでいる。オーバサンプル符号化では最
初の標本化は非常に高い周波数で行なわれるためA/D変
換の前のアナログフイルタは不要となし得るか、もしく
は極めて簡易なものとなし得る。_Ｂ〔Hz〕への正確な
帯域制限はデイジタル化の後で行なえばよい。これによ
り符号化すべきアナログ信号が必ずしも_Ｂ〔Hz〕以下
に帯域制限されていなくても、最終的に_Ｓ〔標本／
秒〕のデイジタル信号に変換された段階で折返し歪を含
まぬようにし得る。

デイジタルフイルタを用いる第２の目的は量子化雑音
の低減である。局部復号信号Ｙ（Ｚ）に含まれる量子化
雑音は、第５図（２）に示すように全帯域に分布し、し
かも雑音成形作用により信号帯域外で大きくなってい
る。このままで間引き操作を行なうと信号帯域外にある
量子化雑音が信号帯域内に落ち込んでくることになる。
間引き操作前に_Ｂ〔Hz〕に帯域制限すれば量子化雑音
の殆どは除去されるので間引き操作後の量子化雑音は少
なくなり信号対雑音比（S/N）が改善される。

第４図のデイジタルFIRフイルタ18、再標本化スイッ
チ19、デイジタルIIRフイルタ20、及び再標本化スイッ
チ21が上記の目的に用いられる。_Ｈ〔標本／秒〕の信
号を直接_Ｓ〔標本／秒〕に速度低減する代りに、第４
図では途中一たん_Ｍ〔標本／秒〕の標本化速度を経由
する２段階の標本速度低減方式を用いている。_Ｍは
_Ｈ＞_Ｍ＞_Ｓであり、且つ_Ｈ／_Ｍ＝Ｍも_Ｍ／
_Ｓ＝Ｎも整数値をとるように選ばれる。

デイジタルFIRフイルタ18の役割は_Ｍ〔標本／秒〕
に信号の標本化速度を低減する前に予め_Ｍの整数倍の
周波数の前後にある量子化雑音成分を除去することであ
る。このフイルタの特性は第５図（３）の如きものであ
ればよく、FIRフイルタとして実現し易い。デイジタルF
IRフイルタ18の出力を再標本化スイッチ19により
_Ｍ〔標本／秒〕の速度に間引くと、間引き後のデイジタ
ル信号のスペクトラムは第５図（４）の如く、_Ｍ〔H
z〕毎の繰返しを持つ。信号帯域内の雑音は間引き前と
同程度に抑えられるが、信号帯域外の雑音は、デイジタ
ルFIRフイルタ18の減衰量が少ない部分の量子化雑音が
折返えされて重畳されるため大きくなっている。FIRフ
イルタの所要次数を小さく抑えるため信号帯域内の単調
減衰を許してもよい。第５図（４）で信号成分のスペク
トラムが平坦でないように描いてあるのはこの理由によ
る。

デイジタルIIRフイルタ20は_Ｍ〔標本／秒〕の標本
化周波数で動作する帯域約_Ｂ〔Hz〕の低域通過フイル
タであり、第５図（５）に示す特性を実現する。デイジ
タルIIRフイルタ20は、デイジタルFIRフイルタ18と合わ
せて信号帯域内特性が平坦となるよう設計される。この
フイルタを通すと_Ｂ以上_Ｍ−_Ｂ〔Hz〕以下の信号
成分及び量子化雑音成分は十分な減衰を受ける。したが
ってこのフイルタの出力を再標本化スイッチ21に通して
_Ｓ〔標本／秒〕の信号に変換すると、第５図（６）に
示すスペクトラムをもつことになる。

第６図はデイジタルFIRフイルタ18の一構成例であ
る。信号線２′に与えられる信号は１標本遅延回路81₁,
81₂,…,81_Mにより順次１標本づつ遅延を受ける。この遅
延されたデータに対し乗算器82₀,82₁,…,82_Lにより係数
h₀,h₁,…,h_Lを乗じ、乗算結果を加算器83₁,83₂,…,83_L
で累算して、その結果を信号線６に出力する。係数の数
列｛h₀,h₁,…,h_L｝はこのフイルタのインパルス応答で
あり、このインパルス応答のＺ変換がこのフイルタのシステム関数となり非巡回項のみから
成り巡回項をもたない。その周波数特性はで与えられる。

第７図はデイジタルIIRフイルタ20の一般的な構成例
である。信号線７に与えられる信号に対しなるシステム関数で決められた演算を施し、その結果を
信号線８に出力する。上式でZ^-Mは標本化周期が1/_Ｍ
＝Ｍ・（1/_Ｈ）であることに対応している。

信号線７上の入力信号はまず乗算器91₀に於て定数a₀₁
を乗じられた後、乗算器91₁,91₂，加（減）算器92₁,9
2₂，及び遅延回路93₁,93₂より成る帰還ループにより上
式のシステム関数の内1/(1+b₁₁Z^-M+b₂₁Z^-2M)に対応する
巡回項の演算が行なわれ、次に乗算器91₃,91₄と加
（減）算器92₃,92₄より成る回路により(1+a₁₁Z^-M+a₂₁Z
^-2M)に対応する非巡回項の演算が行なわれる。要求され
る次数が２次より高次の場合には上記と同様な分母・分
子２次のセクシヨンを縦属接続すればよい。

（従来技術の問題点）以上第４図に示すオーバサンプル符号器について説明
したように、アナログ信号をその信号帯域よりはるかに
高い標本化周波数で粗い量子化のA/D変換を行なった
後、デイジタル的な帯域制限と標本速度低減によって、
高精度量子化された符号化出力が得られる。この回路の
実現に要するアナログ部分は低分解能のD/A変換器と積
分器等でああ、特に量子化器は２値の極性比較器です
む。その他は全てデイジタル回路により実現される。こ
のため雑音の混入や素子偏差の影響等に余り影響されず
高精度なA/D変換器が実現できる。またデイジタル回路
はアナログ回路よりもLSI化、特に今後益々微細加工が
進むVLSI化に適している。したがってこのようなオーバ
サンプル符号器はLSI/VLSI技術の発展動向に整合し、今
後益々その重要性が高まることは疑いない。

しかし、LSI化/VLSI化が行なわれるとしても、チップ
面積の小形化、低消費電力化、低コスト化のためには、
アナログ回路の簡略化だけでなくデイジタル回路につい
ても単位時間当りの演算回数を低減させると共に、必要
とされる演算自体も簡単化することが必要である。この
ためには、高い標本化周波数で動作する演算部は機能的
にできるだけ簡易化し、複雑な処理は低い標本化周波数
で実行するのが望ましい。

第４図の例で言えば予測積分器16及びデイジタルFIR
フイルタ18が高速演算部である。この内予測積分器16は
２値量子化器15の出力（±Δ）を累算するだけの機能で
あるので、いわゆるアップ・ダウン・カウンタ（可逆計
数器）によって簡単に実現できる。これに対しデイジタ
ルFIRフイルタ18は一般に第６図の構成となり乗算器が
含まれるため回路的に複雑となる。文献２等に示される
従来例では回路の複雑化を避けるため単に入力をＭ（＝
_Ｈ／_Ｍ）回加算する累算器を用いている。これは第
６図のFIRフイルタでＬをＭに、また全ての係数h_i（ｉ
＝０〜Ｌ）を１にした事に相当しており、_Ｍ〔Hz〕の
整数倍の前後の周波数の減衰が必ずしも十分でなく、間
引きにより信号が信号帯域内に混入する量子化雑音の割
合が大きくなる。従来例はμ法則あるいはＡ法則として
知られる非線形PCM符号への符号化を応用目的としてい
たため、D/A変換器17に非線形な重みをもたせることに
より、信号振幅の大きなところでは量子化を粗く小さな
ところは細かくして小信号振幅時の量子化雑音発生値自
体を低く抑えることができること、最終的な所要精度も
13ビット線形符号化相当でよいこと、等の理由により上
記の簡単なFIRフイルタの使用が可能であった。

しかしながら、信号帯域内に通す信号が単一の音声信
号だけでなく帯域分割使用される２種類以上の音声信号
やデータ信号である場合には、非直線歪に基づく混変調
の発生を小さく抑えなければならず、高精度の線形符号
化が必要とされる。所要精度としても13ビットを越え、
14〜16ビットを要求される場合が多くなってくる。また
一方、回路的な実現容易性を高めるためや消費電力の増
加を抑えるためには標本化周波数_Ｈ〔Hz〕はなるべく
低く抑えなければならない。このような条件が課せられ
る応用では、デイジタルFIRフイルタ18は単純な累算器
でなく、任意の係数値をとり得るものでなければならな
い。係数値を１とか１以外でも単純な２のべき乗以外に
とると乗算が必要になり、回路が複雑化する。したがっ
てコストが上昇し、サイズが大きくなり、且つ消費電力
の増大を招くことになる。また線形符号化が要求される
場合に単純な累算器をFIRフイルタとして用いるのでは
高精度化が困難である。これらが従来方式の欠点であ
る。

（発明の目的）本発明は、このような従来方式の欠点を改善したもの
で、デイジタルFIRフイルタに望ましい減衰特性をもた
せながらもその回路的な複雑度を大幅に低減し得るオー
バサンプル符号化の方法及び装置を提供する。

本発明の第１の目的は高精度な線形符号化をも実現し
得るオーバサンプル符号化の方法及び装置を提供するこ
とである。

本発明の第２の目的は高速のデイジタル演算回路を簡
略化し得るオーバサンプル符号化の方法及び装置を提供
することである。

本発明の第３の目的はLSI化に適し、低コスト化、小
形化、低消費電力化の可能なオーバサンプル符号化の方
法及び装置を提供することである。

本発明の第４の目的は予測積分器の実現に際しデイジ
タル回路を用いるか、アナログ回路を用いるか、したが
ってこれに附随してマルチビット（multibit）のD/A変
換器の使用が必然か不要となし得るか、の選択を方式決
定から切り離して回路設計者にゆだね得るオーバサンプ
ル手法による符号化の方法及び装置を提供することであ
る。

（発明の構成）本発明によれば、少なくとも１次の予測積分処理を行
なうとともにナイキスト周波数よりも高い第１の標本化
周波数で２値量子化を行なうことによりA/D変換し、該A
/Dによる２値出力から前記第１の標本化周波数の1/N
（Ｎは整数）の第２の標本化周波数で高精度符号系列を
得るオーバサンプル符号化方法であって、前記第１の標
本化周波数で動作する予測積分処理を第２の標本化周波
数で動作する巡回形積分処理と前記第１の標本化周波数
で動作する非巡回形補正処理とに分離し、該非巡回形補
正処理と標本化周波数低減のための帯域制限処理とを一
括して非巡回形間引き処理として統合し、前記非巡回形
間引き処理を前記Ｎのｋ（整数）倍のタップ数として、
ｋ×Ｎ個の前記A/D変換による２値出力に応じて加算的
あるいは減算的にｋ組の累算を行なうとともに、該ｋ組
の累算結果が前記第１の標本化周波数で出力されるなか
からＮ標本点毎に取り出すことにより行ない、前記非巡
回形間引き処理された信号に対し、前記巡回形積分処理
を施すことにより前記高精度符号系列を得ることを特徴
とするオーバサンプル符号化方法が得られる。

また本発明によれば、少なくとも１次の予測積分器を
含みナイキスト標本化周波数より高い標本化周波数で２
値量子化を行なうA/D変換器と、該A/D変換器の２値量子
化出力に応じ加減算制御される複数組の累算器と、該複
数組の累算器に予め計算され蓄積されたデータを供給す
る読出し専用メモリと、前記複数組の累算器より順次累
算出力を抽出し累算値を０にクリアするスイッチと、前
記スイッチから得られる前記複数組の累算器の出力を積
分する積分器とを含んで構成されることを特徴とするオ
ーバサンプル符号化装置が得られる。

（本発明の作用・原理）本発明はデイジタルFIRフイルタの入力を±１の２値
に限定することによって標本化速度低減に要する乗算を
実質上不要にするものである。予測機能をもつ符号器に
於てデイジタルFIRフイルタの入力を２値にするには予
測積分器の前の信号を使うことが必要になる。２値量子
化器15の出力信号のＺ変換をＷ（Ｚ）とあらわすと、Ｗ
（Ｚ）は前述の各部信号の定義にしたがいＷ（Ｚ）＝(1-Z^-1)X(Z)+(1-Z^-1)²Q(Z) とあらわされる。したがってこの信号からＸ（Ｚ）の符
号化値を得るには標本化速度低減の過程で1/(1-Z^-1)倍
してやる必要がある。しかし２値量子化器15の出力に対
し直接この演算を行なうことは予測積分器16の出力から
信号を取り出すことと何ら変らず、標本化速度低減用デ
イジタルFIRフイルタの入力を±１の２値にすることに
ならない。そこでデイジタルFIRフイルタの後で1/(1-Z
^-1)の演算を行なうことが考えられる。このようにすれ
ばデイジタルFIRフイルタの入力は±１のみとなり乗算
不要とはなるが、その代りフイルタの演算は全て
_Ｈ〔標本／秒〕の速度で行なわなければならず、
_Ｍ〔標本／秒〕への速度低減による演算量低減をこの部
分で期待することはできなくなる。

それ故本発明ではさらに標本速度変換過程に含めるべ
き予測積分機能を高速非巡回部と低速巡回部の２段構成
で実現し、高速非巡回部を標本化速度低減用デイジタル
FIRフイルタと合成一体化することにより、高速部の演
算を簡易化するようにしている。すなわち本発明は1/(1
-Z^-1)なる積分器の伝達関数を式（１）右辺に示すのように変形し得る事実を利用する。式（１）の右辺分
子項はZ^-1の多項式であり_Ｈ〔標本／秒〕で動作する
ＭタップのデイジタルFIRフイルタ（非巡回項）であ
る。これに対し式（１）右辺分母項はZ^-Mの多項式であ
り、その逆数すなわち1/(1-Z^-M)は_Ｈ/M＝_Ｍ〔Hz〕
を標本化周波数とする積分器の伝達関数に等しく巡回項
となる。したがってこの巡回項の演算1/(1-Z^-M)は_Ｈ
〔標本／秒〕の信号系列を_Ｍ〔標本／秒〕に速度低減
した後で行なうことができる。また式（１）右辺分子項
は第４図の標本化速度低減用のデイジタルFIRフイルタ1
8の伝達関数とあらかじめ畳み込んでおこくとにより、
単一のデイジタルFIRフイルタとして再構成できる。第
４図のデイジタルFIRフイルタ18のタップ長が（Ｌ＋
１）であるとき、Ｍタップのフイルタに相当する式
（１）右辺分子項と畳み込むと（Ｍ＋Ｌ）タップの合成
デイジタルFIRフイルタが得られる。したがって２値量
子化器15の出力をこの合成デイジタルFIRフイルタに通
して_Ｍ〔標本／秒〕の標本化速度に低減しその後1/(1
-Z^-M)なる低速デイジタル積分器に通すことにより、第
４図の構成で信号線７上に得られた信号と同一の信号が
第１図の信号線７上に得られることになる。

本発明ではさらに上記合成デイジタルFIRフイルタの
タップ数（Ｍ＋Ｌ）を標本化周波数の間引き比_Ｈ／
_Ｍ＝Ｍの整数倍となるように選ぶ。すなわちこれは標本
化周波数間引き用デイジタルFIRフイルタ18のタップ長
（Ｌ＋１）をＭの整数倍として設計することを意味す
る。ここでいうタップ数（Ｍ＋Ｌ）には係数値＝０なる
タップを含んでよくそれが端であってもよい。このよう
な（Ｍ＋Ｌ）タップの合成デイジタルFIRフイルタの係
数をｈ（０）,h（１），…,h（Ｍ＋Ｌ−１）とし、入力
信号系列をｚ（ｎ）、フイルタ出力をｙ（ｎ）とすれ
ば、出力ｙ（ｎ）は入力ｘ（ｎ）とフイルタのインパル
ス応答ｈ（ｎ）の畳み込みにより次式で与えられる。

このフイルタ出力は1/Mに間引きを受けるわけである
からｙ（ｎ）を全てのｎについて計算する必要はなくｎ
のＭおきの値、すなわちｙ（０）,y（Ｍ）,y（2M），
…,y（mM），…を計算すればよい。ここでmM＝Ｍ＋Ｌと
すればｙ（０）もｙ（mM）も同一のハードウエアで演算
できることが示される。すなわちｙ（０）を求めるに必
要な入力標本値はｘ（−Ｍ−Ｌ＋１）,x（−Ｍ−Ｌ＋
２），…,x（−１）,x（０）の（Ｍ＋Ｌ）個であること
が式（２）より解る。同様にｙ（mM）を求めるのに必要
な入力標本値はｘ（１）,x（２），…,x（Ｍ＋Ｌ）の
（Ｍ＋Ｌ）個であり、この２組の入力標本値の組は重複
なく且つ相連続している。したがって式（２）に示すよ
うな（Ｍ＋Ｌ）項の積和を計算するハードウエアがあれ
ば、それを繰返し使用することでｙ（０）,y（mM）,y
（2mM），…が計算できる。この他ｙ（Ｍ）,y（Ｍ＋m
M）,y（Ｍ＋2mM），…やｙ（2M）,y（2M＋mM），…，等
も求める必要があるから全部でｍ組の積和計算ハードウ
エアを用いそれらの出力を合成すればよい。前述のよう
にｘ（ｎ）は±Δの２値であるからΔ＝１と考えること
により式（２）の積和計算は単純な累積に置き換えられ
る（実施例）第１図は上述の原理に基づく本発明の実施例である。
第１図に於て参照数字1,5,7,8,9,20,21は第４図に於け
る同一番号と相対応し同様な意味をもつ。また第１図の
高速A/D変換器10は第４図では標本化スイッチ11、雑音
成形積分器13、２値量子化回路15、予測積分器16、D/A
変換器17、減算器12,14から成るものとして示されてい
る。標本化速度変換器22は上述の（Ｍ＋Ｌ）タップの合
成デイジタルフイルタ機能と_Ｈ〔標本／秒〕から_Ｍ
〔標本／秒〕への標本化周波数変換を行なう再標本化ス
イッチの機能を合せもつもので、CT（カウンタ）221、R
OM（読出し専用メモリ）222₁,222₂,222₃,ASU（加減算ユ
ニット）223₁,223₂,223₃，レジスタ（１標本時間遅延回
路）224₁,224₂,224₃，スイッチ225₁,225₂,225₃から構成
されている。ROM222_i（ｉ＝1,2,3）には（Ｍ＋Ｌ）タッ
プのフイルタ係数が格納される。ASU223_i，レジスタ224
_i及びスイッチ225_i（ｉ＝1,2,3）は累算回路を構成し、
ROM222_iの出力を累算する。ここでは（Ｍ＋Ｌ）＝３×
Ｍと仮定し累算回路を３組用いる例を示している。

第２図を参照しながら第１図の動作を説明する。信号
線220には第２図（１）に示す_Ｈ〔ビット／秒〕のク
ロックパルスが与えられ、カウンタ221により（Ｍ＋
Ｌ）分周される。第２図（２）には（Ｍ＋Ｌ）＝18とし
てカウンタ221の計数値0,1,2,…,17を示した。ROM222₁,
222₂,222₃はカウンタ221の出力によりアドレス指定さ
れ、合成デイジタルフイルタの係数h₁₇,h₁₆,h₁₅…,h₀を
出力する。各ROMのアドレスと格納係数の対応は互いに
Ｍ（＝６）だけずらせておく。すなわちROM222₁がh₀を
出力するときROM222₂がh₆を、またROM222₂がh₀を出力す
るときROM222₃がh₆を、さらにROM222₃がh₀を出力すると
きROM222₁がh₆を出力する。第２図（３）〜（５）にこ
の関係を示す。第２図（３）〜（５）の数字はh_kの添字
ｋに対応させている。

ROM222_iの出力はASU（加減算ユニット）223_iに与えら
れたレジスタ224_iの出力に加算されるか、もしくはレジ
スタ224_iの出力から減算される。第２図（６）〜（８）
はレジスタ224_iの出力を示す。ROM222_iの出力がh₁₇のと
きレジスタ224_iの出力は常に０である。ASUで加算すべ
きか、減算すべきかは高速A/D変換器10から信号線５を
通して与えられる２値量子化出力によって決定される。
２値量子化器15（第４図参照）の出力は第２図（９）に
示すように２値（±Δ）であり、＋Δのときは加算、−
Δのときには減算を行なう。ASU（加減算ユニット）223
_iの出力はスイッチ225_iに与えられ、レジスタ224_iに出
力を供給するか、もしくは信号線６′に出力を供給する
かの切換えを行なう。第２図（10）〜（12）がスイッチ
225₁〜225₃の動作状態を示すもので“1"のときレジスタ
224_i側に、“0"のとき信号線６′側に接続されることを
示す。ROM222_iがh₀を出力するとき対応するスイッチ225
_iは信号線６′側に接続される。したがってこのときレ
ジスタ224_iには０が入力されるから次のタイムスロッ
ト、即ちROM222_iがh₁₇を出力する時点ではレジスタ224_i
からは０が出力されることになる。結局ROM222_i,ASU223
_i，レジスタ224_i及びスイッチ225_iから成る回路はｈ（17）・ｘ（ｎ−17）＋ｈ（16）・ｘ（ｎ−16）＋…
＋ｈ（０）・ｘ（ｎ）なる演算（18項の積和）を行ない、その結果を信号線
６′上に出力することになる。但しｘ（ｎ−ｋ）は信号
線５上に与えられる２値信号であり、回路上±１に規格
化されて扱われている。上の演算は式（２）と同一であ
り、前述の如くこのような回路３組により必要な演算処
理が全てまかなえることになる。第２図（13）は３組の
回路からの合成出力として信号線６′に得られるもので
ある。

信号線６′に得られる_Ｍ〔標本／秒〕の出力は次に
デイジタル積分器23に与えられる。デイジタル積分器23
は式（１）における1/(1-Z^-M)の演算を行なうもので、
加算器231、1/_Ｍ〔秒〕の遅延回路232,乗算器233より
構成される。乗算器233は係数αを乗ずるもので、信号
線６′から７迄の伝達関数を1/（１−αＺ^-M）とする働
きをもつ。α＝１とするとき、デイジタルフイルタ20へ
の入力は第１図と第４図何れの構成でも原理的に等しく
なる。しかし一般にはαの値は１よりわずかに小さく設
定するのが望ましい。これはα＝１では遅延回路232内
の初期値の影響がいつまでも残るためである。αを１よ
りわずかでも小さくとれば初期値の影響は時間と共に小
さくなり無視し得るようになる。α＝１でないことによ
る特性上の影響はまず直流近傍の低周波領域で積分特性
が失なわれることとして効いてくる。しかし電話信号を
例にとれば300Hz〜3400Hzが通過帯域であるようにごく
低周波領域は信号帯域に含まれないのが通例であり、低
周波領域で積分特性が失なわれても問題ない。また式
（１）右辺分子項を１＋αZ^-1＋α_２Z^-2＋…＋α^(M-1)Z^-(M-1) とせずに1+Z^-1+Z^-2+…+Z^-(M-1)のままにしておくとこの
分子項による_Ｍ〔Hz〕の整数倍の周波数における伝送
零が1/（１−αZ^-M）の極により完全に打ち消されず、
その分積分特性に変化が生ずることになる。しかしこの
影響も_Ｍ〔Hz〕の整数倍近傍に主としてあらわれるだ
けであり信号帯域内の周波数では殆ど積分特性に影響を
与えない。

αの乗算はα＝1-2^-m（ｍは整数）と選ぶことによっ
て２進符号の桁シフトと減算で簡単に実現することがで
きる。またデイジタルフイルタ20の次数が奇数次の場合
には、その内の１次因子とデイジタル積分器の伝達関数
1/（１−αZ^-M）とを合わせて１組の２次セクシヨンと
して構成することも可能である。

以上の標本化速度変換器22とデイジタル積分器23の説
明を前述の第４図の従来構成の説明と重ね合わすことに
より、第１図の構成により信号線１に与えられたアナロ
グ信号が信号線９上に高精度符号化されて得られること
が明らかである。

ところで第１図の標本化速度変換器22は通常の回路的
工夫の範囲内で様々な変形が可能である。例えば第３図
に示すようにROM及びASU（加減算ユニット）をそれぞれ
１個にすることもできる。第３図に於てROM222₀にはカ
ウンタ（CT）221₀を通じて_Ｈ〔ビット／秒〕のクロッ
クパルス（第３図Ｂ（１））を（Ｍ＋Ｌ）分周して得ら
れる第３図Ｂ（５）の計数値がアドレスとして与えられ
る他３×_Ｈ〔ビット／秒〕のクロックを３分周して得
られる第３図Ｂ（４）図示の計数値もアドレスとして与
えられる。したがってROM222₀の出力は（３×_Ｈ）^-1
秒毎に変化し第３図Ｂ（６）のようにフイルタ係数h_kを
出力する。要するに第１図のROM222₁,222₂,222₃の出力
を時分割多重化したことに等しい。ROM222₀のアドレス
容量は３×（Ｍ＋Ｌ）ワード必要であり、第１図のROM2
22₁,222₂,222₃の容量の総和に等しいが、複数個のROMが
１個となるので回路的に簡略化される。ROM222₀の容量
を（Ｍ＋Ｌ）ワードとし、その代りアドレス発生回路を
３組用意し、３組のアドレス信号を時分割多重して、そ
れによりROM222₀のアドレスを指定してやることでも同
じ結果が得られる。

ASU（加減算ユニット）233₀ではROM222₀の出力と第３
図Ｂ（７）図示のスイッチ225₀からの出力を信号線５上
の２値量子化信号に従って加算もしくは減算する。信号
線５上の２値量子化信号は第３図Ｂ（８）に示すように
_Ｈ〔標本／秒〕であり３タイムスロット間一定であ
る。ASU223₀の出力は第３図Ｂ（９）の如く（３×
_Ｈ）^-1秒毎に変化する。要するにASU223₀は第１図のA
SU223₁,223₂,223₃の動作を時分割多重処理により実現し
ていることになる。ASU223₀の出力は３相の_Ｈ〔ビッ
ト／秒〕の第３図Ｂに示したクロックパルス（１），
（２），（３）によってレジスタ（REG）226₃,226₁,226
₂に読み取られる。各レジスタは_Ｈ ^-1秒間そのデータ
を保持する。保持されているデータはゲート（Ｇ）227_i
を通してスイッチ225₀に向け出力される。各ゲートはタ
イミング信号（１），（２），（３）が“1"のときのみ
導通するので各レジスタの出力はゲートを通して時分割
多重化される。スイッチ225₀はROM222₀がh₁₇を出力する
ときのみタイミングバッフア（Ｂ）228側に倒れASU223₀
への出力を０にする。タイミングバッフア（Ｂ）228で
は入力データの時間位置が±（３×_Ｈ）^-1〔秒〕以内
で変動するのでその変動を吸収平準化して信号線６′に
_Ｍ〔標本／秒〕の信号として出力する。回路的実現手
段に相違はあるものの以上説明した第３図の標本化速度
変換器22は前述の第１図の標本化速度変換器22と原理・
機能は全く等しい。

（発明の効果）本発明により標本化速度の低減が所要のフイルタ特性
り如何に拘らず複雑な乗算操作なしに実現し得るように
なる。第５図の説明で示したように２段階の標本化速度
低減を用いることもできるが、_Ｈ〔標本／秒〕から
_Ｓ〔標本／秒〕に直接標本化速度低減することも可能で
ある。その場合には０〜約_Ｂ〔Hz〕迄を帯域内とし約
_Ｂ〔Hz〕以上を帯域外とし、帯域内利得偏差は十分小
さく帯域外減衰量は十分大きくなるようなFIRフイルタ
が必要である。このようなFIRフイルタのタップ数は非
常に大きく且つ係数も単純でなくなるが、その場合でも
本発明によれば乗算が不要で1/_Ｓ〔秒〕間にそのタッ
プ数分の加（減）算を行なうだけでよい。

本発明では標本化速度低減に際し信号帯域外の量子化
雑音を圧縮するための任意のフイルタ特性が回路的な負
担増加なしに実現できるため、非線形符号化のみならず
高精度な線形符号化を実現し得る。

また本発明では高速のデイジタル演算回路が極めて簡
略化されるので、LSI化が容易で、その結果低価格、小
形、低消費電力の符号器を実現し得る。

さらに本発明ではA/D変換の帰還ループに含まれる予
測積分器16は必ずしもデイジタル的に実現する必要はな
く、これをアナログ積分器に置き換えることによってA/
D変換器17を不要にすることもできる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図の標本化速度変換器の動作を説明する図、第３図は
本発明に用いられる標本化速度変換器の別の構成例であ
る。第４図は公知技術に基づくオーバサンプル符号器の
構成例を示す図、第５図はオーバサンプル符号化技術の
原理・動作を説明する図、第６図及び第７図はそれぞれ
オーバサンプル符号器に用いられるデイジタルFIRフイ
ルタ及びデイジタルIIRフイルタの構成例を示す図であ
る。図に於て、参照数字10は予測機能をもつ高速A/D変換
器、22は標本化速度変換器、23はデイジタル積分器、20
はデイジタルIIRフイルタ、21は再標本化スイッチ、221
はカウンタ、222₁〜222₃はROM（読出し専用メモリ）、2
23₁〜223₃は加減算ユニット、224₁〜224₃は単位遅延回
路である。

Claims

【特許請求の範囲】

【請求項１】少なくとも１次の予測積分処理を行なうと
ともにナイキスト周波数よりも高い第１の標本化周波数
で２値量子化を行なうことによりA/D変換し、該A/Dによ
る２値出力から前記第１の標本化周波数の1/N（Ｎは整
数）の第２の標本化周波数で高精度符号系列を得るオー
バサンプル符号化方法であって、前記第１の標本化周波
数で動作する予測積分処理を第２の標本化周波数で動作
する巡回形積分処理と前記第１の標本化周波数で動作す
る非巡回形補正処理とに分離し、該非巡回形補正処理と
標本化周波数低減のための帯域制限処理とを一括して非
巡回形間引き処理として統合し、前記非巡回形間引き処
理を前記Ｎのｋ（整数）倍のタップ数として、ｋ×Ｎ個
の前記A/D変換による２値出力に応じて加算的あるいは
減算的にｋ組の累算を行なうとともに、該ｋ組の累算結
果が前記第１の標本化周波数で出力されるなかからＮ標
本点毎に取り出すことにより行ない、前記非巡回形間引
き処理された信号に対し、前記巡回形積分処理を施すこ
とにより前記高精度符号系列を得ることを特徴とするオ
ーバサンプル符号化方法。
【請求項２】少なくとも１次の予測積分器を含みナイキ
スト標本化周波数より高い標本化周波数で２値量子化を
行なうA/D変換器と、該A/D変換器の２値量子化出力に応
じ加減算制御される複数組の累算器と、該複数組の累算
器に予め計算され蓄積されたデータを供給する読出し専
用メモリと、前記複数組の累算器より順次累算出力を抽
出し累算値を０にクリアするスイッチと、前記スイッチ
から得られる前記複数組の累算器の出力を積分する積分
器とを含んで構成されることを特徴とするオーバサンプ
ル符号化装置。